JP4746975B2

JP4746975B2 - 半導体回路の試験方法

Info

Publication number: JP4746975B2
Application number: JP2005362197A
Authority: JP
Inventors: 剛佐方
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-12-15
Filing date: 2005-12-15
Publication date: 2011-08-10
Anticipated expiration: 2025-12-15
Also published as: JP2007163377A

Description

本発明は、ウエハ状態の半導体回路の動作試験を行う半導体回路の試験方法に関する。

半導体基板（ウエハ）上に形成される半導体回路の動作遅延等の特性試験を行う場合に、実際の製品に形成されている半導体素子を対象にするのでなく、半導体基板上に半導体回路を試験し易いように形成したＴＥＧ（Test Equipment Group）に対して特性試験を行うことが知られている。

近年のテクノロジの進歩により、半導体回路の遅延は小さくなっており通常の測定器でこのような微小な遅延を測定するのは困難である。そこで、被試験半導体回路（例えば、インバータ回路）を複数個（例えば７個）半導体基板上に形成して、これらをリング状に接続して、所謂リング発振器を構成し、その発振周波数を計測して被試験半導体回路の遅延を測定する方法がある。

即ち、リング発振器の発振周波数をf(r)、半導体回路の遅延時間をτ、半導体回路の個数をM とすると、f(r)＝１／２M τの関係があるので、リング発振器の発振周波数f(r)を測定すれば半導体回路の遅延時間τを求めることができる。しかし、この発振周波数は極めて高く、通常の周波数測定器で精度良く測定するのは困難である。そこで、このリング発振器からの出力を分周器で分周して、分周器で分周した周波数の測定を行う方法が提案されている。（特開２００３−６８８１６号公報）
特開２００３−６８８１６号公報

例えば、半導体回路として図６（Ａ）に示すＣＭＯＳインバータ３を、図６（Ｂ）に示すようにリング状に７個接続して、半導体基板１上にリング発振回路１１を構成し、その出力を４分周する分周回路を設け、この分周回路２からの周波数を測定してＣＭＯＳインバータ３の遅延時間を測定する場合を例にして説明する。

リング発振回路１１を構成する各ＣＭＯＳインバータ３は、図６（Ａ）に示すようにＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタから構成されている。

リング発振回路１１の１段目のＣＭＯＳインバータ３−１の入力に "Ｈ" 信号が印加されると、ＰチャンネルＭＯＳトランジスタがオフ、ＮチャンネルＭＯＳトランジスタがオンとなり、１段目のＣＭＯＳインバータ３−１の出力は "Ｌ" となる。２段目のＣＭＯＳインバータ３ー２の入力に、この "Ｌ" 信号が印加されると、２段目のＣＭＯＳインバータ３ー２のＰチャンネルＭＯＳトランジスタがオン、ＮチャンネルＭＯＳトランジスタがオフとなり、２段目のＣＭＯＳインバータ３−２の出力は "Ｈ" となる。

このように、ＣＭＯＳインバータは順次動作をして、所定の遅延時間の後に最終段のＣＭＯＳインバータ３−７の出力が "Ｌ" となると、この出力 "Ｌ" は、１段目のＣＭＯＳインバータ３−１の入力に戻されて、二周目には一周目と逆の論理の出力が各ＣＭＯＳインバータ３に伝送されリング発振が行われる。このリング発振回路１１からは一周目と二周目の時間を１周期とする図６（Ｃ）のタイムチャートに示す信号が出力される。このリング発振回路１１からの出力を図６（Ｃ）のタイムチャートに示すように分周回路２で４分周し、その出力を測定して１周期の時間を測定し、その１周期の時間を１／４にしてＣＭＯＳインバータ３の７個分の遅延時間を計算することができる。

前述したように、一周目では、 1段目のＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタがオン→２段目のＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタがオン→３段目のＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタがオン→・・・→最終段のＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタがオンとなる。

二周目では、１段目のＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタがオン→２段目のＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタがオン→３段目のＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタがオン→・・・→最終段のＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタがオンとなる。

このように、一周目と二周目では、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを通る遅延の経路が異なるので、回路の設計上、入力 "Ｈ" が通る遅延時間と入力 "Ｌ" が通る遅延時間を区別して測定したい場合がある。

しかしながら、図６（Ｃ）のタイムチャートに示すように、リング発振回路の出力信号を分周すると、その時点で出力信号のオン・オフ比（デューティ比）が丸め込まれてしまいリング発振回路の出力信号のデューティ比、即ち入力 "Ｈ" が通る遅延時間と入力 "Ｌ" が通る遅延時間を区別して測定することができないという問題がある。

上記課題を解決するため、本発明の一観点によれば、複数段の被試験半導体回路からなるリング発振回路を構成し、該リング発振回路の出力を分周する分周回路を設け、該分周回路で分周された出力の周期の（１／分周数）を計測して該複数段の被試験半導体回路の遅延時間を測定し、ＮチャンネルトランジスタおよびＰチャンネルトランジスタからなり該リング発振回路からの出力に応じてスイッチング動作を行うスイッチング回路に流れる電流の平均電流を測定して、デューティ比＝｛（ＮＸ−ＮＯＦＦ）／（ＮＯＮ−ＮＯＦＦ）｝：｛（ＰＸ−ＰＯＦＦ）／（ＰＯＮ−ＰＯＦＦ）｝として該リング発振回路からの出力のデューティ比を測定することを特徴とする。

本発明の半導体回路の試験方法によれば、半導体基板上に形成された被試験半導体回路の遅延特性を正確に求めることができる。

図１は本発明の実施例による半導体素子の試験装置のブロック図を示す。

図１において、１は半導体基板、２は分周回路、３は被試験半導体回路（ＣＭＯＳインバータ）、４はスイッチング回路、５は分周出力端子、６は電流測定端子、７は電流測定回路、８は遅延測定回路、９は試験装置を示す。

被試験半導体回路として図６（Ａ）に示すＣＭＯＳインバータ３を７個（３−１〜３−７）リング状に接続したリング発振回路１１が半導体基板１上に形成されている。半導体基板１上には、さらに分周回路２とスイッチング回路４が形成されている。そしてリング発振回路１１からの出力は分周回路２に入力され、分周回路２の出力は半導体基板１に設けられた分周出力端子５を介して遅延測定回路８に入力される。また、リング発振回路１１からの出力はスイッチング回路４に入力され、スイッチング回路４の出力は半導体基板１に設けられた電流測定端子６を介して電流測定回路７に入力される。試験装置９は、半導体基板１、遅延測定回路８および電流測定回路７を含む。

分周回路２では、リング発振回路１１からの出力を図６（Ｃ）のタイムチャートに示すように４分周する。分周回路２で４分周された出力は、遅延測定回路８に入力され、遅延測定回路８では入力された信号の周波数を測定し、その周期を計算し、さらに１周期の時間を４で割り算して、リング発振回路の１周分の遅延を計算する。場合によっては、さらに、ＣＭＯＳインバータの１個分の遅延を算出する。

なお、分周回路２、遅延測定回路８は、フリップフロップ等を使用した公知の回路であり、詳細な説明は省略する。

次に、図２に示す、本発明の第１の実施例によるスイッチング回路図および電流測定回路図により回路動作を説明する。図２において１０−１、１０−２は電流計回路である。

スイッチング回路４は、インバータのように接続された１個のＰチャンネルＭＯＳトランジスタと１個のＮチャンネルＭＯＳトランジスタで構成されている。ＮチャンネルＭＯＳトランジスタの電源は、電流測定端子６−１、電流測定回路７内の電流計回路１０−１を経由して電流測定回路７側から供給される。また、ＰチャンネルＭＯＳトランジスタの電源は、電流測定端子６−２、電流測定回路７内の電流計回路１０−２を経由して電流測定回路７側から供給される。

例えば、入力ＩＮの信号 "L"、"H" に応じて、ＮチャンネルＭＯＳトランジスタのＯＦＦ電流、ＯＮ電流が図４のタイムチャートに示す波形であるとすると、まず、入力ＩＮに信号"H" を保持した状態にし、その時のＮチャンネルＭＯＳトランジスタのＯＮ電流を電流計回路１０−１で測定し、その値をＮＯＮとする。次に、入力ＩＮに信号"L" を保持した状態にし、その時のＮチャンネルＭＯＳトランジスタのＯＦＦ電流を電流計回路１０−１で測定し、その値をＮＯＦＦとする。

入力ＩＮに、リング発振回路１１からの出力を入力して電流計回路１０−１で平均電流を計測して、その値をＮＸとすると、図４のタイムチャートに示す理想的な信号波形の場合、そのデューティ比は、１周期を１とすると、ＮＸ−ＮＯＦＦ／ＮＯＮ−ＮＯＦＦとなる。ＰチャンネルＭＯＳトランジスタについても同様であり、ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタの様々な要因による誤差の程度を同程度と仮定することによりデューティ比は次のように求められる。

切替端子ＳＥＬに入力される切替信号 "L"、"H" に応じて、排他的論理和回路１２の入力ＩＮに入力されるリング発振器１１からの信号 "L"、"H" が切替られて排他的論理和回路１２から出力され、４個のインバータ１３により波形成形されてＮチャンネルＭＯＳトランジスタに入力される。

まず、ＮチャンネルＭＯＳトランジスタの入力に信号"H" を保持した状態にして、その時のＮチャンネルＭＯＳトランジスタのＯＮ電流を図示されてない電流測定回路７の電流計回路１０−１で測定し、その値をＯＮとする。次に、ＮチャンネルＭＯＳトランジスタの入力に信号"L" を保持した状態にし、その時のＮチャンネルＭＯＳトランジスタのＯＦＦ電流を図示されてない電流測定回路７の電流計回路１０−１で測定し、その値をＯＦＦとする。次に、切替端子ＳＥＬを "L"に設定し、排他的論理和回路１２の入力ＩＮにリング発振器１１からの出力を入力し、電流計回路１０−１で平均電流を計測して、その値をＬとする。次に、切替端子ＳＥＬを "H"に設定し、排他的論理和回路１２の入力ＩＮにリング発振器１１からの出力を入力し、電流計回路１０−１で平均電流を計測して、その値をＨとする。 "H" 時間、 "L"時間に対応する電流比はＬ−ＯＦＦ、Ｈ−ＯＦＦとなる。

このスイッチング回路の様々な要因による誤差分は、Ｈ＋Ｌ−（ＯＮ＋ＯＦＦ）となり、この誤差分が、"H" 時間および "L"時間にそれぞれ等分配されると仮定すると、デューティ比は次のように求められる。

"H" 時間："L" 時間＝Ｌ−Ｈ＋ＯＮ−ＯＦＦ：Ｈ−Ｌ＋ＯＮ−ＯＦＦ
第２の実施例によるスイッチング回路は、電流測定用に１個のＭＯＳトランジスタで済むため、電流測定回路７の電流計回路が１個で構成でき、試験装置が簡単になる。

図５は、半導体基板上に形成された２つの半導体回路の信号遅延差を求めるための回路であり、本発明による他の応用例を説明するための図である。図において、１４、１５は半導体回路（第１の被試験半導体回路および第２の被試験半導体回路）、１６は排他的論理和回路を示す。

半導体基板上に形成され、入出力論理の同じ２つの半導体回路１４，１５の一方の半導体回路１４をリング構成し、半導体回路１４の入力と他方の半導体回路１５の入力を接続し、かつ、半導体回路１４の出力と半導体回路１５の出力を排他的論理和回路１６に入力する。半導体回路１４は、リング構成されているので、半導体回路１４の遅延に基づく所定の周期で図５（Ｂ）のＸに示すようにリング発振する。

一方、半導体回路１５は、図５（Ｂ）のＹに示すように半導体回路１４より長い遅延特性を有しているとすると、排他的論理和回路１６から、図５（Ｂ）のＸＯＲの出力波形が得られる。この出力ＸＯＲを、前述の第１または第２の実施例のリング発振回路１１の出力に置き換えて、分周回路２とスイッチング回路４に入力する。さらに、分周回路２の出力を遅延測定回路８に入力し、スイッチング回路４の出力を電流測定回路７に入力する。

遅延測定回路８で出力ＸＯＲの周期を測定し、電流測定回路７の電流計回路１０でスイッチング回路４の平均電流を測定して出力ＸＯＲの"H" 時間（即ち、半導体回路１４と半導体回路１５との信号遅延差）を求めることができる。

以上のとおり、本発明の半導体回路の特性試験方法によれば、半導体基板上に形成された被試験半導体回路の遅延特性を正確に求めることができる。

本発明の実施例による半導体回路の試験装置のブロック図。本発明の第１の実施例によるスイッチング回路図および電流測定回路図。本発明の第２の実施例によるスイッチング回路図。本発明を説明するためのタイムチャート。本発明による他の応用例を説明するための図。従来の試験方法の問題を説明するための図。

符号の説明

１半導体基板
２分周回路
３ＣＭＯＳインバータ
４スイッチング回路
５分周出力端子
６電流測定端子
７電流測定回路
８遅延測定回路
９試験装置
１０電流計回路
１１リング発振回路
１２、１６排他的論理和回路
１３インバータ
１４、１５半導体回路

Claims

複数段の被試験半導体回路からなるリング発振回路を構成し、該リング発振回路の出力を分周し、該分周された出力の周期の（１／分周数）を計測して該複数段の被試験半導体回路の遅延時間を測定し、ＮチャンネルトランジスタおよびＰチャンネルトランジスタからなり該リング発振回路からの出力に応じてスイッチング動作を行うスイッチング回路に流れる電流の平均電流を計測して、デューティ比＝｛（ＮＸ−ＮＯＦＦ）／（ＮＯＮ−ＮＯＦＦ）｝：｛（ＰＸ−ＰＯＦＦ）／（ＰＯＮ−ＰＯＦＦ）｝（ＮＸはリング発振回路からの出力を入力したときの前記Ｎチャンネルトランジスタの平均電流値、ＮＯＮは入力をハイレベルに保持した状態における前記ＮチャンネルトランジスタのＯＮ電流値、ＮＯＦＦは入力をローレベルに保持した状態における前記ＮチャンネルトランジスタのＯＦＦ電流値、ＰＸはリング発振回路からの出力を入力したときの前記Ｐチャンネルトランジスタの平均電流値、ＰＯＮは入力をローレベルに保持した状態における前記ＰチャンネルトランジスタのＯＮ電流値、ＰＯＦＦは入力をハイレベルに保持した状態における前記ＰチャンネルトランジスタのＯＦＦ電流値）として該リング発振回路からの出力のデューティ比を測定することを特徴とする半導体回路の試験方法。
第１の被試験半導体回路からなるリング発振回路を構成し、第２の被試験半導体回路の入力と該第１の被試験半導体回路の入力を接続し、かつ、該第１の被試験半導体回路および該第２の被試験半導体回路の出力を排他的論理和回路に入力し、該排他的論理和回路の出力を分周し、該分周された出力の周期の（１／分周数）を計測し、該排他的論理和回路からの出力に応じてスイッチング動作を行うスイッチング回路に流れる電流の平均電流を計測して、該排他的論理和回路からの出力のデューティ比を測定して、該第１の被試験半導体回路と該第２の被試験半導体回路の信号遅延差を測定することを特徴とする半導体回路の試験方法。