JP4746975B2 - 半導体回路の試験方法 - Google Patents
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Description
第2の実施例によるスイッチング回路は、電流測定用に1個のMOSトランジスタで済むため、電流測定回路7の電流計回路が1個で構成でき、試験装置が簡単になる。
2 分周回路
3 CMOSインバータ
4 スイッチング回路
5 分周出力端子
6 電流測定端子
7 電流測定回路
8 遅延測定回路
9 試験装置
10 電流計回路
11 リング発振回路
12、16 排他的論理和回路
13 インバータ
14、15 半導体回路
Claims (2)
- 複数段の被試験半導体回路からなるリング発振回路を構成し、該リング発振回路の出力を分周し、該分周された出力の周期の(1/分周数)を計測して該複数段の被試験半導体回路の遅延時間を測定し、NチャンネルトランジスタおよびPチャンネルトランジスタからなり該リング発振回路からの出力に応じてスイッチング動作を行うスイッチング回路に流れる電流の平均電流を計測して、デューティ比={(NX−NOFF)/(NON−NOFF)}:{(PX−POFF)/(PON−POFF)}(NXはリング発振回路からの出力を入力したときの前記Nチャンネルトランジスタの平均電流値、NONは入力をハイレベルに保持した状態における前記NチャンネルトランジスタのON電流値、NOFFは入力をローレベルに保持した状態における前記NチャンネルトランジスタのOFF電流値、PXはリング発振回路からの出力を入力したときの前記Pチャンネルトランジスタの平均電流値、PONは入力をローレベルに保持した状態における前記PチャンネルトランジスタのON電流値、POFFは入力をハイレベルに保持した状態における前記PチャンネルトランジスタのOFF電流値)として該リング発振回路からの出力のデューティ比を測定することを特徴とする半導体回路の試験方法。
- 第1の被試験半導体回路からなるリング発振回路を構成し、第2の被試験半導体回路の入力と該第1の被試験半導体回路の入力を接続し、かつ、該第1の被試験半導体回路および該第2の被試験半導体回路の出力を排他的論理和回路に入力し、該排他的論理和回路の出力を分周し、該分周された出力の周期の(1/分周数)を計測し、該排他的論理和回路からの出力に応じてスイッチング動作を行うスイッチング回路に流れる電流の平均電流を計測して、該排他的論理和回路からの出力のデューティ比を測定して、該第1の被試験半導体回路と該第2の被試験半導体回路の信号遅延差を測定することを特徴とする半導体回路の試験方法。
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JPH11101851A (ja) * | 1997-09-26 | 1999-04-13 | Toshiba Corp | 遅延時間測定回路及び遅延時間測定方法 |
JP2005064701A (ja) * | 2003-08-08 | 2005-03-10 | Rohm Co Ltd | クロック入出力装置 |
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