JP4557526B2 - 半導体集積回路及び半導体集積回路の故障検出方法 - Google Patents
半導体集積回路及び半導体集積回路の故障検出方法 Download PDFInfo
- Publication number
- JP4557526B2 JP4557526B2 JP2003380558A JP2003380558A JP4557526B2 JP 4557526 B2 JP4557526 B2 JP 4557526B2 JP 2003380558 A JP2003380558 A JP 2003380558A JP 2003380558 A JP2003380558 A JP 2003380558A JP 4557526 B2 JP4557526 B2 JP 4557526B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- circuit
- integrated circuit
- power supply
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体集積回路の構造、及び当該半導体集積回路の故障検出方法に係るものであり、特に微細ＣＭＯＳ集積回路の故障検出を容易に行えるようにする構造に関するものである。
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路のプロセス微細化とゲート規模拡大に伴い、スキャン及びファンクションテスト等のテストパターンを使用した検査では検出困難な、配線間ショートやトランジスタリーク等の故障モードが顕著になってきている。このような故障を検出する方法としてはＩＤＤＱテストが有効であり、より高精度なＩＤＤＱテスト手法が開発されてきた。
ＩＤＤＱテストとは、定常状態におけるＣＭＯＳ回路においては、通常微小な電源電流（以下、静止電源電流と称す）が流れるものであるところ、回路内に故障がある場合は、定常状態に比べて数倍の電流が流れるという特性を用いて、ＣＭＯＳ回路の内部状態を変化させながら数箇所の測定ポイントにおいて静止電源電流を測定し、その測定結果と所定の基準値とを比較することにより回路内に存在する故障を検出していくものである。
ＩＤＤＱテストは、電源が供給される全トランジスタがテスト対象になるため、ファンクションテストでは検出できない故障も検出することが可能となる。また、ＩＤＤＱテストの際に、できるだけ多くの内部ノードを動作させ、静止電源電流を測定する測定ポイントを増やすことで、非常に高精度な故障検出が可能となる。
しかし、近年の更なるプロセス微細化技術の進歩により、チャネル長が０．１５マイクロメータ以下のトランジスタを用いて１千万を越すトランジスタが集積された半導体集積回路が開発されており、このような半導体集積回路においては、微細化によって供給電源電圧の低電圧化が進み、回路内の故障が原因で発生するリーク電流が微小化すると共に、トランジスタのオフ電流増加により、回路内に故障が存在しなくても流れるバックグラウンド電流の増加が著しくなっている。このような半導体集積回路を用いて前記のＩＤＤＱテストを実行すると、以下のような問題が生じる場合がある。
例えば、図１８（ａ），（ｂ），（ｃ）は、複数の機能回路ブロックで構成された半導体集積回路において、当該複数の機能回路ブロックの内部状態をそれぞれ変化させ、7つの測定ポイントで静止電源電流を測定した際の各機能回路ブロック毎の測定値のばらつきを表した図である。なお、以下においては、一つの測定ポイントで静止電源電流を測定する場合を１サイクルとする。また、図１８（ｄ）は、図１８（ａ）〜図１８（ｃ）の各サイクル毎の測定値を加算したものであり、実際のＩＤＤＱテストにおいては当該測定値が各サイクル毎に測定され、所定の基準値との比較が行われることになる。
ここで、図１８（ｂ）に示す機能回路ブロックの第３サイクル測定時の内部状態においては静止電源電流の測定値が突出しており、当該異常電流が検出されている機能回路ブロックに故障が存在しているものと判断することができる。
しかし、ＩＤＤＱテスト時は前述のとおり全トランジスタがテスト対象であることから、実際には図１８（ｄ）に示すように回路全体の静止電源電流を測定し、判定基準を設定して良否判定を行うことになる。この際に、ＣＭＯＳ回路の定常状態において流れる電流のうち、故障によるリーク電流成分よりもバックグラウンド電流成分の占める割合が大きくなると、本来であれば、図１８（ｄ）において第３サイクルにおける静止電源電流の測定値は、故障の検出されない他のサイクルの測定値に比べて突出すべきにもかかわらず、図１８（ｄ）に示すように他のサイクルにおいて測定されたバックグラウンド電流のばらつき範囲に隠れてしまうことが起こり得る。
このような状態になると、測定した静止電源電流に対して判定基準を設けることが困難となり、ある程度のマージンをもたせた判定基準を設定せざるを得なくなる。かかる判定基準のもとで故障検査が行われれば、必然的に不良品の流出の増加を招くことになる。また、このようなＩＤＤＱテストのもう一つの問題点として、測定する電源が供給される全トランジスタがテスト対象であるために、被検査半導体集積回路において故障を検出した場合であっても、当該故障箇所の特定が困難であるという点が挙げられる。
上記の問題点に関する従来の対処法としては、例えば特許文献１に記載されているように、複数の機能回路ブロックで構成された半導体集積回路においてＩＤＤＱテストを実施する際に、それぞれの機能回路ブロックへの電源供給を制御することで静止電源電流を測定する際のバックグラウンド電流の影響を減少させ、故障した機能回路ブロックの特定を行うものがある。以下に、特許文献１に記載された従来のＩＤＤＱテスト回路を図１９を用いて説明する。
図１９において１００Ａは複数の機能回路ブロックで構成された半導体集積回路、１０１はテスト対象となる被測定集積回路、１０２〜１０４は被測定集積回路１０１を構成する機能回路ブロック、５００は電源供給経路２００に流れる電流を測定する電流検出回路、をそれぞれ表す。
機能回路ブロック１０２〜１０４は電源供給経路２００を介して外部電源端子３０２に接続されており、ＧＮＤ経路２０１を介してＧＮＤ端子３０３に接続されている。また、機能回路ブロック１０２〜１０４はクロック供給経路２０２を介しクロック供給端子３０１へと接続されるとともに、データ入力経路２０３を介して、データ入力端子３００に接続されている。半導体集積回路１００Ａの電源供給経路２００は、機能回路ブロック１０２〜１０４に接続される際に、それぞれ電源供給遮断回路１〜３を介して接続されており、それぞれの電源供給遮断回路は、制御経路２０４〜２０６を介して遮断回路制御装置４に接続されている。さらに、前記機能回路ブロック１０２〜１０４間の接続は回路分離装置５、６を介して接続されている。
次に、以上のように構成されたＩＤＤＱテスト回路の動作について説明する。
まず、ＩＤＤＱテスト実行の際に遮断制御装置４を用いて電源供給遮断回路１〜３の制御を行い、電源供給を行う機能回路ブロックを選択する。
次に、電流検出回路５００で電源経路２００に流れる電流の測定を行った後、電源供給を行う機能回路ブロックを切り替えて、同様に電流測定を行っていく。
例えば、前記機能回路ブロック１０２のみ電源供給を行う状態になるよう遮断制御装置４を制御した状態において電流を測定し、その後、前記機能回路ブロック１０３のみ電源供給を行う状態になるよう遮断制御装置４を制御して同様に電流の測定を行い、最後に前記機能回路ブロック１０４のみ電源供給を行い、電流を測定する。
まず、ＩＤＤＱテスト実行の際に遮断制御装置４を用いて電源供給遮断回路１〜３の制御を行い、電源供給を行う機能回路ブロックを選択する。
次に、電流検出回路５００で電源経路２００に流れる電流の測定を行った後、電源供給を行う機能回路ブロックを切り替えて、同様に電流測定を行っていく。
例えば、前記機能回路ブロック１０２のみ電源供給を行う状態になるよう遮断制御装置４を制御した状態において電流を測定し、その後、前記機能回路ブロック１０３のみ電源供給を行う状態になるよう遮断制御装置４を制御して同様に電流の測定を行い、最後に前記機能回路ブロック１０４のみ電源供給を行い、電流を測定する。
このような手順でＩＤＤＱテストを実施することで、テスト対象を全トランジスタから機能回路ブロック単位に限定することができ、その結果、測定した電流値におけるバックグラウンド電流成分の占める割合が減少することで、故障によるリーク電流成分の検出を高精度に行うことが可能となる。また、テスト対象を機能回路ブロックに絞ったことで故障箇所の特定についても容易に行うことができる。
特開平８−２７１５８４号公報
しかしながら、前記従来のＩＤＤＱテストでは機能回路ブロック間で信号の受け渡しがある場合、電源を遮断された機能回路ブロックが他の機能回路ブロックに影響を与えないことが大前提となっている。
例えば、機能回路ブロック間において、信号の受け渡しがある場合、電源を遮断された機能回路ブロックの出力がフローティングになることで、後段のテスト対象機能回路ブロックにおいて貫通電流が流れることが予測される。このため、当該貫通電流が流れないようにするためには、バスホールド等の動作を行う回路分離装置５，６の設置が必要となる。
また、従来例によれば、機能回路ブロックそれぞれの電源供給経路ごとに電源供給遮断回路が必要であり、追加した電源供給遮断回路による電圧降下の影響を最小限に留めるための対処が必要となる。以上のように、ＩＤＤＱテスト時のバックグラウンド電流が与える影響を減少させる手段を、機能回路ブロックへの電源供給の遮断によることとすれば、半導体集積回路の構成が複雑になりかねない。
本発明は上記課題を解決するためになされたものであり、微細プロセスを使用した半導体集積回路、特にチャネル長が０．１５マイクロメータ以下であるような半導体集積回路のＩＤＤＱテスト時において、従来の半導体集積回路に比べて簡易な構成により、バックグラウンド電流が与える影響を減少させ、高精度なＩＤＤＱテストを可能とする半導体集積回路、及び半導体集積回路の故障検出方法を提供することを目的とする。
上記課題を解決するため、本発明の請求項１に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、静止電源電流測定を実行する際に、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路を備え、前記複数の機能回路ブロックのうち当該選択された機能回路ブロックの内部状態のみが前記内部クロックによりトグル変化し、当該選択された機能回路ブロックの定常状態における静止電源電流のみを測定することが可能である、ことを特徴とする。
また、本発明の請求項２に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、外部端子から入力したクロック信号に同期して動作するカウンタと、機能回路ブロックの選択を制御する制御信号の生成、及び出力を行い、前記カウンタからの出力を受けて、所定の周期毎に前記制御信号の出力内容を切り替える制御信号生成回路と、前記制御信号の出力を受けて、前記複数の機能回路ブロックの中から機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子と、を備えることを特徴とする。
また、本発明の請求項３に係る半導体集積回路は、請求項２に記載の半導体集積回路において、前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備える、ことを特徴とする。
また、本発明の請求項４に係る半導体集積回路は、請求項２に記載の半導体集積回路において、記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備えることを特徴とする。
また、本発明の請求項５に係る半導体集積回路は、請求項１に記載の半導体集積回路において、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであることを特徴とする。
また、本発明の請求項６に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子と、を備え、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであり、前記独立した複数のスキャンチェーンのうち、２つ以上のスキャンチェーンがスキャンイン端子を共有していることを特徴とする。
また、本発明の請求項７に係る半導体集積回路は、請求項５に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項８に係る半導体集積回路は、請求項５に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項９に係る半導体集積回路は、請求項１、５、７、８の何れかに記載の半導体集積回路において、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備えることを特徴とする。
また、本発明の請求項１０に係る半導体集積回路は、請求項９に記載の半導体集積回路において、前記電流検出回路が静止電源電流を測定するタイミングを制御するトリガ信号を生成し、当該トリガ信号を前記電流検出回路に対して出力するカウンタをさらに備えることを特徴とする。
また、本発明の請求項１１に係る半導体集積回路は、請求項９に記載の半導体集積回路において、前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備えることを特徴とする。
また、本発明の請求項１２に係る半導体集積回路は、請求項９に記載の半導体集積回路において、前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備えることを特徴とする。
また、本発明の請求項１３に係る半導体集積回路は、請求項９に記載の半導体集積回路において、前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路をさらに備えることを特徴とする。
また、本発明の請求項１４に係る半導体集積回路は、請求項９に記載の半導体集積回路において、半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備えることを特徴とする。
また、本発明の請求項１５に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路の静止電源電流を測定することにより、当該半導体集積回路の故障を検出する半導体集積回路の故障検出方法において、静止電源電流測定を実行する際に、内部クロックを供給する機能回路ブロックを一つ以上選択し、所定のデータ信号を印加することにより前記選択された機能回路ブロックのみ内部状態を変化させ、所定の内部状態における静止電源電流を測定し、静止電源電流の測定値と所定の基準値との比較を行うことにより被検査半導体集積回路の良否判定を行い、前記良否判定において被検査半導体集積回路の故障が検出されるか、あるいは予め定めた全ての機能回路ブロックが、内部クロックを供給する機能回路ブロックとして選択されて前記良否判定が行われるまで、前記機能回路ブロックの選択から被検査半導体集積回路の良否判定までの動作を行うことを特徴とする。
また、本発明の請求項１６に係る半導体集積回路は、請求項１５に記載の半導体集積回路のテスト方法において、前記被検査半導体集積回路の良否判定は、静止電源電流の測定値の最大値と最小値とを記憶し、当該最大値と最小値との差分値を求め、前記差分値と所定の基準値との比較を行うものであることを特徴とする。
また、本発明の請求項１７に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路を備え、前記電流検出回路が静止電源電流を測定するタイミングを制御するトリガ信号を生成し、当該トリガ信号を前記電流検出回路に対して出力するカウンタをさらに備ることを特徴とする。
また、本発明の請求項１８に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備えることを特徴とする。
また、本発明の請求項１９に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備えることを特徴とする。
また、本発明の請求項２０に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであることを特徴とする。
また、本発明の請求項２１に係る半導体集積回路は、請求項２０に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項２２に係る半導体集積回路は、請求項２０に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項２３に係る半導体集積回路は、請求項１７ないし請求項２２の何れかに記載の半導体集積回路において、前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備えることを特徴とする。
また、本発明の請求項２４に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備えることを特徴とする。
また、本発明の請求項２５に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備えることを特徴とする。
また、本発明の請求項２６に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路をさらに備えることを特徴とする。
また、本発明の請求項２７に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備えることを特徴とする。
また、本発明の請求項２８に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路を備えることを特徴とする。
また、本発明の請求項２９に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備えることを特徴とする。
また、本発明の請求項３０に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備えることを特徴とする。
また、本発明の請求項３１に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであることを特徴とする。
また、本発明の請求項３２に係る半導体集積回路は、請求項３１に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項３３に係る半導体集積回路は、請求項３１に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項３４に係る半導体集積回路は、請求項２８ないし請求項３３の何れかに記載の半導体集積回路において、前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備えることを特徴とする。
また、本発明の請求項３５に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備えることを特徴とする。
また、本発明の請求項３６に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備えることを特徴とする。
また、本発明の請求項３７に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備えることを特徴とする。
また、本発明の請求項１７に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路を備え、前記電流検出回路が静止電源電流を測定するタイミングを制御するトリガ信号を生成し、当該トリガ信号を前記電流検出回路に対して出力するカウンタをさらに備ることを特徴とする。
また、本発明の請求項１８に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備えることを特徴とする。
また、本発明の請求項１９に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備えることを特徴とする。
また、本発明の請求項２０に係る半導体集積回路は、請求項１７に記載の半導体集積回路において、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであることを特徴とする。
また、本発明の請求項２１に係る半導体集積回路は、請求項２０に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項２２に係る半導体集積回路は、請求項２０に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項２３に係る半導体集積回路は、請求項１７ないし請求項２２の何れかに記載の半導体集積回路において、前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備えることを特徴とする。
また、本発明の請求項２４に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備えることを特徴とする。
また、本発明の請求項２５に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備えることを特徴とする。
また、本発明の請求項２６に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路をさらに備えることを特徴とする。
また、本発明の請求項２７に係る半導体集積回路は、請求項２３に記載の半導体集積回路において、半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備えることを特徴とする。
また、本発明の請求項２８に係る半導体集積回路は、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路を備えることを特徴とする。
また、本発明の請求項２９に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備えることを特徴とする。
また、本発明の請求項３０に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備えることを特徴とする。
また、本発明の請求項３１に係る半導体集積回路は、請求項２８に記載の半導体集積回路において、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであることを特徴とする。
また、本発明の請求項３２に係る半導体集積回路は、請求項３１に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項３３に係る半導体集積回路は、請求項３１に記載の半導体集積回路において、前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行うことを特徴とする。
また、本発明の請求項３４に係る半導体集積回路は、請求項２８ないし請求項３３の何れかに記載の半導体集積回路において、前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備えることを特徴とする。
また、本発明の請求項３５に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備えることを特徴とする。
また、本発明の請求項３６に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備えることを特徴とする。
また、本発明の請求項３７に係る半導体集積回路は、請求項３４に記載の半導体集積回路において、半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備えることを特徴とする。
本発明の請求項１に係る半導体集積回路によれば、ＩＤＤＱテスト時に内部状態を変化させる機能回路ブロックを選択し、当該機能回路ブロックに対してのみ動作クロックを供給し、前記選択された機能回路ブロックの内部状態のみを前記内部クロックによりトグル変化させ、当該選択された機能回路ブロックの定常状態における静止電源電流のみを測定することができるものとしたので、従来の半導体集積回路に比べて簡易な構造によりバックグラウンド電流が静止電源電流の測定に与える影響を除去することができ、高精度なＩＤＤＱテストの実施が可能となる。また選択された機能回路ブロックのみがテスト対象になるため、故障検出時に故障箇所を容易に特定することが可能となる。
また、本発明の請求項２に係る半導体集積回路によれば、請求項１に係る半導体集積回路において外部入力としていた前記制御信号を、半導体集積回路の内部で生成することとし、所定の周期で当該制御信号の出力を切り替えることとしたので、制御信号入力のための外部入力端子を削減することが可能となる。
また、本発明の請求項３に係る半導体集積回路によれば、請求項２に記載の発明において、前記制御信号の出力状況を外部出力可能としたので、ＩＤＤＱテストの良否判定時に出力されている制御信号を検出することにより、故障している機能回路ブロックの特定を容易に行うことが可能となる。
また、本発明の請求項４に係る半導体集積回路によれば、請求項２に記載の発明において、前記制御信号の出力期間を機能回路ブロック毎に可変制御することとしたので、複雑な機能回路ブロックについては長時間内部状態を変化させ、簡単な機能回路ブロックについては短時間内部状態を変化させることができ、これによりＩＤＤＱテスト時のトグル率の向上、及びテスト時間の短縮を図ることが可能となる。
また、本発明の請求項５に係る半導体集積回路によれば、請求項１ないし請求項４の何れかに記載の発明において、前記機能回路ブロックのそれぞれをスキャンチェーンとして構成しているので、目標とするトグル率に達成するための静止電源電流測定回数を減少させることができ、テスト時間を短縮することが可能となる。
また、本発明の請求項６に係る半導体集積回路によれば、内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路を備え、前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであり、２つ以上の機能回路ブロックについてはスキャンイン端子を共有させることとしたので、例えば、複雑な機能回路ブロックについては独立したスキャンイン端子を設け、簡単な機能回路ブロックが複数ある場合についてはスキャンイン端子を共有させることにより、スキャンデータの長さを長大にすることなくスキャンイン端子の数を削除することが可能となる。
また、本発明の請求項７に係る半導体集積回路によれば、請求項５に記載の発明において、スキャンデータを当該機能回路ブロック自身で生成することとし、各機能回路ブロックは、キャプチャ信号を受けてキャプチャ動作をさせることとしたので、スキャンデータ作成のためのパターンジェネレータが不要になるとともに、スキャンイン、及びスキャンアウトに要する外部入力端子、及び外部出力端子の削減が可能となる。
また、本発明の請求項８に係る半導体集積回路によれば、請求項７に記載の発明において、前記キャプチャ信号を内部生成することとしたので、キャプチャ信号入力端子の削減が可能となる。
また、本発明の請求項９に係る半導体集積回路によれば、請求項１ないし請求項８の何れかに記載の発明において、ＩＤＤＱテストに使用する電流検出回路と、当該電流検出回路の測定値と所定の基準値とを比較するコンパレータを内蔵することとし、当該電流検出回路はトリガ信号の出力を受けて、所定のタイミングで静止電源電流を測定することとしたので、外部の電流検出回路を使用する場合よりもインダクタンス成分を抑えることができ、従来と比べて高速な静止電源電流の測定が可能となる。また、外部に電流検出回路が不要となるため、ＭＣＭパッケージング後や基板実装後など、集積回路ごとに電流検出回路の接続が困難な環境においても、ＩＤＤＱテストの実施が可能となる。
また、本発明の請求項１０に係る半導体集積回路によれば、請求項９に記載の発明において、前記トリガ信号を半導体集積回路内部で生成することとしたので、当該半導体集積回路の外部入力端子の削減が可能となる。
また、本発明の請求項１１に係る半導体集積回路によれば、請求項９に記載の発明において、前記コンパレータに出力する前記基準値を、半導体集積回路内の記憶回路に格納することとしたので、当該半導体集積回路の外部入力端子の削減が可能となる。
また、本発明の請求項１２に係る半導体集積回路によれば、請求項９に記載の発明において、測定した静止電源電流の最大値と最小値との差分値を使用してＩＤＤＱテストを行うこととしたので、静止電源電流の測定値に占めるバックグラウンド電流の影響が大きく、静止電源電流の測定値そのものに対してＩＤＤＱテストの良否判定基準を設けることが困難な場合であっても、高精度なＩＤＤＱテストの実施が可能となる。
また、本発明の請求項１３に係る半導体集積回路によれば、請求項９に記載の発明において、電源電流の変化量が所定の値以下に達したときに出力される測定許可信号により静止電源電流の測定を開始することとしたので、静止電源電流の測定に適する定常状態になるまで不必要に長時間待つ必要がなくなり、ＩＤＤＱテスト時間の大幅な短縮が可能となる。
また、本発明の請求項１４に係る半導体集積回路によれば、請求項９に記載の発明において、半導体集積回路内部の温度を測定することにより静止電源電流の測定値に対して温度補正を行うこととしたため、静止電源電流が有する温度特性を考慮することなくＩＤＤＱテストの実施を行うことが可能となる。
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路１００Ａの構成を示すブロック図である。なお、先に説明した図１９と同じ構成要素については同じ符号を用い、説明を省略する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路１００Ａの構成を示すブロック図である。なお、先に説明した図１９と同じ構成要素については同じ符号を用い、説明を省略する。
図１において、クロック供給選択回路１０は、半導体集積回路１００Ａを構成する複数の機能回路ブロックの中から、外部端子を介して取り込んだクロック信号を供給する１つ以上の機能回路ブロックを外部入力した制御信号に基づいて選択し、当該選択された機能回路ブロックに対してクロック信号を供給するものである。クロック供給選択回路１０は、クロック供給端子３０１から機能回路ブロック１０２〜１０４へのクロック供給経路上に設けられており、クロック供給経路２０２を介してクロック供給端子３０１から外部クロック信号を取り込む。また、取り込んだ外部クロック信号を内部クロックとして機能回路ブロック１０２〜１０４へと供給するために、独立した機能回路ブロック用クロック供給経路（以下、ブロック用クロック供給経路と称する）２０７〜２０９を介して機能回路ブロック１０２〜１０４に接続されている。
クロック供給制御端子３０４，３０５は、当該端子からクロック供給選択回路１０に対して制御信号を出力するものである。本実施の形態１においてはクロック供給制御端子３０４，３０５はそれぞれ１ビットの信号を出力し、当該２つの信号の組み合わせによる２ビットの制御信号に基づきクロック供給選択回路１０の制御を行うこととしている。クロック供給制御端子３０４，３０５はクロック供給制御経路２１０，２１１を介してクロック供給選択回路１０に接続されている。
次に、以上のように構成された半導体集積回路１００Ａの動作について図２を用いて説明する。
図２は本実施の形態１に記載の半導体集積回路１００Ａの動作を示すタイミングチャートである。図２において、ＣＬＫ２０２は、クロック供給端子３０１から入力されたクロック信号を、ＣＬＫＣＮＴ２１０，２１１は、クロック供給制御端子３０４，３０５が出力する制御信号の出力内容を、２０７，２０８，２０９は、クロック供給選択回路１０が機能回路ブロック１０２，１０３，１０４へ出力するクロック信号の出力状況を、１０２，１０３，１０４，の内部状態は、機能回路ブロック１０２〜１０４の内部状態の模式図を、測定タイミング は、ＩＤＤＱテストを測定するポイントをそれぞれ示している。
図２は本実施の形態１に記載の半導体集積回路１００Ａの動作を示すタイミングチャートである。図２において、ＣＬＫ２０２は、クロック供給端子３０１から入力されたクロック信号を、ＣＬＫＣＮＴ２１０，２１１は、クロック供給制御端子３０４，３０５が出力する制御信号の出力内容を、２０７，２０８，２０９は、クロック供給選択回路１０が機能回路ブロック１０２，１０３，１０４へ出力するクロック信号の出力状況を、１０２，１０３，１０４，の内部状態は、機能回路ブロック１０２〜１０４の内部状態の模式図を、測定タイミング は、ＩＤＤＱテストを測定するポイントをそれぞれ示している。
まず、クロック供給選択回路１０はクロック供給制御端子３０４，３０５から入力された制御信号の組み合わせにより、クロック供給端子３０１から取り込んだ外部クロック信号を供給する機能回路ブロックを選択する。
例えば、ＣＬＫＣＮＴ２１０，２１１で示すようにクロック供給制御端子３０４，３０５から入力した制御信号が３０５：３０４＝００である場合は、クロック供給選択回路１０が選択する機能回路ブロックが１０２となるように予めクロック供給選択回路１０に設定し、同様に３０５：３０４＝０１の場合は機能回路ブロック１０３を、３０５：３０４＝１０の場合は機能回路ブロック１０４をそれぞれ選択するものと設定する。
これにより、クロック供給制御端子３０４，３０５からの制御信号が００であれば、クロック供給選択回路１０は機能回路ブロック１０２に対してのみ内部クロックを供給し、その内部状態を変化させることができる。制御信号を０１に切り替えれば、クロック供給選択回路１０は機能回路ブロック１０２へのクロック信号の供給を停止し、替わりに機能回路ブロック１０３にのみ内部クロックを供給し、その内部状態を変化させることが可能となる。同様に制御信号を１０に切り替えれば、クロック供給選択回路１０は機能回路ブロック１０３へのクロック信号の供給を停止し、替わりに機能回路ブロック１０４にのみ内部クロックを供給し、その内部状態を変化させることが可能となる。
次に、図３を用いて、以上の構成による半導体集積回路１００Ａを用いたＩＤＤＱテスト方法について説明する。
まず、ステップ１（以下Ｓ１と称する。ステップ２以降についても同じ）として、所定の制御信号をクロック供給制御端子３０４，３０５に印加して外部クロックが供給される機能回路ブロックを選択する。例えば、クロック供給制御端子３０４，３０５に対して３０５：３０４＝０１と印加する。これによりクロック供給先として機能回路ブロック１０３が選択される。
まず、ステップ１（以下Ｓ１と称する。ステップ２以降についても同じ）として、所定の制御信号をクロック供給制御端子３０４，３０５に印加して外部クロックが供給される機能回路ブロックを選択する。例えば、クロック供給制御端子３０４，３０５に対して３０５：３０４＝０１と印加する。これによりクロック供給先として機能回路ブロック１０３が選択される。
次に、Ｓ２として、外部よりデータ入力端子３００を介してテストパターンを印加し、Ｓ１で選択された機能回路ブロック１０３に対してクロック信号とデータ信号を供給する。これにより機能回路ブロック１０３のみその内部状態が変化し、クロック信号が供給されない機能回路ブロック１０２，１０４は定常状態を保つことになる。
次に、Ｓ３として、機能回路ブロック１０３の内部状態を変化させた状態で静止電源電流を測定するポイントを予め定めておき、当該測定ポイントにおける静止電源電流を電流検出回路５００にて測定する。例えば、本実施の形態１においては７つの測定ポイントでの測定を予定しており、それぞれのサイクルにおける静止電源電流を測定する。
次に、Ｓ４として、Ｓ３の静止電源電流の測定結果に基き被測定半導体集積回路１００Ａの良否判定を行う。良否判定は電流検出回路５００の測定結果と、所定の基準値とを比較することにより行う。
判定結果が否であれば被測定半導体集積回路内１００Ａに故障があると判断し、不良品としてＩＤＤＱテストを終了する。ここで、故障が検出されたときにトグルしているトランジスタが存在するのはＳ１において選択された機能回路ブロック１０３のみであることから、故障が発生した箇所についても機能回路ブロック１０３内に存在するものと特定できる。一方、判定結果が良である場合には、次ステップへと手順を進める。
判定結果が否であれば被測定半導体集積回路内１００Ａに故障があると判断し、不良品としてＩＤＤＱテストを終了する。ここで、故障が検出されたときにトグルしているトランジスタが存在するのはＳ１において選択された機能回路ブロック１０３のみであることから、故障が発生した箇所についても機能回路ブロック１０３内に存在するものと特定できる。一方、判定結果が良である場合には、次ステップへと手順を進める。
次にＳ５として、機能回路ブロック１０３だけを内部変化させたときに、予め測定ポイントとして定めておいたすべての内部状態で静止電源電流を測定したか否かの確認を行う。例えば、本実施の形態１においては、予め定めた７サイクルの測定を全て行ったか否かの確認を行う。予定するすべての内部状態での測定が完了していた場合は次工程へ進み、完了していない場合にはＳ２へと帰還して、予定する全ての内部状態で静止電源電流を測定するまでＳ２、Ｓ３、及びＳ４を行う。Ｓ２への帰還後の手順については、上記の手順と同様であるため説明を省略する。
次にＳ６として、予定していた機能回路ブロックの選択がすべて完了したか否かの確認を行う。例えば、上記説明ではクロック信号が供給される機能回路ブロックは機能回路ブロック１０３であるが、機能回路ブロック１０４のみ内部状態を変化させた状態においてもＩＤＤＱテストを予定している場合には、クロック供給選択回路１０が選択する機能回路ブロックを１０４に切り替える。この場合は、先に説明したように、クロック供給制御端子３０４、３０５に対して３０５：３０４＝１０と印加する。これによりクロック供給先として機能回路ブロック１０４を選択する。機能回路ブロック１０４の選択後の手順については、上記の手順と同様であるため説明を省略する。
このように、機能回路ブロックの選択が複数の機能回路ブロックに及ぶ場合、その選択がすべて完了しているか否かの確認を行い、完了していない場合にはＳ１へ帰還し、外部クロックを供給する機能回路ブロックを切り替え、予定する全ての機能回路ブロックが選択され、良否判断がなされるまでＳ１からＳ６までのステップを繰り返し行う。一方、すべての機能回路ブロックの選択が完了した場合には、被測定半導体集積回路１００Ａは良品であると判定してＩＤＤＱテストを終了する。
次に、上記の構成による半導体集積回路１００Ａを用いてＩＤＤＱテストを実施した際の効果を図４（ａ）〜図４（ｄ）を用いて説明する。
図４（ａ），（ｂ），（ｃ）は、機能回路ブロック１０３のみ内部状態を変化させた場合における、機能回路ブロック１０２，１０３，１０４のそれぞれに流れる静止電源電流値を表したものであり、内部状態数（測定サイクル数）を横軸に取り、各測定サイクルにおける静止電源電流値を縦軸に取っている。図４（ｄ）は図４（ａ），（ｂ），（ｃ）を加算した被測定集積回路１０１に流れる静止電源電流値であり、ＩＤＤＱテストの際にはこの値を測定して被検査半導体集積回路１００Ａの良否判定を行う。
図４（ａ），（ｂ），（ｃ）は、機能回路ブロック１０３のみ内部状態を変化させた場合における、機能回路ブロック１０２，１０３，１０４のそれぞれに流れる静止電源電流値を表したものであり、内部状態数（測定サイクル数）を横軸に取り、各測定サイクルにおける静止電源電流値を縦軸に取っている。図４（ｄ）は図４（ａ），（ｂ），（ｃ）を加算した被測定集積回路１０１に流れる静止電源電流値であり、ＩＤＤＱテストの際にはこの値を測定して被検査半導体集積回路１００Ａの良否判定を行う。
先の動作説明において述べたとおり、外部からクロック信号、及びデータ信号３００を印加しても機能回路ブロック１０３しか内部状態は変化しないため、図４（ａ），（ｂ），（ｃ）に示すように静止電源電流の測定ばらつきが発生するのは前記機能回路ブロック１０３のみであり、内部状態が変化しない機能回路ブロック１０２，１０４では、バックグラウンド電流に基づく大きなばらつきは発生しない。したがって、図４（ｄ）に示すように、機能回路ブロック１０３で発生した静止電源電流値のばらつきが、ＩＤＤＱテスト時に測定する静止電源電流値のばらつきにそのまま反映されることになり、他の機能回路ブロックにおいて生じるバックグラウンド電流のばらつきの影響を受けることはない。
このため、図４（ｂ）に示すように、第３サイクル測定時に機能回路ブロック１０３において故障によるリーク電流増加が発生した場合においても、図４（ｄ）に示すようにマージンをとることなく良否判定の基準値を設定することができるため、高精度なＩＤＤＱテストの実現が可能となる。
以上のように、本実施の形態１の半導体集積回路１００Ａによれば、ＩＤＤＱテストを行う際に、特定の機能回路ブロックに対してのみ動作クロックを供給し、当該機能回路ブロックの内部状態だけを変化させて静止電源電流を測定するので、バックグラウンド電流のばらつきによる影響を容易に除去することができ、高精度なＩＤＤＱテストの実施が可能となる。また選択された機能回路ブロックのみがテスト対象になるため、故障検出時に故障箇所を容易に特定することが可能となる。
なお、上記実施の形態１においては、半導体集積回路１００Ａを構成する機能回路ブロック数が３つの場合について説明したが、Ｎ個の機能回路ブロックで構成する半導体集積回路であっても、クロック供給選択回路１０に対して出力する制御信号のビット数、及びブロック用クロック供給経路を増加させることにより本実施の形態と同様の効果を得ることができる。
また、クロック供給選択回路１０の制御のために、クロック供給制御端子を２つ設けているが、シリアルに制御信号を伝達するなどの手段でクロック供給制御端子の数を削減してもよい。
また、上記実施の形態１においては、クロック供給選択回路１０が選択する機能回路ブロックが１つの場合について説明したが、テスト時間短縮などのため複数の機能回路ブロックを選択してもよい。
（実施の形態２）
図５は、本発明の実施の形態２における半導体集積回路１００Ｂの構成を示すブロック図である。図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図５において、１２はクロック供給端子３０１から入力されるクロック信号に同期して動作するカウンタを表す。１１は２ビットの制御信号を生成し、当該制御信号をクロック供給選択回路１０に対して出力する制御信号生成回路であり、カウンタ１２の出力値をカウンタ出力経路２１３を介して入力とする。なお当該制御信号は、前記実施の形態１において説明した制御信号と同様の制御を行うものである。
図５は、本発明の実施の形態２における半導体集積回路１００Ｂの構成を示すブロック図である。図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図５において、１２はクロック供給端子３０１から入力されるクロック信号に同期して動作するカウンタを表す。１１は２ビットの制御信号を生成し、当該制御信号をクロック供給選択回路１０に対して出力する制御信号生成回路であり、カウンタ１２の出力値をカウンタ出力経路２１３を介して入力とする。なお当該制御信号は、前記実施の形態１において説明した制御信号と同様の制御を行うものである。
次に、以上のように構成された半導体集積回路１００Ｂの動作について図６を用いて説明する。
図６は実施の形態２の動作を示すタイミングチャートを表す。ＣＬＫ２０２は、クロック供給端子３０１から入力されたクロック信号を、ＣＯＵＮＴＥＲは、カウンタ１２の出力値を、ＣＬＫＣＮＴ２１２は、制御信号生成回路１１が出力する制御信号の出力内容をそれぞれ表す。
図６は実施の形態２の動作を示すタイミングチャートを表す。ＣＬＫ２０２は、クロック供給端子３０１から入力されたクロック信号を、ＣＯＵＮＴＥＲは、カウンタ１２の出力値を、ＣＬＫＣＮＴ２１２は、制御信号生成回路１１が出力する制御信号の出力内容をそれぞれ表す。
まず、カウンタ１２は外部より取り込んだクロック信号に同期してカウントアップを行い、制御信号生成回路１１に対してその値を出力する。制御信号生成回路１１は、００から１１までの２ビットの制御信号を生成しており、前記カウンタ１２が出力するカウント値が予め定めた値に達する毎に、クロック供給選択回路１０への前記制御信号の出力内容を切り替える。
例えば、制御信号の出力周期としてＮを設定したとすると、ＣＬＫＣＮＴ２１２に示すように、制御信号生成回路１１はカウンタ１２の出力値が０〜Ｎ−１を示す期間は００を出力し、Ｎ〜２Ｎ−１を示す期間は０１を出力し、２Ｎ〜２Ｎ−１を示す期間は１０を出力する。
ここで、前記２ビットの制御信号の組み合わせに関して、００は機能回路ブロック１０２を選択し、０１は機能クロック回路１０３を選択し、１０は機能クロック回路１０４を選択するものと予めクロック供給選択装置１０に設定しておけば、クロック供給選択装置１０は周期Ｎ毎に、内部クロックを供給する機能回路ブロックを、機能回路ブロック１０２→１０３→１０４と切り替えていくことになる。以降の半導体集積回路１００Ｂの動作については、前記本発明の実施の形態１と同様であるために説明を省略する。
以上のように、本実施の形態２の半導体集積回路１００Ｂによれば、制御信号を半導体集積回路１００Ｂの内部で生成することとし、所定の周期で当該制御信号の出力を切り替えることとしたので、前記実施の形態１において必要とされていた制御信号入力端子を削減することが可能となり、外部からの制御信号の入力動作も必要なくなる。
なお、上記実施の形態２においては、クロック供給選択回路１０は２ビットのクロック供給制御信号を出力しているため、選択する機能回路ブロックについては４通りの組み合わせとなるが、Ｎビットのクロック供給制御信号を出力することで２N通りの選択の組み合わせを実現できる。
また、上記実施の形態２においては、クロック供給選択回路１０への制御信号の出力を切り替えるタイミングの生成手段として、アップカウンタを使用したが、ダウンカウンタを用いることも可能である。例えば、予め初期設定値Ｎを定めておき、Ｎからカウントダウンを行い、カウントダウンが完了した時点でクロック供給制御信号の出力を切り替えるようにすることも可能である。
（実施の形態３）
図７は、本発明の実施の形態３における半導体集積回路１００Ｃの構成を示すブロック図である。図７において、図５と同じ構成要素については同じ符号を用い、説明を省略する。
図７において、３０６は制御信号生成回路１１がクロック供給選択回路１０へ出力する制御信号を外部出力可能とするクロック制御信号出力端子であり、図６のＣＬＫＣＮＴ２１２に示す信号が出力される。
図７は、本発明の実施の形態３における半導体集積回路１００Ｃの構成を示すブロック図である。図７において、図５と同じ構成要素については同じ符号を用い、説明を省略する。
図７において、３０６は制御信号生成回路１１がクロック供給選択回路１０へ出力する制御信号を外部出力可能とするクロック制御信号出力端子であり、図６のＣＬＫＣＮＴ２１２に示す信号が出力される。
次に、以上の構成による半導体集積回路１００Ｃの動作について説明する。まず、クロック供給制御端子３０４，３０５から入力した制御信号が３０５：３０４＝００である場合は、クロック供給選択回路１０は機能回路ブロック１０２を選択し、３０５：３０４＝０１の場合は機能回路ブロック１０３を、３０５：３０４＝１０の場合は機能回路ブロック１０４をそれぞれ選択するものとクロック供給選択装置１０に設定し、かかる設定のもとで実施の形態１において説明したＩＤＤＱテストを行う。
ＩＤＤＱテストの良否判定において、被検査半導体集積回路１００Ｃが不良であると判定された場合、当該不良検出時にクロック供給制御端子３０４，３０５が出力していた制御信号をクロック制御信号出力端子３０６から検出する。このときに例えば、制御信号０１が検出されたとすれば、不良判定の根拠となる異常静止電源電流は、内部状態が変化している機能ブロック１０３の内部における故障が原因であるものと判断することができ、被検査半導体集積回路１００Ｃの故障箇所も機能回路ブロック１０３に存在するものと容易に特定することが可能となる。
以上のように本実施の形態３の半導体集積回路によれば、ＩＤＤＱテストの良否判定において故障が検出された場合、故障が検出された時点において出力されている制御信号を、クロック制御信号出力端子３０６から検出することにより、半導体集積回路の故障箇所を容易に特定することが可能となる。
（実施の形態４）
図８は、本発明の実施の形態３における半導体集積回路１００Ｄの構成を示すブロック図である。図８において、図５と同じ構成要素については同じ符号を用い、説明を省略する。
図８において、記憶回路１３は、制御信号生成回路１１が制御信号を出力する期間を示す周期設定値を１つ以上格納している。当該記憶回路１３は、後述するアドレス生成回路１４から所定のタイミングで出力されるアドレス信号を受けて、当該アドレス信号に対応する周期設定値を制御信号生成回路１１、及びアドレス生成回路１４に対して出力する。記憶回路１３は、データ経路２１４を介して前記制御信号生成回路１１、及びアドレス生成回路１４に接続されている。
図８は、本発明の実施の形態３における半導体集積回路１００Ｄの構成を示すブロック図である。図８において、図５と同じ構成要素については同じ符号を用い、説明を省略する。
図８において、記憶回路１３は、制御信号生成回路１１が制御信号を出力する期間を示す周期設定値を１つ以上格納している。当該記憶回路１３は、後述するアドレス生成回路１４から所定のタイミングで出力されるアドレス信号を受けて、当該アドレス信号に対応する周期設定値を制御信号生成回路１１、及びアドレス生成回路１４に対して出力する。記憶回路１３は、データ経路２１４を介して前記制御信号生成回路１１、及びアドレス生成回路１４に接続されている。
アドレス生成回路１４はカウンタ１２の出力信号、及び記憶回路１３が出力した周期設定値を入力とし、記憶回路１３に対し所定のタイミングでアドレス信号を出力する。当該アドレス信号は、記憶回路１３に格納される周期設定値にそれぞれ対応するアドレスであり、アドレス生成回路１４の出力するアドレス信号が切り替えられることにより、記憶回路１３の出力する周期設定値も切り替わる。アドレス生成回路１４は、アドレス経路２１５を介して記憶回路１３に接続されている。
上記構成による半導体集積回路１００Ｄの動作を、図９を用いて説明する。
図９は実施の形態４の動作を示すタイミングチャートである。なお、以下の説明は本実施の形態４に係る半導体集積回路１００Ｄが動作している一過程を説明するものであり、タイミングチャートの始点が当該半導体集積回路１００Ｄの動作開始点を示すものではない。
図９は実施の形態４の動作を示すタイミングチャートである。なお、以下の説明は本実施の形態４に係る半導体集積回路１００Ｄが動作している一過程を説明するものであり、タイミングチャートの始点が当該半導体集積回路１００Ｄの動作開始点を示すものではない。
図９において、ＣＬＫ２０２は、クロック供給端子３０１から入力されたクロック信号を、ＣＯＵＮＴＥＲは、カウンタ１２の出力値を、ＲＯＭ ＡＤＲ２１５は、アドレス生成回路１４が記憶回路１３へと出力するアドレス信号の内容を、ＲＯＭ ＤＡＴＡ２１４は、記憶回路１３が制御信号生成回路１１、及びアドレス生成回路１４へと出力する周期設定値を、ＣＬＫＣＮＴは、制御信号生成回路１１が出力する制御信号の内容をそれぞれ表す。
まず、アドレス生成回路１４は、記憶回路１３に対して、例えばアドレス信号 ０を出力する。記憶回路１３のアドレス０にＮという周期設定値が格納されている場合、記憶回路１３は、アドレス生成回路１４から出力されるアドレス信号０を受けて、周期設定値としてＮを制御信号生成回路１１、及びアドレス生成回路１４へと出力する。
制御信号生成回路１１は、記憶回路１３からの周期設定値Ｎの出力を受けて、制御信号出力期間としてＮを設定し、カウンタ１２から出力されるカウント値がＮ−１に達するまでＣＬＫＣＮＴに示すように制御信号０１を出力し続ける。したがって、制御信号のビットデータ０１が機能回路ブロック１０２を選択するものと設定してある場合は、カウント値がＮ−１に達するまで機能回路ブロック１０２のみその内部状態を変化させることができる。
その一方で、カウント値がＮに達すると、制御信号生成回路１１は制御信号の出力を以下に説明するように切り替える。
すなわち、前記記憶回路１３が出力したデータＮは、アドレス生成回路１４に対しても同時に出力されているため、アドレス生成回路１４はカウンタ１２から出力されるカウント値がＮに達すると新たなアドレス信号を生成し、例えば、新たなアドレス信号１を記憶回路１３に対して出力する。
記憶回路１３のアドレス１にＮ＋Ｍというデータが格納されている場合、記憶回路１３は、アドレス生成回路１４が新たに出力したアドレス信号１を受けて、周期設定値としてＮ＋Ｍを制御信号生成回路１１、及びアドレス生成回路１４へと出力する。
すなわち、前記記憶回路１３が出力したデータＮは、アドレス生成回路１４に対しても同時に出力されているため、アドレス生成回路１４はカウンタ１２から出力されるカウント値がＮに達すると新たなアドレス信号を生成し、例えば、新たなアドレス信号１を記憶回路１３に対して出力する。
記憶回路１３のアドレス１にＮ＋Ｍというデータが格納されている場合、記憶回路１３は、アドレス生成回路１４が新たに出力したアドレス信号１を受けて、周期設定値としてＮ＋Ｍを制御信号生成回路１１、及びアドレス生成回路１４へと出力する。
制御信号生成回路１１は、制御信号出力期間としてＮ＋Ｍを設定し、前記カウンタ１２から出力されるカウント値がＮ＋Ｍ−１に達するまで制御信号１０を出力し続ける。したがって、制御信号のビットデータ１０が機能回路ブロック１０３を選択するものと設定している場合は、カウント値がＮからＮ＋Ｍ−１に達するまで機能回路ブロック１０３のみその内部状態を変化させることができる。
その一方で、カウント値がＮ＋Ｍに達すると、制御信号生成回路１１は制御信号の出力を上記説明と同じように切り替える。
すなわち、前記記憶回路１３が出力したデータＮ＋Ｍは、アドレス生成回路１４に対しても同時に出力されているため、アドレス生成回路１４はカウンタ１２から出力されるカウント値がＮ＋Ｍに達すると新たなアドレス信号を生成し、例えば、新たなアドレス信号２を記憶回路１３に対して出力する。ここで、アドレス２に対応する周期設定値がＮ＋Ｍ＋Lであり、制御信号のビットデータ１１に対応する機能回路ブロックが機能回路ブロック１０４である場合は、カウンタ１２が出力するカウント値がＮ＋ＭからＮ＋Ｍ＋L−１に達するまで、機能回路ブロック１０４のみその内部状態を変化させることができる。
すなわち、前記記憶回路１３が出力したデータＮ＋Ｍは、アドレス生成回路１４に対しても同時に出力されているため、アドレス生成回路１４はカウンタ１２から出力されるカウント値がＮ＋Ｍに達すると新たなアドレス信号を生成し、例えば、新たなアドレス信号２を記憶回路１３に対して出力する。ここで、アドレス２に対応する周期設定値がＮ＋Ｍ＋Lであり、制御信号のビットデータ１１に対応する機能回路ブロックが機能回路ブロック１０４である場合は、カウンタ１２が出力するカウント値がＮ＋ＭからＮ＋Ｍ＋L−１に達するまで、機能回路ブロック１０４のみその内部状態を変化させることができる。
以上のような本実施の形態４の半導体集積回路１００Ｄを用いてＩＤＤＱテストを行えば、記憶回路１３に予め任意の周期設定値を記憶させておき、前記クロック供給選択回路１０が制御信号を出力する期間を、機能回路ブロック毎に可変制御することが可能となる。したがって例えば、複雑な回路にて構成された機能回路ブロックへのクロック供給時は、数多くの内部状態にて静止電源電流の測定を行いたいので周期設定値として大きな値を設定し、比較的簡単な回路構成をもつ機能回路ブロックへのクロック供給時には、複数の内部状態にて静止電源電流を測定する必要がないので、周期設定値として小さな値を設定する、などによって、クロック供給期間を機能回路ブロックごとに制御し、無駄な内部状態変化を削減することができ、ＩＤＤＱテスト時におけるトグル率の向上を図ることが可能となる。
なお、本実施の形態４においては、記憶回路１３に格納するデータが、制御信号生成回路１１が制御信号を出力する期間を表す周期設定値である場合について説明したが、前記クロック供給制御装置１０がどの機能回路ブロックを選択するかを表す信号ＣＬＫＣＮＴについても併せて前記記憶回路１３に格納し、当該信号を制御信号生成回路１１に対して周期設定値とともに出力させることにより、クロックを供給する機能回路ブロックの選択順序についても制御可能とすることができる。
（実施の形態５）
図１０は、本発明の実施の形態５における半導体集積回路１００Ｅの構成を示すブロック図である。図１０において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図１０において、１０５，１０６，１０７は被測定集積回路１０１を複数のスキャンチェーンに分割した際のスキャンチェーンブロックである。前記スキャンチェーンブロック１０５，１０６，１０７はスキャンイン経路２１６〜２１８を介して、スキャンイン端子３０７〜３０９に接続され、スキャンインデータを入力するとともに、スキャンアウト経路２１９〜２２１を介してスキャンアウト端子３１０〜３１２に接続され、スキャンアウトデータを外部出力する。また、スキャンシフトクロック経路２２２，２２３，２２４を介して前記クロック供給選択回路１０に接続され、内部クロック信号の供給を受ける。
図１０は、本発明の実施の形態５における半導体集積回路１００Ｅの構成を示すブロック図である。図１０において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図１０において、１０５，１０６，１０７は被測定集積回路１０１を複数のスキャンチェーンに分割した際のスキャンチェーンブロックである。前記スキャンチェーンブロック１０５，１０６，１０７はスキャンイン経路２１６〜２１８を介して、スキャンイン端子３０７〜３０９に接続され、スキャンインデータを入力するとともに、スキャンアウト経路２１９〜２２１を介してスキャンアウト端子３１０〜３１２に接続され、スキャンアウトデータを外部出力する。また、スキャンシフトクロック経路２２２，２２３，２２４を介して前記クロック供給選択回路１０に接続され、内部クロック信号の供給を受ける。
次に以上のように構成された半導体集積回路１００Ｅの動作、及び当該半導体集積回路１００Ｅを用いたＩＤＤＱテストの手順について説明する。
まず、実施の形態１において説明した手順により内部状態を変化させる機能回路ブロック（以下、本実施の形態５においてはスキャンチェーンブロックという）を選択する。例えば、スキャンチェーンブロック１０６を選択する。
まず、実施の形態１において説明した手順により内部状態を変化させる機能回路ブロック（以下、本実施の形態５においてはスキャンチェーンブロックという）を選択する。例えば、スキャンチェーンブロック１０６を選択する。
次に、前記選択された機能回路ブロック１０６に対して所定のスキャンデータを入力する。スキャンチェーンブロック１０６は、スキャンデータ、及びスキャンシフトクロックの供給を受けて、その内部のフリップフロップ回路を順次シフトさせ、スキャンチェーンブロックを構成する理論回路の内部状態を変化させていく。
当該半導体集積回路１００Ｅを用いてＩＤＤＱテストを行う場合は、上記説明のようにスキャンチェーンブロックの内部状態を変化させた後、予め定める測定ポイントにおける静止電源電流を電流検出回路５００により測定する。以下の手順については、先に説明した実施の形態１と同様であるため、その説明を省略する。
以上のように本実施の形態５の半導体集積回路１００Ｅによれば、各機能回路ブロックをスキャンチェーンとして構成しているため、機能回路ブロックの内部状態の変化は、入力するスキャンパターンにより容易に制御することができるようになる。このため、ファンクション動作により内部状態を変化させる場合に比べてトグル率の向上が容易となり、目標とするトグル率に到達するために必要な静止電源電流の測定回数を削減でき、ＩＤＤＱテストに要する時間の短縮を図ることが可能となる。
（実施の形態６）
図１１は、本発明の実施の形態６における半導体集積回路１００Ｆの構成を示すブロック図である。図１１において、図１０と同じ構成要素については同じ符号を用い、説明を省略する。
図１１において、スキャンチェーンブロック１０５は独立したスキャンイン端子３０７を備えており、スキャンチェーンブロック１０６，１０７はスキャンイン経路２２５を介して、スキャンイン端子３１３を共有している。
図１１は、本発明の実施の形態６における半導体集積回路１００Ｆの構成を示すブロック図である。図１１において、図１０と同じ構成要素については同じ符号を用い、説明を省略する。
図１１において、スキャンチェーンブロック１０５は独立したスキャンイン端子３０７を備えており、スキャンチェーンブロック１０６，１０７はスキャンイン経路２２５を介して、スキャンイン端子３１３を共有している。
本実施の形態６に係る半導体集積装置１００Ｆは、前記実施の形態５に記載の半導体集積装置１００Ｅにおいて各スキャンチェーン毎にスキャンイン端子を設けていたところを、スキャンイン端子を集約させたスキャンチェーンをも含む構成としている。その動作については実施の形態５と同様であるためその説明を省略する。
以上のような本実施の形態６の半導体集積回路１００Ｆによれば、複雑な組み合わせ回路からなるスキャンチェーンと比較的簡単な組み合わせ回路からなるスキャンチェーンとが混在する場合、複雑な組み合わせ回路からなるスキャンチェーンについては独立したスキャンデータを供給する一方で、比較的簡単な組み合わせ回路からなるスキャンチェーンについては、それぞれのスキャンチェーンに入力するスキャンデータを組み合わせたスキャンデータを作成し、集約したスキャンイン端子から入力することができるようになる。これにより、スキャンデータの長さを長大にすることなくスキャンイン端子の削減を図ることが可能となる。
なお、本実施の形態６においてはスキャンイン端子２本に集約したが、1本のスキャンイン端子に集約することも可能である。
なお、本実施の形態６においてはスキャンイン端子２本に集約したが、1本のスキャンイン端子に集約することも可能である。
（実施の形態７）
図１２は、本発明の実施の形態７における半導体集積回路１００Ｇの構成を示すブロック図である。図１２において、図１０と同じ構成要素については同じ符号を用い、説明を省略する。
図１２において、スキャンチェーンブロック１０５，１０６，１０７をそれぞれ構成するフリップフロップ回路の再後段から出力されるスキャンアウト信号は、ループバック経路２２７，２２８，２２９を介して、それぞれのスキャンチェーンブロックの初段のフリップフロップ回路のスキャンイン信号として帰還接続される。また、前記スキャンチェーンブロック１０５〜１０７はスキャンキャプチャ経路２２６を介して、キャプチャ信号入力端子３１４に接続されている。
図１２は、本発明の実施の形態７における半導体集積回路１００Ｇの構成を示すブロック図である。図１２において、図１０と同じ構成要素については同じ符号を用い、説明を省略する。
図１２において、スキャンチェーンブロック１０５，１０６，１０７をそれぞれ構成するフリップフロップ回路の再後段から出力されるスキャンアウト信号は、ループバック経路２２７，２２８，２２９を介して、それぞれのスキャンチェーンブロックの初段のフリップフロップ回路のスキャンイン信号として帰還接続される。また、前記スキャンチェーンブロック１０５〜１０７はスキャンキャプチャ経路２２６を介して、キャプチャ信号入力端子３１４に接続されている。
次に、以上のように構成された半導体集積回路１００Ｇの動作について説明する。
予め所定の定常状態に設定された前記スキャンチェーンブロック１０５，１０６，１０７を構成する各シフトレジスタは、クロック供給選択回路１０からクロックを供給されると、自身の信号を後段のフリップフロップにシフト、あるいは反転シフトを行い、最終段フリップフロップの出力信号は、それぞれのスキャンチェーンブロックの初段フリップフロップに帰還される。
予め所定の定常状態に設定された前記スキャンチェーンブロック１０５，１０６，１０７を構成する各シフトレジスタは、クロック供給選択回路１０からクロックを供給されると、自身の信号を後段のフリップフロップにシフト、あるいは反転シフトを行い、最終段フリップフロップの出力信号は、それぞれのスキャンチェーンブロックの初段フリップフロップに帰還される。
その際、外部からの入力無しでループシフト動作を行うのみでは、選択されたスキャンチェーンブロックのトグル率向上が困難である。このため、スキャンチェーンのシフトデータに変化を持たせトグル率の向上を図るため、キャプチャ信号入力端子３１４から所定のタイミングでキャプチャ信号を入力し、各フリップフロックにキャプチャ動作を行わせる。
上記のような本実施の形態７の半導体集積回路１００Ｇによれば、内部状態を変化させるための入力データを、スキャンチェーンとして構成されている機能回路ブロック自身で生成することとしたので、当該半導体集積回路１００Ｇを用いてＩＤＤＱテストを行えば、スキャンデータ信号作成のためのパターンジェネレータが不要になるとともに、スキャンイン、及びスキャンアウトに要する外部入力端子および外部出力端子の削減も可能となる。
なお、本実施の形態７においては、キャプチャ信号を外部端子３１４より入力したが、半導体集積回路内にカウンタ等を設けて、キャプチャ信号を内部生成させることで、更にキャプチャ信号入力端子３１４を削減することができる。
なお、本実施の形態７においては、キャプチャ信号を外部端子３１４より入力したが、半導体集積回路内にカウンタ等を設けて、キャプチャ信号を内部生成させることで、更にキャプチャ信号入力端子３１４を削減することができる。
（実施の形態８）
図１３は、本発明の実施の形態８における半導体集積回路１００Ｈの構成を示すブロック図である。図１３において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図１３において、１５は電源供給経路２００上に配置され、当該電源供給経路２００の経路上に流れる電流を検出する電流検出回路である。電流検出のタイミングを制御するトリガ信号を測定トリガ入力端子３１５から外部入力し、動作クロックとしてクロック供給端子３０１から入力されたクロック信号を、クロック供給選択回路１０を介さずにクロック供給経路２３０から取り込む。
図１３は、本発明の実施の形態８における半導体集積回路１００Ｈの構成を示すブロック図である。図１３において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図１３において、１５は電源供給経路２００上に配置され、当該電源供給経路２００の経路上に流れる電流を検出する電流検出回路である。電流検出のタイミングを制御するトリガ信号を測定トリガ入力端子３１５から外部入力し、動作クロックとしてクロック供給端子３０１から入力されたクロック信号を、クロック供給選択回路１０を介さずにクロック供給経路２３０から取り込む。
１６は電流検出回路１５が出力する測定結果と、基準信号入力端子３１７から入力された基準信号との比較を行うコンパレータであり、その比較結果を比較結果出力端子３１６へと外部出力する。
以上のように構成された半導体集積回路１００Ｈの動作について説明する。
電流検出回路１５は測定トリガ入力端子３１５から外部入力されるトリガ信号を受けると、当該トリガ信号の入力をきっかけとして電源供給経路２００上に流れる電流を所定のサイクル数測定し、当該計測結果をコンパレータ１６に対して出力する。
コンパレータ１６は、前記測定結果と基準信号入力端子３１７から入力された基準値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。ＩＤＤＱテストの際には、当該比較結果に基づき被検査半導体集積回路１００Ｈの良否判定が行われる。
電流検出回路１５は測定トリガ入力端子３１５から外部入力されるトリガ信号を受けると、当該トリガ信号の入力をきっかけとして電源供給経路２００上に流れる電流を所定のサイクル数測定し、当該計測結果をコンパレータ１６に対して出力する。
コンパレータ１６は、前記測定結果と基準信号入力端子３１７から入力された基準値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。ＩＤＤＱテストの際には、当該比較結果に基づき被検査半導体集積回路１００Ｈの良否判定が行われる。
以上のような本実施の形態８の半導体集積回路１００Ｈによれば、電源検出回路を外部に設置する場合に比べて、電源検出回路の接続により生じるインダクタンス成分の発生を抑えることができ、高速な静止電源電流の測定を行うことが可能となる。
また、電流検出回路の接続作業が不要となるため、ＭＣＭパッケージング後や基板実装後など、複数の集積回路が集約されており各集積回路毎に電流検出回路を接続することが困難な環境においても、ＩＤＤＱテストの実施が可能となる。
なお、本実施の形態においては、基準信号を基準信号入力端子３１７より入力しているが、基準信号を記憶回路に予め格納し、且つ当該記憶回路を半導体集積回路１００Ｈに内蔵させることによって、基準信号入力端子３１７の削減が可能となる。
なお、本実施の形態においては、基準信号を基準信号入力端子３１７より入力しているが、基準信号を記憶回路に予め格納し、且つ当該記憶回路を半導体集積回路１００Ｈに内蔵させることによって、基準信号入力端子３１７の削減が可能となる。
また、本実施の形態においては、測定トリガ信号を測定トリガ入力端子３１５より入力しているが、半導体集積回路内にカウンタ等を設けて、測定トリガ信号を内部生成させることで、測定トリガ信号入力端子３１５の削減が可能となる。
（実施の形態９）
図１４は、本発明の実施の形態９における半導体集積回路１００Ｉの構成を示すブロック図である。図１４において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１４において、１７は電流検出回路１５の検出結果の最大値と最小値との差分値を求め、当該差分値を電流検出回路１５の検出結果としてコンパレータ１６に出力する演算回路である。なお、演算回路１７は前記最大値と最小値とを記憶する記憶回路と、差分値を求めるための減算回路とを備えているが、図上にはいずれも描画していない。
図１４は、本発明の実施の形態９における半導体集積回路１００Ｉの構成を示すブロック図である。図１４において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１４において、１７は電流検出回路１５の検出結果の最大値と最小値との差分値を求め、当該差分値を電流検出回路１５の検出結果としてコンパレータ１６に出力する演算回路である。なお、演算回路１７は前記最大値と最小値とを記憶する記憶回路と、差分値を求めるための減算回路とを備えているが、図上にはいずれも描画していない。
以上のように構成された半導体集積回路１００Ｉの動作について説明する。
前記実施の形態８で説明した手順によって電流検出回路１５は静止電源電流を所定のサイクル数計測する。当該検出結果は検出結果処理回路１７に出力される。
前記実施の形態８で説明した手順によって電流検出回路１５は静止電源電流を所定のサイクル数計測する。当該検出結果は検出結果処理回路１７に出力される。
検出結果処理回路１７は、例えば、図４（ｄ）のような７サイクル分の静止電源電流の測定値が電流検出回路１５から出力された場合、第３サイクルにおける静止電源電流値を最大値と認識して記憶回路に格納し、第５サイクルにおける静止電源電流値を最小値と認識して記憶回路１３に格納するとともに、最大値と最小値の差分値を計算し当該差分結果をコンパレータ１６へ出力する。
コンパレータ１６は、前記差分値と所定の基準値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
コンパレータ１６は、前記差分値と所定の基準値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
以上のような本実施の形態９の半導体集積回路１００Ｉによれば、測定した静止電源電流の相対値に対してＩＤＤＱテストの良否判定基準を設けることができるようになる。このため、静止電源電流の測定値に占めるバックグラウンド電流の影響が大きく、静止電源電流の測定値そのものに対してＩＤＤＱテストの良否判定基準を設けることが困難な場合であっても、高精度なＩＤＤＱテストの実施が可能となる。
（実施の形態１０）
図１５は、本発明の実施の形態１０における半導体集積回路１００Ｊの構成を示すブロック図である。図１５において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１５において、１８は電源供給経路２００上に配置され、当該電源電流経路２００上に流れる電源電流の変化量を検出する電流変化量検出回路である。電流変化量検出回路１８は、電流変化量が所定値以下になったときに、電流検出回路１５が静止電源電流を測定することを許可する測定許可信号２３１を出力する。当該電流変化量検出回路１８は測定許可信号経路２３１を介して電流検出回路１５に接続される。
図１５は、本発明の実施の形態１０における半導体集積回路１００Ｊの構成を示すブロック図である。図１５において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１５において、１８は電源供給経路２００上に配置され、当該電源電流経路２００上に流れる電源電流の変化量を検出する電流変化量検出回路である。電流変化量検出回路１８は、電流変化量が所定値以下になったときに、電流検出回路１５が静止電源電流を測定することを許可する測定許可信号２３１を出力する。当該電流変化量検出回路１８は測定許可信号経路２３１を介して電流検出回路１５に接続される。
次に、以上のように構成された半導体集積回路１００Ｊの動作について図１６を用いて説明する。
図１６は実施の形態１０の動作を示すタイミングチャートである。ＣＬＫ２３０は、外部入力クロックを、電源電流は、電源供給経路２００上に流れる電流量を、電流変化量は、電源電流が示す電流の変化量を、測定許可信号２３１は、電流変化量検出回路１８が出力する測定許可信号の出力状況を、測定トリガ信号は、トリガ入力端子３１５から入力される測定トリガ信号の入力状況を、検出タイミングは電流検出回路１５の静止電源電流検出タイミングをそれぞれ表している。
図１６は実施の形態１０の動作を示すタイミングチャートである。ＣＬＫ２３０は、外部入力クロックを、電源電流は、電源供給経路２００上に流れる電流量を、電流変化量は、電源電流が示す電流の変化量を、測定許可信号２３１は、電流変化量検出回路１８が出力する測定許可信号の出力状況を、測定トリガ信号は、トリガ入力端子３１５から入力される測定トリガ信号の入力状況を、検出タイミングは電流検出回路１５の静止電源電流検出タイミングをそれぞれ表している。
まず、電流変化量検出回路１８は、電源供給経路２００を流れる電流の変化量を測定する。当該変化量が予め定めた基準値より小さくなると、半導体集積回路１００Ｊの内部状態が定常状態になったものとして、電流検出回路１５に対して測定許可信号２３１を出力する。
検出装置１５は前記測定トリガ入力端子３１５から入力された測定トリガ信号とともに測定許可信号２３１が入力されると、電源供給経路２００上を流れる電流を検出し、コンパレータ１６に対し検出結果を出力する。
コンパレータ１６は、前記検出結果の出力を受けて、基準信号入力端子３１７から入力された基準値と前記検出結果との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
コンパレータ１６は、前記検出結果の出力を受けて、基準信号入力端子３１７から入力された基準値と前記検出結果との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
次に、本実施の形態の半導体集積回路１００Ｊを用いてＩＤＤＱテストを行った際の効果を以下に説明する。
図１６の電源電流が示すように、電源供給経路２００を流れる電流は外部クロックの入力に従い、被測定集積回路１０１内のトランジスタのトグルによる貫通電流が瞬間的に発生し、その後、定常状態に落ち着く。静止電源電流はこの定常状態における電源電流を指すため、静止電源電流を測定するタイミングは定常状態に落ち着くまで十分待つ必要がある。
図１６の電源電流が示すように、電源供給経路２００を流れる電流は外部クロックの入力に従い、被測定集積回路１０１内のトランジスタのトグルによる貫通電流が瞬間的に発生し、その後、定常状態に落ち着く。静止電源電流はこの定常状態における電源電流を指すため、静止電源電流を測定するタイミングは定常状態に落ち着くまで十分待つ必要がある。
しかし、定常状態に落ち着くまでの時間は、検査条件やプロセス条件によってばらつきが発生するため、静止電源電流測定にあたっては余裕をもって測定トリガ信号を入力する必要がある。このため、トグル率を向上させるためのテストパターン、及び外部クロックの入力周波数は数１００Ｈｚから数１０ｋＨｚと非常に遅くする必要があり、テスト時間が非常に長くなる。
この点につき、本実施の形態１０の半導体集積回路１００Ｊを用いてＩＤＤＱテストを行えば、電流検出回路１５は、測定トリガ信号とともに、電源供給経路２００を流れる電流が定常状態になったことを示す測定許可信号２３１の出力を受けた時に静止電源電流の測定を開始するため、従来のように静止電源電流の測定に際して時間的な余裕をもって測定トリガ信号を入力する必要はなく、テストパターンの入力周波数も高く設定できるため、テスト時間の大幅な短縮が可能となる。
（実施の形態１１）
図１７は、本発明の実施の形態１１おける半導体集積回路１００Ｋの構成を示すブロック図である。図１７において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１７において、１９は電流検出回路１５の検出結果に対して温度補正を実施後、後段のコンパレータ１６へと補正結果を出力する温度補正回路であり、電流検出回路１５からコンパレータ１６への信号出力経路上に設置されている。
図１７は、本発明の実施の形態１１おける半導体集積回路１００Ｋの構成を示すブロック図である。図１７において、図１３と同じ構成要素については同じ符号を用い、説明を省略する。
図１７において、１９は電流検出回路１５の検出結果に対して温度補正を実施後、後段のコンパレータ１６へと補正結果を出力する温度補正回路であり、電流検出回路１５からコンパレータ１６への信号出力経路上に設置されている。
次に、以上のように構成された半導体集積回路１００Ｋの動作について説明する。
まず、電流検出回路１５は、前記実施の形態８において説明したように電源供給経路２００を流れる静止電源電流を所定サイクル数測定していく。
温度補正回路１９装置は、当該装置に内蔵する温度検出装置によって半導体集積回路１００Ｋの内部温度を測定し、当該測定温度に対応した温度補正係数に基き電流検出回路１５が出力した静止電源電流の測定結果に対して所定の補正を行い、当該補正値をコンパレータ１６へ出力する。なお、図上において温度検出装置は描画していない。
コンパレータ１６は、前記補正値の出力を受けて、基準信号入力端子３１７から入力された所定の基準値と当該補正値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
まず、電流検出回路１５は、前記実施の形態８において説明したように電源供給経路２００を流れる静止電源電流を所定サイクル数測定していく。
温度補正回路１９装置は、当該装置に内蔵する温度検出装置によって半導体集積回路１００Ｋの内部温度を測定し、当該測定温度に対応した温度補正係数に基き電流検出回路１５が出力した静止電源電流の測定結果に対して所定の補正を行い、当該補正値をコンパレータ１６へ出力する。なお、図上において温度検出装置は描画していない。
コンパレータ１６は、前記補正値の出力を受けて、基準信号入力端子３１７から入力された所定の基準値と当該補正値との比較を行い、比較結果を比較結果出力端子３１６に外部出力する。
以上のような本実施の形態１１の半導体集積回路１００Ｋによれば、以下に説明する効果を得ることができる。すなわち、静止電源電流の測定値は、静止電源電流を測定したときの半導体集積回路の内部温度によって大きく変化するといった特徴を有している。このため、ＩＤＤＱテストを実施するにあたっては半導体集積回路、及びその周辺の温度を考慮したうえで良否判定の判定基準値を設けなければ高精度なＩＤＤＱテストを行うことはできない。
この点につき、本実施の形態１１の半導体集積回路１００Ｋによれば、静止電源電流の測定値に対して適切な温度補正を行い、当該補正値に基づいてＩＤＤＱテストを行うことが可能となり、ＩＤＤＱテスト時の半導体集積回路の内部温度を考慮することなく判定基準を決定することができる。
なお、本実施の形態１１においては、所定の基準値を前記基準信号入力端子３１７より入力しているが、当該基準値を半導体集積回路に備える記憶回路に予め格納しておいてもよい。
なお、本実施の形態１１においては、所定の基準値を前記基準信号入力端子３１７より入力しているが、当該基準値を半導体集積回路に備える記憶回路に予め格納しておいてもよい。
本発明に係る半導体集積回路を用いることにより、高精度且つ迅速な故障検出ができるようになるため、動作の安定した半導体集積回路の提供が可能となり、ひいては半導体集積回路を利用した各種機器類の提供に際して、市場品質の確保を図ることが可能となる点において有用である。
１、２、３ 電源供給遮断回路
４ 遮断制御装置
５、６ 回路分離装置
１０ クロック供給選択回路
１１ 制御信号生成回路
１２ カウンタ
１３ 記憶回路
１４ アドレス生成回路
１５ 電流検出回路
１６ コンパレータ
１７ 検出結果処理回路
１８ 電流変化量検出回路
１９ 温度補正回路
１００、１００Ａ〜１００Ｋ 半導体集積回路
１０１ 被測定集積回路
１０２、１０３、１０４ 機能回路ブロック
１０５、１０６、１０７ スキャンチェーンブロック
２００ 電源供給経路
２０１ ＧＮＤ経路
２０２ クロック供給経路
２０３ データ入力経路
２０４、２０５、２０６ 制御経路
２０７、２０８、２０９ ブロック用クロック供給経路
２１０、２１１ クロック供給制御経路
２１２ クロック供給制御経路
２１３ カウンタ出力経路
２１４ データ信号経路
２１５ アドレス信号経路
２１６、２１７、２１８ スキャンイン経路
２１９、２２０、２２１ スキャンアウト経路
２２２、２２３、２２４ スキャンシフトクロック経路
２２５ スキャンイン経路
２２６ スキャンキャプチャ経路
２２７、２２８，２２９ ループバック経路
２３０ クロック供給経路
３００ データ入力端子
３０１ クロック供給端子
３０２ 外部電源端子
３０３ ＧＮＤ端子
３０４、３０５ クロック供給制御端子
３０６ クロック制御信号出力端子
３０７、３０８、３０９ スキャンイン端子
３１０、３１１、３１２ スキャンアウト端子
３１３ スキャンイン端子
３１４ キャプチャ信号入力端子
３１５ 測定トリガ入力端子
３１６ 比較結果出力端子
３１７ 基準信号入力端子
５００ 電流検出回路
４ 遮断制御装置
５、６ 回路分離装置
１０ クロック供給選択回路
１１ 制御信号生成回路
１２ カウンタ
１３ 記憶回路
１４ アドレス生成回路
１５ 電流検出回路
１６ コンパレータ
１７ 検出結果処理回路
１８ 電流変化量検出回路
１９ 温度補正回路
１００、１００Ａ〜１００Ｋ 半導体集積回路
１０１ 被測定集積回路
１０２、１０３、１０４ 機能回路ブロック
１０５、１０６、１０７ スキャンチェーンブロック
２００ 電源供給経路
２０１ ＧＮＤ経路
２０２ クロック供給経路
２０３ データ入力経路
２０４、２０５、２０６ 制御経路
２０７、２０８、２０９ ブロック用クロック供給経路
２１０、２１１ クロック供給制御経路
２１２ クロック供給制御経路
２１３ カウンタ出力経路
２１４ データ信号経路
２１５ アドレス信号経路
２１６、２１７、２１８ スキャンイン経路
２１９、２２０、２２１ スキャンアウト経路
２２２、２２３、２２４ スキャンシフトクロック経路
２２５ スキャンイン経路
２２６ スキャンキャプチャ経路
２２７、２２８，２２９ ループバック経路
２３０ クロック供給経路
３００ データ入力端子
３０１ クロック供給端子
３０２ 外部電源端子
３０３ ＧＮＤ端子
３０４、３０５ クロック供給制御端子
３０６ クロック制御信号出力端子
３０７、３０８、３０９ スキャンイン端子
３１０、３１１、３１２ スキャンアウト端子
３１３ スキャンイン端子
３１４ キャプチャ信号入力端子
３１５ 測定トリガ入力端子
３１６ 比較結果出力端子
３１７ 基準信号入力端子
５００ 電流検出回路
Claims (37)
- 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、
静止電源電流測定を実行する際に、前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路を備え、
前記複数の機能回路ブロックのうち当該選択された機能回路ブロックの内部状態のみが前記内部クロックによりトグル変化し、当該選択された機能回路ブロックの定常状態における静止電源電流のみを測定することが可能である、
ことを特徴とする半導体集積回路。 - 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、
外部端子から入力したクロック信号に同期して動作するカウンタと、
機能回路ブロックの選択を制御する制御信号の生成、及び出力を行い、前記カウンタからの出力を受けて、所定の周期毎に前記制御信号の出力内容を切り替える制御信号生成回路と、
前記制御信号の出力を受けて、前記複数の機能回路ブロックの中から機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、
前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、
当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、
前記コンパレータの比較結果を外部に出力する比較結果出力端子と、を備える、
ことを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路において、
記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と
前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンである、
ことを特徴とする半導体集積回路。 - 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、
前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、
前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、
当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、
前記コンパレータの比較結果を外部に出力する比較結果出力端子と、を備え、
前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンであり、
前記独立した複数のスキャンチェーンのうち、２つ以上のスキャンチェーンがスキャンイン端子を共有している、
ことを特徴とする半導体集積回路。 - 請求項５に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項５に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項１、５、７、８の何れかに記載の半導体集積回路において、
前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、
当該電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、
前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項９に記載の半導体集積回路において、
前記電流検出回路が静止電源電流を測定するタイミングを制御するトリガ信号を生成し、当該トリガ信号を前記電流検出回路に対して出力するカウンタをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項９に記載の半導体集積回路において、
前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項９に記載の半導体集積回路において、
前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、
当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項９に記載の半導体集積回路において、
前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項９に記載の半導体集積回路において、
半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備える、
ことを特徴とする半導体集積回路。 - 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路の静止電源電流を測定することにより、当該半導体集積回路の故障を検出する半導体集積回路の故障検出方法において、
静止電源電流測定を実行する際に、内部クロックを供給する機能回路ブロックを一つ以上選択し、
所定のデータ信号を印加することにより前記選択された機能回路ブロックのみ内部状態を変化させ、所定の内部状態における静止電源電流を測定し、
静止電源電流の測定値と所定の基準値との比較を行うことにより被検査半導体集積回路の良否判定を行い、
前記良否判定において被検査半導体集積回路の故障が検出されるか、あるいは予め定めた全ての機能回路ブロックが、内部クロックを供給する機能回路ブロックとして選択されて前記良否判定が行われるまで、前記機能回路ブロックの選択から被検査半導体集積回路の良否判定までの動作を行う、
ことを特徴とする半導体集積回路の故障検出方法。 - 請求項１５に記載の半導体集積回路の故障検出方法において、
前記被検査半導体集積回路の良否判定は、静止電源電流の測定値の最大値と最小値とを記憶し、
前記最大値と最小値との差分値を求め、
当該差分値と所定の基準値との比較を行うものである、
ことを特徴とする半導体集積回路の故障検出方法。 - 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、
前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、
前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路を備え、
前記電流検出回路が静止電源電流を測定するタイミングを制御するトリガ信号を生成し、当該トリガ信号を前記電流検出回路に対して出力するカウンタをさらに備る、
ことを特徴とする半導体集積回路。 - 請求項１７に記載の半導体集積回路において、
前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項１７に記載の半導体集積回路において、
記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、
前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項１７に記載の半導体集積回路において、
前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンである、
ことを特徴とする半導体集積回路。 - 請求項２０に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項２０に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項１７ないし請求項２２の何れかに記載の半導体集積回路において、
前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、
前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２３に記載の半導体集積回路において、
前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２３に記載の半導体集積回路において、
前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、
当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２３に記載の半導体集積回路において、
前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２３に記載の半導体集積回路において、
半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備える、
ことを特徴とする半導体集積回路。 - 内部クロック信号に同期して動作する複数の機能回路ブロックで構成された半導体集積回路において、
前記複数の機能回路ブロックのうち、外部端子から入力される制御信号に基づいて機能回路ブロックを一つ以上選択し、外部端子から入力したクロック信号を、当該選択された機能回路ブロックに対して内部クロックとして出力するクロック供給選択回路と、
前記複数の機能回路ブロックに電源を供給する電源供給経路を流れる静止電源電流を測定する電流検出回路と、
前記電源供給経路に流れる静止電源電流の変化量を計測し、当該変化量が所定の値以下に達したときに、前記電流検出回路が電流測定を行うことを許可する測定許可信号を、前記電流検出回路に対して出力する電流変化量検出回路を備える、
ことを特徴とする半導体集積回路。 - 請求項２８に記載の半導体集積回路において、
前記制御信号生成回路から出力される制御信号を、外部に出力する制御信号出力端子をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２８に記載の半導体集積回路において、
記憶回路が出力すべき周期設定値を指示するアドレス信号を生成し、当該アドレス信号を記憶回路に対して出力するアドレス生成回路と、
前記制御信号の出力周期として１つ以上の周期設定値を格納し、当該周期設定値のいずれかを前記アドレス信号に従って前記制御信号生成回路に対して出力する記憶回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項２８に記載の半導体集積回路において、
前記複数の機能回路ブロックは、それぞれが独立したスキャンチェーンである、
ことを特徴とする半導体集積回路。 - 請求項３１に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは外部から入力したキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項３１に記載の半導体集積回路において、
前記独立した複数のスキャンチェーンのそれぞれは、各スキャンチェーンを構成する最終段のフリップフロップのスキャンアウト端子が、当該スキャンチェーンの初段のスキャンイン端子へ帰還接続されており、各スキャンチェーンは半導体内部に備えるカウンタにより生成されたキャプチャ信号を受けてキャプチャ動作を行う、
ことを特徴とする半導体集積回路。 - 請求項２８ないし請求項３３の何れかに記載の半導体集積回路において、
前記電流検出回路の測定値と所定の基準値との比較を行うコンパレータと、
前記コンパレータの比較結果を外部に出力する比較結果出力端子とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項３４に記載の半導体集積回路において、
前記所定の基準値を格納し、当該基準値を前記コンパレータに対して出力する記憶回路をさらに備える、
ことを特徴とする半導体集積回路。 - 請求項３４に記載の半導体集積回路において、
前記電流検出回路が測定した測定値の最大値と最小値を記憶する記憶回路と、
当該記憶回路に格納された最大値と最小値の差分を計算し、当該差分値を前記電流検出回路の測定結果として前記コンパレータに対して出力する演算回路とをさらに備える、
ことを特徴とする半導体集積回路。 - 請求項３４に記載の半導体集積回路において、
半導体集積回路の内部温度を測定し、当該測定温度と所定の温度補正係数とに基いて前記電流検出回路の測定値に対して補正を行い、当該補正値を前記電流検出回路の測定結果として前記コンパレータに対して出力する温度補正回路をさらに備える、
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003380558A JP4557526B2 (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路及び半導体集積回路の故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003380558A JP4557526B2 (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路及び半導体集積回路の故障検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005140759A JP2005140759A (ja) | 2005-06-02 |
| JP4557526B2 true JP4557526B2 (ja) | 2010-10-06 |
Family
ID=34690201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003380558A Expired - Fee Related JP4557526B2 (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路及び半導体集積回路の故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4557526B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4630122B2 (ja) * | 2005-05-11 | 2011-02-09 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| DE102005039348B4 (de) | 2005-08-19 | 2015-02-19 | Infineon Technologies Ag | Halbleiter-Bauelement mit Test-Schnittstellen-Einrichtung |
| JP4522352B2 (ja) * | 2005-11-09 | 2010-08-11 | シャープ株式会社 | 回路検査方法及び回路検査システム |
| KR100870037B1 (ko) | 2006-10-26 | 2008-11-24 | 삼성전자주식회사 | 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치 |
| JP4917975B2 (ja) * | 2007-06-29 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 検査故障解析方法及び検査故障解析装置 |
| JP2009133762A (ja) * | 2007-11-30 | 2009-06-18 | Hitachi Ulsi Systems Co Ltd | 半導体装置およびその試験方法 |
| US8476917B2 (en) * | 2010-01-29 | 2013-07-02 | Freescale Semiconductor, Inc. | Quiescent current (IDDQ) indication and testing apparatus and methods |
| CN116482519B (zh) * | 2023-05-16 | 2024-01-23 | 苏州德机自动化科技有限公司 | 一种微集成电路的自测试管理系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021609A (ja) * | 1999-07-07 | 2001-01-26 | Mitsubishi Electric Corp | 半導体集積回路の検査方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0552899A (ja) * | 1991-08-23 | 1993-03-02 | Fujitsu Ltd | 半導体集積回路 |
| JPH05273298A (ja) * | 1992-03-25 | 1993-10-22 | Sharp Corp | 半導体集積回路装置及びそのテスト方法 |
| JPH0818008A (ja) * | 1994-06-28 | 1996-01-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3148576B2 (ja) * | 1995-06-30 | 2001-03-19 | シャープ株式会社 | 半導体集積回路のテスト回路及びテスト方法 |
| JPH09160684A (ja) * | 1995-12-11 | 1997-06-20 | Fuji Electric Co Ltd | 低消費電力デバイス |
| JPH11133101A (ja) * | 1997-10-24 | 1999-05-21 | Matsushita Electric Ind Co Ltd | 静止電源電流テスト回路 |
| JPH11160398A (ja) * | 1997-12-01 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2003
- 2003-11-10 JP JP2003380558A patent/JP4557526B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021609A (ja) * | 1999-07-07 | 2001-01-26 | Mitsubishi Electric Corp | 半導体集積回路の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005140759A (ja) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020153525A1 (en) | Semiconductor device with process monitor circuit and test method thereof | |
| JP4557526B2 (ja) | 半導体集積回路及び半導体集積回路の故障検出方法 | |
| US7010729B2 (en) | Timing generator and test apparatus | |
| US20050093561A1 (en) | Semiconductor integrated circuit testing device and method | |
| US20050174102A1 (en) | On-chip analysis & computation of transition behaviour of embedded nets in integrated circuits | |
| JP2006189336A (ja) | 半導体デバイス、試験装置、及び測定方法 | |
| US20100033204A1 (en) | Semiconductor inspection apparatus and semiconductor integrated circuit | |
| JP3613036B2 (ja) | 半導体検査装置および半導体検査方法 | |
| CN106896317B (zh) | 通过扫描测试的扫描链所执行的电路排错方法及电路排错系统 | |
| US20100164535A1 (en) | Semiconductor device and semiconductor testing method | |
| JP3202722B2 (ja) | クロック同期式回路用動作速度評価回路及び方法 | |
| US7694255B2 (en) | Variable delay circuit, recording medium, logic verification method and electronic device | |
| JP2003218216A (ja) | 半導体集積回路装置およびその使用方法 | |
| JP2012255693A (ja) | 半導体集積回路及びその制御方法 | |
| JP2001296334A (ja) | 集積回路および故障検出方法 | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JP2012007910A (ja) | 半導体集積回路装置 | |
| JP3088416B1 (ja) | 半導体装置のテスト方法 | |
| JPH11101852A (ja) | 可変遅延素子試験回路 | |
| JP2778556B2 (ja) | テストパタン選択システム | |
| JP2004040037A (ja) | 半導体集積回路の検査装置 | |
| JP5453981B2 (ja) | Ｌｓｉ、及びそのテストデータ設定方法 | |
| JP2005003628A (ja) | Ｌｓｉテスト回路およびそのテスト方法 | |
| JPH11133101A (ja) | 静止電源電流テスト回路 | |
| JPH11248797A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091009 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100622 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100720 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |