JP3202722B2

JP3202722B2 - クロック同期式回路用動作速度評価回路及び方法

Info

Publication number: JP3202722B2
Application number: JP07401299A
Authority: JP
Inventors: 忠之稲村
Original assignee: 山形日本電気株式会社
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2001-08-27
Anticipated expiration: 2019-03-18
Also published as: JP2000266819A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック同期式回
路の動作を計測するために用いられる評価回路及び方法
に関する。

【０００２】

【従来の技術】クロック同期式回路（単に、同期回路と
呼ばれることも多い）は、コンピュータをはじめとする
各種ディジタル機器を構成する回路として広く利用され
ている。そのため、このクロック同期式回路の動作速度
を正確に計測することは、極めて重要である。

【０００３】従来のクロック同期式回路の速度を評価す
る評価回路の回路図が図６に示されている。この図に示
されているように、半導体チップ３０の中に、測定対象
であるクロック同期式回路２１（以下、単に同期回路２
１と呼ぶ）と、従来の評価回路２２とが設けられてい
る。この従来の評価回路２２は出力データラッチ２３
と、入力クロックラッチ２９と、から構成されている。

【０００４】外部からのデータは、データ入力端子２４
を介して同期回路２１に供給される。このデータは、同
時に入力クロックラッチ２９にも供給される。同期回路
２１の出力信号は、出力データラッチ２３に出力され
る。

【０００５】また、同期回路２１の回路動作用クロック
は、回路動作用クロック入力端子２５を介して同期回路
２１に供給される。この回路動作用クロックは、同時に
入力クロックラッチ２９にも供給される。また、評価回
路２２の評価用クロックは、評価用クロック入力端子２
６を介して、入力クロックラッチ２９と出力データラッ
チ２３に供給される。

【０００６】また、出力データラッチ２３の出力信号
は、データ出力端子２７を介して外部に取り出される。
入力クロックラッチ２９の出力信号は、補正データ出力
端子２８を介して外部に取り出される。

【０００７】以下、動作を説明する。従来の評価回路２
２を用いて同期回路２１の評価動作を表すタイムチャー
トが図７、図８に示されている。

【０００８】図７には、回路動作用クロック入力端子２
５から入力された回路動作用クロックが同期回路２１に
到達するのに要する時間（ディレイ）を求める動作を表
すタイムチャートが示されている。

【０００９】まず、回路動作用クロック入力端子２５か
ら回路動作用クロック信号を入力する。図７に示す様
に、回路動作用クロック信号の立ち上がりタイミングは
固定しておく。次に、評価回路用クロック入力端子２６
から評価回路用クロック信号を入力する。評価回路用ク
ロック信号の立ち上がりタイミングは、最初は回路動作
用クロック信号と同一のタイミングに設定しておき、補
正データ出力端子２８から期待値通りのデータが出力さ
れるか否か検査する。期待値通りのデータが出力されて
いない場合には、評価回路用クロック信号の立ち上がり
タイミングを、徐々に未来方向にずらしていき、補正デ
ータ出力端子２８から期待値通りのデータが出力される
タイミングを探す。

【００１０】このようにして、補正データ出力端子２８
から期待値通りのデータが出力されるような評価回路動
作用クロック信号の立ち上がりタイミングと、同期回路
動作用クロック信号の立ち上がりタイミングの時間差の
最小値を求める。この最小の時間差が、入力された回路
動作用クロック信号が、回路動作用クロック入力端子２
５から同期回路２１に到達するまでのディレイｔ１とな
る。

【００１１】次に、図８には、同期回路２１の動作速度
を求める動作を表すタイムチャートが示されている。ま
ず、データ入力端子２４からデータを、回路動作用クロ
ック入力端子２５から回路動作用クロック信号を入力す
る。図８のタイムチャートに示されているように、デー
タと回路動作用クロック信号の立ち上がりタイミングは
固定しておく。そして、最初は評価回路用クロック信号
の立ち上がりタイミングをほぼ回路動作用クロック信号
の立ち上がりタイミングと同一に設定しておく。この状
態で、データ出力端子２７から期待値通りのデータが出
力されるか否か検査する。期待値通りのデータが出力さ
れていない場合には、評価回路用クロック信号の立ち上
がりタイミングを徐々に未来方向にずらしていき、デー
タ出力端子２７から期待値通りのデータが出力されるタ
イミングを探す。

【００１２】ここで探した回路動作用クロック信号の立
ち上がりタイミングと、評価回路用クロック信号の立ち
上がりタイミングの時間差の最小値ｔ２を求める。この
求めた最小の時間差ｔ２は、回路動作用クロック入力端
子２５から同期回路２１に到達するまでのディレイｔ１
と、同期回路２１の動作時間と、の和である。したがっ
て、この求めた最小の時間差ｔ２から、すでに測定した
回路動作用クロック信号のディレイｔ１を差し引いた値
が同期回路２１のスピードとなる。

【００１３】なお、特開平４−１１０６７７号公報に
は、ＩＣテストシステムが開示されている。同号公報に
記載されているＩＣテストシステムは、ＩＣの１個の出
力ピンに対して複数のコンパレータを接続し、そのＩＣ
の動作速度の分類を迅速に行うことができる装置が示さ
れている。

【００１４】また、特開平９−１２１１４７号公報に
は、タイミング信号発生回路が示されている。同号公報
に記載されているタイミング信号発生回路は、遅延回路
のタップにサンプル・ホールド回路を設けることによっ
て、基準クロック信号より早い位相タイミングを有する
信号を短いセットアップ時間で供給しうる回路が示され
ている。

【００１５】また、特開平９−２２３３９６号公報に
は、半導体記憶装置が示されている。同号公報に記載さ
れている半導体記憶装置は、同期型半導体記憶装置の出
力ラッチに関して改良したものである。この出力ラッチ
のラッチタイミングを調整する回路を設けて、高速動作
時にも、誤動作を生じない同期型半導体記憶装置が提供
できると同号公報には記載されている。

【００１６】さらに、特開平６−１１８１２２号公報に
は、遅延時間測定回路が示されている。同号公報に記載
されている遅延時間測定回路は、被測定回路の動作を測
定するためのクロック信号を遅延させる遅延回路と、こ
の遅延回路の遅延時間を制御する電圧によって発信する
ＶＣＯを備えている。このような構成により、ＶＣＯの
発信周波数によって、被測定回路の動作速度が測定でき
ると同号公報には記載されている。

【００１７】

【発明が解決しようとする課題】さて、近年、拡散プロ
セスの進歩によって、半導体装置の動作速度は急激に向
上している。その結果、０．２５ミクロンのプロセスを
使用した半導体装置においては、３００ＭＨｚ以上の動
作クロック周波数で動作する高速な同期回路も発表され
ている。このような高速な半導体装置のスピードを高精
度に評価・計測するためには、その評価（測定）装置に
は、０．１ｎｓ程度の計測精度が要求される。

【００１８】しかし、従来のテスターは、一般に１００
ＭＨｚ〜２００ＭＨｚ程度の速度でしか動作しない。し
たがって、評価用クロックや回路動作用クロック信号の
タイミングをずらすステップ幅は、１ｎｓ程度となって
しまう。そのため、上述した従来の半導体装置に内蔵さ
れていた評価回路を用いていたのでは、十分に高精度な
測定を行うことが困難であった。

【００１９】さらに、上述した従来の評価回路を利用し
た測定動作においては、評価回路２２と、同期回路２１
とに供給されるクロック信号の入力端子は異なるもので
ある。そのため、それらの端子間のタイミング誤差が生
じるおそれがある。上述したような動作速度が１００Ｍ
Ｈｚ〜２００ＭＨｚ程度のテスターにおいては、端子間
のタイミング誤差が１ｎｓ程度存在する。したがって、
半導体装置に内蔵される従来の評価回路を用いた測定で
は、十分に高精度な測定を行うことが一層困難であっ
た。

【００２０】本発明は、上記課題に鑑みなされたもので
あり、その目的は、評価対象であるクロック同期式回路
と同一のチップ上に設けられた評価回路であって、外部
のテスター等の評価措置の評価可能な動作速度より高速
なクロック同期式回路の動作速度を測定しうる評価回路
及び方法を提供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載のクロック同期式回路用動作
速度評価回路は、同期回路の動作速度を計測するための
評価回路において、複数の遅延手段を直列に複数個接続
したディレイラインと、このディレイライン中の各遅延
手段の出力信号のうち、いずれかを選択するクロックセ
レクタとを備え、前記同期回路の動作クロック信号を遅
延させるとともに、その遅延時間を変更可能な可変遅延
回路と、この可変遅延回路における前記遅延手段の一段
分の遅延時間を測定する手段と、前記可変遅延回路が出
力する遅延された動作クロック信号で規定されるタイミ
ングで、前記同期回路の出力信号をラッチし、出力する
ラッチ回路とを含む構成としてある。このような構成に
よれば、可変遅延回路の遅延時間で同期回路の動作速度
を計測することができる。

【００２２】また、このような構成によれば、クロック
セレクタがどの出力信号を選択するかによって、遅延時
間を容易に調整することができる。

【００２３】また、請求項２記載のクロック同期式回路
用動作速度評価回路は、同期回路の動作速度を計測する
ための評価回路において、複数の遅延手段を直列に複数
個接続したディレイラインと、前記遅延手段の一段分の
遅延時間を測定する手段と、前記同期回路の動作クロッ
ク信号の入力端子、または、前記ディレイライン中の各
遅延手段の出力端子のいずれか、を選択するクロックセ
レクタと、前記クロックセレクタが出力する遅延された
動作クロック信号で規定されるタイミングで、前記同期
回路の出力信号をラッチし、出力するラッチ回路と、を
含む構成としてある。

【００２４】このような構成によれば、クロックセレク
タが、可変遅延回路を通過しない動作クロック信号を選
択可能であるため、可変遅延回路を含まないクロックセ
レクタ及びラッチ回路自身の遅延時間を測定することが
できる。したがって、より一層同期回路の動作速度を正
確に求めることができる。

【００２５】また、請求項３記載のクロック同期式回路
用動作速度評価回路は、前記遅延手段が、バッファから
構成されている。このような構成によれば、単なるバッ
ファで遅延手段を構成するので、容易に遅延手段を形成
することができるとともに、その遅延時間を短くするこ
とができる。その結果、その遅延手段の遅延時間を単位
として同期回路の動作速度を計測すれば、一層正確に同
期回路の動作速度を計測可能である。

【００２６】また、請求項４記載のクロック同期式回路
用動作速度評価回路は、前記バッファが、前記バッファ
の製造に適用されている半導体プロセスにおいて製造可
能な最も高速なバッファである構成としてある。このよ
うな構成によれば、高速なバッファによって遅延手段の
遅延時間をより短くすることができる。その結果、より
正確な同期回路の動作速度の計測が可能となる。

【００２７】また、請求項５記載のクロック同期式回路
用動作速度評価回路によれば、前記評価回路が、前記同
期回路と同一チップ上に配置されている構成としてあ
る。したがって、同期回路と評価回路とを同一の半導体
プロセスで製造でき、どうか位階路の動作速度を計測す
るのに十分な速度を有する可変遅延回路を構成できる。
その結果、同期回路の動作速度を一層正確に計測可能で
ある。

【００２８】また、請求項６記載のクロック同期式回路
用動作速度評価方法は、同期回路の動作速度を計測する
評価方法において、前記同期回路の動作クロック信号を
遅延させる、直列に接続された複数個の遅延部のうち一
段分の遅延部における遅延時間を測定し、かつ、前記遅
延部が出力する遅延された動作クロック信号で規定され
るタイミングを求め、このタイミングで前記同期回路の
出力信号をラッチするとともに、ラッチした状態のうち
前記遅延部の最も小さい段数を求め、この段数に前記遅
延時間を乗じることによって前記同期回路の動作時間を
求める方法としてある。このような方法によっても、同
期回の動作速度を容易かつ正確に計測することができ
る。

【００２９】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を用いて説明する。［第一実施形態］図１には、本発明の好適な第一実施形態にかかる評価回
路を説明する回路図が示されている。

【００３０】この図に示されているように、半導体チッ
プ１０上には、測定対象である同期回路１と、本実施の
形態にかかる評価回路２とが設けられている。評価回路
２は、ディレイライン９と、クロックセレクタ８と、出
力データラッチ８とから構成されている。ディレイライ
ン９は、図に示されているように、複数のバッファ等を
直列に接続した回路であり、各バッファの出力信号は、
クロックセレクタ８に供給されている。

【００３１】クロックセレクタ８は、ディレイライン９
に含まれる複数のバッファ中からいずれか１個のバッフ
ァの出力信号を選択し、出力する。このようなディレイ
ライン９とクロックセレクタ８との組み合わせによっ
て、遅延時間が可変な可変遅延時間回路を構成している
のである。

【００３２】出力データラッチ３は、同期回路１の出力
信号をラッチし、出力する。このラッチタイミングはク
ロックセレクタ８が出力するクロック信号のタイミング
で規定される。

【００３３】半導体チップ１０にはデータ入力端子４が
設けられており、このデータ入力端子４を介してデータ
が同期回路１に供給される。また、半導体チップ１０に
はクロック入力端子５が設けられており、このクロック
入力端子５を介して、外部からクロック信号が同期回路
１及びディレイライン９に供給されている。

【００３４】さらに、半導体チップ１０には、クロック
セレクタ切り替え端子１１が設けられている。外部か
ら、このクロック切り替え端子１１を介してクロックセ
レクタ８に切り替え信号を供給することによって、クロ
ックセレクタ８がどのバッファの出力信号を選択するか
を制御することができる。換言すれば、クロック切り替
え端子１１を介して切り替え信号を入力することによっ
て、ディレイライン９及びクロックセレクタ８から構成
される可変遅延回路のディレイ時間を制御することがで
きる。

【００３５】また、半導体チップ１０には、データ出力
端子６が設けられており、このデータ出力端子６を介し
て、出力データラッチ３の出力信号が外部に取り出され
る。半導体チップ１０には、クロックスルー端子７も設
けられている。このクロックスルー端子７を介して、ク
ロックセレクタ８の出力信号を外部に取り出すことがで
きる。

【００３６】以下、本第一実施形態にかかる評価回路２
を用いた同期回路１の動作速度の計測動作について、図
２及び図３に示されているタイムチャートを用いて説明
する。まず、クロックセレクタ切り替え端子１１から、
ディレイライン９の最終段のバッファを選択するように
切り替え信号を供給する。すると、クロックセレクタ８
は、ディレイライン９の最終段のバッファの出力信号を
選択し、出力する。

【００３７】この状態から、図２のタイムチャートに示
すように、クロック信号をクロック入力端子５を介して
入力する。すると、同図に示すように、ディレイライン
９のすべてのバッファを通過した時間だけ遅延したクロ
ック信号が、クロックセレクタ８及びクロックスルー出
力端子７を介して外部に出力される。

【００３８】図２に示すように、クロック入力端子５に
おけるクロック信号と、クロックスルー端子７における
クロック信号とは、ディレイライン全段文のディレイ時
間だけ時間差が生じている。したがって、この時間を、
ディレイライン９の段数で除算すれば、ディレイライン
９を構成するバッファ１段あたりのディレイ（遅延時
間）が算出される。

【００３９】次に、同期回路１の動作速度を求める。ま
ず、データ入力端子４からデータを同期回路１に入力す
る。さらに、クロック入力端子５から、クロック信号を
入力する。すると、同期回路１は、クロック信号に同期
して動作を開始し、ある時間が経過した後に、所望の出
力データを、出力データラッチ３に対して出力する。こ
こで、ある時間とは、同期回路１における動作時間であ
る。出力データラッチ３が所望の正しいデータを受け取
ったタイミングを求めれば、この動作時間、すなわち動
作速度を求めることができる。

【００４０】図３のタイムチャートに示すように、デー
タ入力端子４からデータを同期回路１に入力し、引き続
いて、クロック入力端子５からクロック信号を入力す
る。すると、上述したように、同期回路１の動作時間経
過後に正しい所望のデータが出力データラッチ３に対し
て出力される。したがって、クロックセレクタ８から出
力される遅延されたクロック信号の遅延時間が上記動作
時間より長ければ、出力データラッチ３は、正しいデー
タが出力された後にこの正しいデータをラッチすること
ができる。

【００４１】一方、クロックセレクタ８から出力される
遅延されたクロック信号の遅延時間が上記動作時間より
短ければ、出力データラッチ３は、正しいデータが同期
回路１から出力される前にデータをラッチしてしまうの
で、そのラッチ・出力するデータは一般に正しい所望の
データではなくなる。

【００４２】さて、遅延時間は、クロックセレクタ８が
選択するバッファの段数から知ることができる。既に、
図２で説明した検査によって、ディレイライン９のバッ
ファ１段あたりの遅延時間は判明している。したがっ
て、クロックセレクタ８が選択するバッファの段数を調
整し、正しいデータが出力データラッチ３においてラッ
チされる状態のうち、最も小さい段数を求め、その段数
に上記１段あたりの遅延時間を乗じれば、その値が同期
回路１の動作時間と等しくなる。以上のような手法によ
って、同期回路１の動作時間を、バッファ１段あたりの
遅延時間を単位として求めることができる。

【００４３】本第一実施形態において特徴的なことは、
同期回路１と同一の半導体チップ１０上に設けたディレ
イライン９に含まれるバッファの段数に基づいて、同期
回路１の動作速度を求めたことである。このような手法
によって、外部のテスターは高速な動作を要求されるこ
とがない。なお、データの供給や、クロック信号の供給
は、従来と同様のテスターによって行われる。また、出
力データラッチ３の出力データの検査も従来と同様のテ
スターによって行われる。

【００４４】このように、本第一実施形態によれば、従
来のテスターを用いつつ、そのテスターの動作速度より
高速な動作速度を有する同期回路の評価を行うことがで
きる。

【００４５】さらに、本第一実施形態によれば、より正
確な動作速度の計測が可能である。同期回路１とディレ
イライン９とを同一の半導体チップ１０上に設ければ、
同期回路１と評価回路２とは同じプロセスで製造され
る。その結果、評価回路２のディレイライン９は、その
プロセスで製造可能な最も高速なバッファで構成するこ
とができる。したがって、同期回路１を評価するのに十
分小さい遅延時間を実現することができ、同期回路１の
動作速度を十分高精度に計測することができる。なお、
例えば０．２５ミクロンクラスでのバッファ１段文のデ
ィレイ（遅延時間）は、約５０〜１００ｐｓである。

【００４６】また、同期回路１と評価回路２とが同一の
クロック信号で動作するため、いわゆる端子間スキュー
による測定誤差を排除して測定を行うことができる。

【００４７】なお、上述した特開平６−１１８１２２号
公報に記載の発明は、本発明と目的を一部共通とする
が、以下のように構成に顕著な相違点がある。

【００４８】本発明では、いわば評価用ディレイライン
の段数をサーチし、期待値と一致する最小段数を測定し
ている。そして、その段数にあらかじめ測定した１段あ
たりのディレイを乗することによって、対象となる評価
回路の遅延を求めている。

【００４９】これに対して、同号公報では、ディレイラ
インの段数は不変であり、ディレイラインが動作する電
圧を制御してディレイを変化させ、期待値と一致する最
小の位相差を測定し、評価回路の遅延を求めている。こ
の際位相差の測定のために、ＶＣＯが必要である。測定
誤差を最小にするためには、ＶＣＯ（電圧制御発信回
路）は、基本的に評価用ディレイラインと同一の構成と
する必要があり、さらに、ＶＣＯ、評価用ディレイライ
ン共に評価回路の近傍に配置する必要がある。

【００５０】さて、同号公報では、評価回路の近傍に評
価用ディレイラインとＶＣＯという、別個に動作する２
つのディレイラインを配置しなければならない。そのた
め電源にノイズが発生するおそれがあり、評価回路の遅
延を正確に測定することが困難である場合も想定され
る。また、ディレイラインを２個も配置する必要があ
り、さらに、上記ノイズの対策もしなければならないた
め、測定回路の配置に必要な面積が大になる可能性があ
る。

【００５１】さらに、実際に評価回路の遅延を測定する
場合に、通常の使用条件（これをＴＹＰと呼ぶ）の他に
半導体装置全体に供給する電源電圧と温度を変化させ、
最も速い条件（これをＢＥＳＴと呼ぶ）と、最も遅い条
件（これをＷＯＲＳＴと呼ぶ）をも測定する。

【００５２】ＷＯＲＳＴで測定する場合には、半導体装
置に供給する電圧を下げる。したがって、ＤＣＩＮから
の信号で、ＶＣＯや評価用ディレイラインに供給する電
圧を制御した場合に、ＶＣＯや評価用ディレイラインが
電圧不足で動作しなくなる可能性がある。

【００５３】また、評価回路の前後のＦＦ（フリップフ
ロップ）にクロックを供給するディレイ段数が固定であ
るが、この段数は上記ＴＹＰを想定して決定するものと
思われる。これは、同号公報の明細書の例では１２段で
ある。このようにして段数を決定すると、ＢＥＳＴで測
定する場合、評価回路の遅延が、１２段分のディレイよ
り小さくなり、測定できない可能性がある。逆にＷＯＲ
ＳＴで測定する場合には、評価回路の遅延が１２段分の
ディレイより大きくなる可能性があり、ディレイライン
を最も遅くしても測定できないおそれがある。

【００５４】［第二実施形態］図４には、本発明の他の好適な実施形態にかかる評価回
路２の回路図が示されている。上述した第一実施形態に
おいては、クロックセレクタ８の機能は、ディレイライ
ン９の出力の選択のみであった。そのため、クロック入
力端子５から入力されたクロック信号は必ずディレイラ
イン９を通過してからクロックセレクタ８に入力してい
る。

【００５５】これに対して、本第二実施形態において
は、クロックセレクタ８が、クロック入力端子５も選択
できるように構成してある。換言すれば、クロック入力
端子５は、ディレイライン９だけでなく、クロックセレ
クタ８にも直接接続されているのである。

【００５６】このような構成を採用することで、ディレ
イライン９以外の回路部分にかかるディレイ（遅延時
間）を測定することができ、より正確な同期回路１の動
作速度を計測することができる。

【００５７】具体的な計測手法を説明する。本第二実施
形態においても、第１実施形態と同様に、ディレイライ
ン９全段分のディレイタイムをまず最初に求める（上記
図２参照）。

【００５８】次に、クロックセレクタ８を切り替えて、
クロック入力端子５を選択させる。この選択は、切り替
え信号をクロックセレクタ切り替え端子１１から入力す
ることによって行わせる。そして、クロック入力端子５
におけるクロック信号が立ち上がってから、クロックス
ルー出力端子７におけるクロック信号が立ち上がるまで
の時間差を求める。この時間差を説明するタイムチャー
トが図５に示されている。この時間差は、外部のテスタ
ーによって求める。

【００５９】さて、この求めた時間差は、クロック入力
端子５からクロックセレクタ８間での伝達遅延時間と、
クロックセレクタ８の内部遅延時間と、クロックセレク
タ８からクロックスルー出力端子７までの伝達遅延時間
と、の３個の遅延時間を合計した計測系の遅延時間を意
味する。

【００６０】上記図２の手法で求めたディレイライン９
の全段分のディレイには、正確にはこの計測系の遅延時
間を含んだ値であった。したがって、本第２実施形態に
おいては、図４の手法で求めたディレイライン９の全段
分のディレイから、この計測系の遅延時間を減算し、よ
り正確なディレイライン９の全段分のディレイを求める
ことができる。

【００６１】その結果、本第二実施形態によれば、バッ
ファ１段あたりのディレイをより正確に求めることがで
きるため、より正確に同期回路１の動作速度を計測する
ことが可能である。なお、上記図３で説明した、同期回
路１の動作時間の計測処理自体は、本第二実施形態で
も、全く同様である。

【００６２】

【発明の効果】以上述べたように本発明によれば、半導
体の動作速度を計測するテスターより高速に動作する同
期回路の動作速度を評価可能である。本発明において
は、同期回路の動作速度を可変遅延回路の遅延時間に基
づき計測しているため、その可変遅延回路の遅延時間の
設定可能なステップ幅の精度で、動作速度を計測するこ
とができる。

【００６３】特に、遅延手段を複数個接続して、そのう
ち、いずれかの遅延手段の出力信号を選択するクロック
セレクタを備えれば、各遅延手段の遅延時間を単位とし
て同期回路の動作速度を測定可能である。

【００６４】また、評価回路が同期回路と同一の半導体
チップ上に設けられていれば、評価回路中の遅延手段
は、同期回路と同程度の速度で動作可能であり、十分に
小さい時間を単位として同期回路の動作速度を計測可能
である。

【図面の簡単な説明】

【図１】本第一実施形態にかかる評価回路を説明する回
路図である。

【図２】第一実施形態における計測動作を説明するタイ
ムチャートである。

【図３】第一実施形態における計測動作を説明する他の
タイムチャートである。

【図４】本第二実施形態にかかる評価回路を説明する回
路図である。

【図５】第二実施形態における計測動作を説明するタイ
ムチャートである。

【図６】従来の同期回路の速度を評価する評価回路を含
む回路図である。

【図７】従来の評価回路を用いて、同期回路を評価する
動作を表すタイムチャートである。

【図８】従来の評価回路を用いて、同期回路を評価する
動作を表す他のタイムチャートである。

【符号の説明】

１同期回路２評価回路３出力データラッチ４データ入力端子５クロック入力端子６データ出力端子７クロックスルー端子８クロックセレクタ９ディレイライン１０半導体チップ１１クロックセレクタ切り替え端子２１同期回路２２評価回路２３出力データラッチ２４データ入力端子２５回路動作用クロック入力端子２６評価用クロック入力端子２７データ出力端子２８補正データ出力端子２９入力クロックラッチ３０半導体チップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】同期回路の動作速度を計測するための評
価回路において、複数の遅延手段を直列に複数個接続し
たディレイラインと、このディレイライン中の各遅延手
段の出力信号のうち、いずれかを選択するクロックセレ
クタとを備え、前記同期回路の動作クロック信号を遅延
させるとともに、その遅延時間を変更可能な可変遅延回
路と、この可変遅延回路における前記遅延手段の一段分の遅延
時間を測定する手段と、前記可変遅延回路が出力する遅延された動作クロック信
号で規定されるタイミングで、前記同期回路の出力信号
をラッチし、出力するラッチ回路と、を含むことを特徴とするクロック同期式回路用動作速度
評価回路。
【請求項２】同期回路の動作速度を計測するための評
価回路において、複数の遅延手段を直列に複数個接続したディレイライン
と、前記遅延手段の一段分の遅延時間を測定する手段と、前記同期回路の動作クロック信号の入力端子、または、
前記ディレイライン中の各遅延手段の出力端子のいずれ
か、を選択するクロックセレクタと、前記クロックセレクタが出力する遅延された動作クロッ
ク信号で規定されるタイミングで、前記同期回路の出力
信号をラッチし、出力するラッチ回路と、を含むことを特徴とするクロック同期式回路用動作速度
評価回路。
【請求項３】前記遅延手段は、バッファから構成され
ていることを特徴とする請求項１または２記載のクロッ
ク同期式回路用動作速度評価回路。
【請求項４】前記バッファは、前記バッファの製造に
適用されている半導体プロセスにおいて製造可能な最も
高速なバッファであることを特徴とする請求項３記載の
クロック同期式回路用動作速度評価回路。
【請求項５】前記評価回路は、前記同期回路と同一チップ上に配置されていることを特
徴とする請求項１〜４のいずれかに記載のクロック同期
式回路用動作速度評価回路。
【請求項６】同期回路の動作速度を計測する評価方法
において、前記同期回路の動作クロック信号を遅延させる、直列に
接続された複数個の遅延部のうち一段分の遅延部におけ
る遅延時間を測定し、かつ、前記遅延部が出力する遅延された動作クロック信
号で規定されるタイミングを求め、このタイミングで前記同期回路の出力信号をラッチする
とともに、ラッチした状態のうち前記遅延部の最も小さ
い段数を求め、この段数に前記遅延時間を乗じることによって前記同期
回路の動作時間を求めることを特徴としたクロック同期
式回路用動作速度評価方法。