JPH11174125A - 半導体テスト回路 - Google Patents
半導体テスト回路Info
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- JPH11174125A JPH11174125A JP9345065A JP34506597A JPH11174125A JP H11174125 A JPH11174125 A JP H11174125A JP 9345065 A JP9345065 A JP 9345065A JP 34506597 A JP34506597 A JP 34506597A JP H11174125 A JPH11174125 A JP H11174125A
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- clock
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Abstract
(57)【要約】
【課題】 クロック生成部を含んだ半導体装置におい
て、テスト回路によって実動作周波数で動作させた場合
の機能検査を擬似的に実施することができる半導体テス
ト回路を提供する。 【解決手段】 クロックに応じてテストデータを生成す
るテストデータ生成部２と、クロックに応じてテストデ
ータに対するラッチ動作を行うフリップフロップ４の出
力を入力として受け所定の出力を導出する第１のパス
と、遅延回路３によって第１のパスの出力より遅延した
出力を導出する第２のパスと、クロックに応じて第１お
よび第２のパスからの入力に対するラッチ動作を行うフ
リップフロップ４ａ，４ｂとを備え、フリップフロップ
４ａ，４ｂの出力を比較して動作確認を行うようにし
た。
て、テスト回路によって実動作周波数で動作させた場合
の機能検査を擬似的に実施することができる半導体テス
ト回路を提供する。 【解決手段】 クロックに応じてテストデータを生成す
るテストデータ生成部２と、クロックに応じてテストデ
ータに対するラッチ動作を行うフリップフロップ４の出
力を入力として受け所定の出力を導出する第１のパス
と、遅延回路３によって第１のパスの出力より遅延した
出力を導出する第２のパスと、クロックに応じて第１お
よび第２のパスからの入力に対するラッチ動作を行うフ
リップフロップ４ａ，４ｂとを備え、フリップフロップ
４ａ，４ｂの出力を比較して動作確認を行うようにし
た。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬなどによ
るクロック生成部を含む半導体装置のテスト回路に関す
るものである。
るクロック生成部を含む半導体装置のテスト回路に関す
るものである。
【０００２】
【従来の技術】従来、ＰＬＬによるクロック生成部を含
む半導体装置のテストでは、内部で発生するクロックの
代わりにテスタから動作クロックを与え、論理回路など
の機能検査をしていた。しかし、内部動作周波数が高い
半導体装置になると、量産時のテスタで同等の動作クロ
ックを供給することが困難となる場合がある。
む半導体装置のテストでは、内部で発生するクロックの
代わりにテスタから動作クロックを与え、論理回路など
の機能検査をしていた。しかし、内部動作周波数が高い
半導体装置になると、量産時のテスタで同等の動作クロ
ックを供給することが困難となる場合がある。
【０００３】その結果、内部のクロックと比べ低い周波
数の動作クロックをテスタから与え機能検査を行うこと
を余儀なくされ、実動作周波数での動作確認が全くでき
ない欠点があった。
数の動作クロックをテスタから与え機能検査を行うこと
を余儀なくされ、実動作周波数での動作確認が全くでき
ない欠点があった。
【０００４】従来のクロック生成部を含んだ半導体装置
のテスト回路の概念図を、図１１に示す。クロック生成
部を含む半導体装置の機能動作検査は、通常、図１１に
示すようにテスタから動作クロックを半導体装置に与え
て動作テストを行っている。しかし、内部生成する動作
周波数が高い半導体装置では、量産時のテスタの能力に
よっては、高い周波数の動作クロックを供給することが
困難となる場合が多い。その結果、内部のクロックと比
べ低い周波数であるテスタからの動作クロックでの機能
確認を余儀なくされ、実動作での機能確認ができない。
のテスト回路の概念図を、図１１に示す。クロック生成
部を含む半導体装置の機能動作検査は、通常、図１１に
示すようにテスタから動作クロックを半導体装置に与え
て動作テストを行っている。しかし、内部生成する動作
周波数が高い半導体装置では、量産時のテスタの能力に
よっては、高い周波数の動作クロックを供給することが
困難となる場合が多い。その結果、内部のクロックと比
べ低い周波数であるテスタからの動作クロックでの機能
確認を余儀なくされ、実動作での機能確認ができない。
【０００５】
【発明が解決しようとする課題】この発明は、クロック
生成部を含んだ半導体装置において、テスト回路によっ
て実動作周波数で動作させた場合の機能検査を擬似的に
実施することができるようにしたものである。
生成部を含んだ半導体装置において、テスト回路によっ
て実動作周波数で動作させた場合の機能検査を擬似的に
実施することができるようにしたものである。
【０００６】
【課題を解決するための手段】第１の発明の半導体テス
ト回路においては、クロックに応じてテストデータを生
成するテストデータ生成部と、前記クロックに応じて前
記テストデータに対するラッチ動作を行う第１のラッチ
動作要素と、前記第１のラッチ動作要素の出力を入力と
して受け所定の出力を導出する第１のパスと、前記第１
のラッチ動作要素の出力を入力として受け前記第１のパ
スの出力より遅延した出力を導出する第２のパスと、前
記第１のパスからの入力を受け前記クロックに応じて前
記第１のパスからの入力に対するラッチ動作を行う第２
のラッチ動作要素と、前記第２のパスからの入力を受け
前記クロックに応じて前記第２のパスからの入力に対す
るラッチ動作を行う第３のラッチ動作要素とを備え、前
記第２のラッチ動作要素の出力と前記第３のラッチ動作
要素の出力とを比較して動作確認を行うようにしたもの
である。
ト回路においては、クロックに応じてテストデータを生
成するテストデータ生成部と、前記クロックに応じて前
記テストデータに対するラッチ動作を行う第１のラッチ
動作要素と、前記第１のラッチ動作要素の出力を入力と
して受け所定の出力を導出する第１のパスと、前記第１
のラッチ動作要素の出力を入力として受け前記第１のパ
スの出力より遅延した出力を導出する第２のパスと、前
記第１のパスからの入力を受け前記クロックに応じて前
記第１のパスからの入力に対するラッチ動作を行う第２
のラッチ動作要素と、前記第２のパスからの入力を受け
前記クロックに応じて前記第２のパスからの入力に対す
るラッチ動作を行う第３のラッチ動作要素とを備え、前
記第２のラッチ動作要素の出力と前記第３のラッチ動作
要素の出力とを比較して動作確認を行うようにしたもの
である。
【０００７】第２の発明の半導体テスト回路において
は、クロックに応じてテストデータを生成するテストデ
ータ生成部と、前記クロックに応じて前記テストデータ
に対するラッチ動作を行う第１のフリップフロップと、
前記第１のフリップフロップの出力を入力として受け所
定の出力を導出する第１のパスと、前記フリップフロッ
プの出力を入力として受け前記第１のパスの出力より遅
延した出力を導出する第２のパスと、前記第１のパスか
らの入力を受け前記クロックに応じて前記第１のパスか
らの入力に対するラッチ動作を行う第２のフリップフロ
ップと、前記第２のパスからの入力を受け前記クロック
に応じて前記第２のパスからの入力に対するラッチ動作
を行う第３のフリップフロップとを備え、前記第２のフ
リップフロップの出力と前記第３のフリップフロップの
出力とを比較して動作確認を行うようにしたものであ
る。
は、クロックに応じてテストデータを生成するテストデ
ータ生成部と、前記クロックに応じて前記テストデータ
に対するラッチ動作を行う第１のフリップフロップと、
前記第１のフリップフロップの出力を入力として受け所
定の出力を導出する第１のパスと、前記フリップフロッ
プの出力を入力として受け前記第１のパスの出力より遅
延した出力を導出する第２のパスと、前記第１のパスか
らの入力を受け前記クロックに応じて前記第１のパスか
らの入力に対するラッチ動作を行う第２のフリップフロ
ップと、前記第２のパスからの入力を受け前記クロック
に応じて前記第２のパスからの入力に対するラッチ動作
を行う第３のフリップフロップとを備え、前記第２のフ
リップフロップの出力と前記第３のフリップフロップの
出力とを比較して動作確認を行うようにしたものであ
る。
【０００８】第３の発明の半導体テスト回路において
は、第２のパスの出力を遅延する遅延回路を複数個設
け、これらの遅延回路を選択的に用いることによりプロ
セスに起因する許容動作周波数を検査するようにしたも
のである。
は、第２のパスの出力を遅延する遅延回路を複数個設
け、これらの遅延回路を選択的に用いることによりプロ
セスに起因する許容動作周波数を検査するようにしたも
のである。
【０００９】第４の発明の半導体テスト回路において
は、テストデータを反転させる反転回路を備え、テスト
データ生成部から出力するテストデータと前記反転回路
から出力する反転データを比較器により比較することで
比較器の動作を確認するようにしたものである。
は、テストデータを反転させる反転回路を備え、テスト
データ生成部から出力するテストデータと前記反転回路
から出力する反転データを比較器により比較することで
比較器の動作を確認するようにしたものである。
【００１０】第５の発明の半導体テスト回路において
は、遅延回路に専用電源を設け、外部から遅延回路の遅
延時間を制御可能としたものである。
は、遅延回路に専用電源を設け、外部から遅延回路の遅
延時間を制御可能としたものである。
【００１１】第６の発明の半導体テスト回路において
は、クロックに応じてテストデータを生成するテストデ
ータ生成部と、前記クロックに応じて前記テストデータ
に対するラッチ動作を行うフリップフロップと、前記フ
リップフロップの出力を入力として受け所定の出力を導
出する第１のパスと、前記フリップフロップの出力を入
力として受け前記第１のパスの出力より遅延した出力を
導出する第２のパスと、前記第１のパスからの入力を受
け前記クロックに応じて前記第１のパスからの入力に対
するラッチ動作を行う第１のレベルセンスのラッチと、
前記第２のパスからの入力を受け前記クロックに応じて
前記第２のパスからの入力に対するラッチ動作を行う第
２のレベルセンスのラッチとを備え、前記第１のレベル
センスのラッチの出力と前記第２のレベルセンスのラッ
チの出力とを比較して動作確認を行うようにしたもので
ある。
は、クロックに応じてテストデータを生成するテストデ
ータ生成部と、前記クロックに応じて前記テストデータ
に対するラッチ動作を行うフリップフロップと、前記フ
リップフロップの出力を入力として受け所定の出力を導
出する第１のパスと、前記フリップフロップの出力を入
力として受け前記第１のパスの出力より遅延した出力を
導出する第２のパスと、前記第１のパスからの入力を受
け前記クロックに応じて前記第１のパスからの入力に対
するラッチ動作を行う第１のレベルセンスのラッチと、
前記第２のパスからの入力を受け前記クロックに応じて
前記第２のパスからの入力に対するラッチ動作を行う第
２のレベルセンスのラッチとを備え、前記第１のレベル
センスのラッチの出力と前記第２のレベルセンスのラッ
チの出力とを比較して動作確認を行うようにしたもので
ある。
【００１２】
【発明の実施の形態】実施の形態１．図１は、この発明
による回路構成の一実施形態を示すものである。図１に
おいて、１はＰＬＬなどのクロック生成部、２はテスト
データを生成するテストデータ生成部、３は回路内部に
おけるクリティカルパスを考慮した遅延値を設定した遅
延回路、４，４ａ，４ｂはデータをクロックパルス毎に
ラッチするラッチ動作要素としてのフリップフロップ、
５は遅延回路３を通ったデータと通らないデータの比較
器、６は比較器５の比較結果のモニタ信号ＭＯＮであ
る。ここで、テストデータ生成部２の一例を図２に示
す。７はクロック生成部からの出力クロックを反転する
ためのインバータ、８は反転したクロックを１／２分周
する分周器である。
による回路構成の一実施形態を示すものである。図１に
おいて、１はＰＬＬなどのクロック生成部、２はテスト
データを生成するテストデータ生成部、３は回路内部に
おけるクリティカルパスを考慮した遅延値を設定した遅
延回路、４，４ａ，４ｂはデータをクロックパルス毎に
ラッチするラッチ動作要素としてのフリップフロップ、
５は遅延回路３を通ったデータと通らないデータの比較
器、６は比較器５の比較結果のモニタ信号ＭＯＮであ
る。ここで、テストデータ生成部２の一例を図２に示
す。７はクロック生成部からの出力クロックを反転する
ためのインバータ、８は反転したクロックを１／２分周
する分周器である。
【００１３】遅延回路３には、回路内部のクリティカル
パスに対応した遅延値を与える。遅延値を与える手段と
しては、インバータやドライバなどを複数段接続するこ
となどが考えられる。
パスに対応した遅延値を与える。遅延値を与える手段と
しては、インバータやドライバなどを複数段接続するこ
となどが考えられる。
【００１４】この発明の実施の形態１における回路の動
作を、図１および図３を用いて説明する。図１におい
て、クロック生成部１から出力されるクロックは、テス
トデータ生成部２に入力され、インバータ７によって反
転された後、分周器８により１／２分周される。
作を、図１および図３を用いて説明する。図１におい
て、クロック生成部１から出力されるクロックは、テス
トデータ生成部２に入力され、インバータ７によって反
転された後、分周器８により１／２分周される。
【００１５】このようにして、テストデータは、クロッ
クの立ち下りエッジに対し「Ｈ」と「Ｌ」の繰り返し信
号となる。テストデータ生成部２の出力信号は、フリッ
プフロップ４により、クロックの立ち上りエッジでラッ
チされる。
クの立ち下りエッジに対し「Ｈ」と「Ｌ」の繰り返し信
号となる。テストデータ生成部２の出力信号は、フリッ
プフロップ４により、クロックの立ち上りエッジでラッ
チされる。
【００１６】フリップフロップ４の出力から二つのデー
タ経路を設ける。一方は、遅延させないパスで高速動作
を十分可能とするものである。もう一方は、動作上クリ
ティカルパスに必要とされる遅延値を与えた遅延回路３
を通るパスである。それぞれのパスを通過した信号をフ
リップフロップ４ａとフリップフロップ４ｂによりクロ
ックの立ち上りエッジでラッチし、ラッチされた二つの
信号を比較器５で比較して、比較結果をモニタ端子６に
よって出力する。
タ経路を設ける。一方は、遅延させないパスで高速動作
を十分可能とするものである。もう一方は、動作上クリ
ティカルパスに必要とされる遅延値を与えた遅延回路３
を通るパスである。それぞれのパスを通過した信号をフ
リップフロップ４ａとフリップフロップ４ｂによりクロ
ックの立ち上りエッジでラッチし、ラッチされた二つの
信号を比較器５で比較して、比較結果をモニタ端子６に
よって出力する。
【００１７】図３に遅延回路出力のタイミング波形を示
す。遅延回路３の出力は、フリップフロップ４ｂでクロ
ックによるフリップフロップ４のラッチタイミングの次
の周期の立ち上りエッジでラッチされる。このフリップ
フロップ４ｂの値と遅延パスを通らないフリップフロッ
プ４ａの値を比較器５で比較し、値が一致すれば、モニ
タ信号６が「Ｌ」信号として出力されることになる。
す。遅延回路３の出力は、フリップフロップ４ｂでクロ
ックによるフリップフロップ４のラッチタイミングの次
の周期の立ち上りエッジでラッチされる。このフリップ
フロップ４ｂの値と遅延パスを通らないフリップフロッ
プ４ａの値を比較器５で比較し、値が一致すれば、モニ
タ信号６が「Ｌ」信号として出力されることになる。
【００１８】遅延回路３を通過した信号が通過していな
い信号と一致する場合は、クロックの一周期内で遅延回
路３の状態変化の伝搬が完了していることを示してい
る。従って、擬似的にクリティカルパスの状態変化の伝
搬が一周期内に収まっていることを確認できる。
い信号と一致する場合は、クロックの一周期内で遅延回
路３の状態変化の伝搬が完了していることを示してい
る。従って、擬似的にクリティカルパスの状態変化の伝
搬が一周期内に収まっていることを確認できる。
【００１９】図４に、遅延回路３のデータ伝搬遅延値が
クロックの一周期内に収まらない例を示す。比較器５の
出力が、常に「Ｈ」信号となり、クリティカルパスを持
つ回路がクロックでは動作しないことが擬似的に確認で
きる。
クロックの一周期内に収まらない例を示す。比較器５の
出力が、常に「Ｈ」信号となり、クリティカルパスを持
つ回路がクロックでは動作しないことが擬似的に確認で
きる。
【００２０】この一連の動作により、クロック生成部を
含む半導体装置において、内部のクロックを使用して実
動作周波数で動作させた場合のモニタ信号６を見ること
で実動作周波数での擬似的動作確認を行うことができ
る。
含む半導体装置において、内部のクロックを使用して実
動作周波数で動作させた場合のモニタ信号６を見ること
で実動作周波数での擬似的動作確認を行うことができ
る。
【００２１】通常、クロック生成部としてＰＬＬを使用
している場合、テスタとの同期を取りにくく、このクロ
ックを動作させた出力値をテスタで検査することは容易
ではない。しかし、この発明での実施の形態における回
路構成を用いると、ロックインタイム等の時間を十分に
取った後、いかなる場合でも安定した一定の信号が出力
されるため、容易にテスタにより検査をすることができ
る。この発明では、クロック生成部を含んだ半導体装置
において、テスト回路によって実動作周波数で擬似的に
挿入した遅延回路を動作させた場合のテスト回路の出力
信号を検出することで実動作周波数を用いた機能検査を
することができるものである。
している場合、テスタとの同期を取りにくく、このクロ
ックを動作させた出力値をテスタで検査することは容易
ではない。しかし、この発明での実施の形態における回
路構成を用いると、ロックインタイム等の時間を十分に
取った後、いかなる場合でも安定した一定の信号が出力
されるため、容易にテスタにより検査をすることができ
る。この発明では、クロック生成部を含んだ半導体装置
において、テスト回路によって実動作周波数で擬似的に
挿入した遅延回路を動作させた場合のテスト回路の出力
信号を検出することで実動作周波数を用いた機能検査を
することができるものである。
【００２２】実施の形態２．遅延回路３における遅延回
路を複数個用意することで、プロセスに起因する許容動
作周波数を検査することができる。
路を複数個用意することで、プロセスに起因する許容動
作周波数を検査することができる。
【００２３】図５は、この発明による遅延回路構成の一
実施形態である。図５において、９，１０，１１は、そ
れぞれ異なった遅延値を与えた遅延回路である。１２
は、遅延回路９，１０，１１を選択するためのセレク
タ、１３は遅延回路の選択信号ＤＳＥＬである。他の構
成要素に関しては、図１に示す実施の形態１と同様であ
る。
実施形態である。図５において、９，１０，１１は、そ
れぞれ異なった遅延値を与えた遅延回路である。１２
は、遅延回路９，１０，１１を選択するためのセレク
タ、１３は遅延回路の選択信号ＤＳＥＬである。他の構
成要素に関しては、図１に示す実施の形態１と同様であ
る。
【００２４】この回路構成により、クロックにおける動
作確認をするとともに、許容動作周波数を検査すること
ができる。例えば、遅延回路９には、クリティカルパス
を考慮した、実動作検査用の遅延値を与える。遅延回路
１０には、それよりも大きい遅延値を設定し、遅延回路
１１には、さらに大きい遅延値を設定する。
作確認をするとともに、許容動作周波数を検査すること
ができる。例えば、遅延回路９には、クリティカルパス
を考慮した、実動作検査用の遅延値を与える。遅延回路
１０には、それよりも大きい遅延値を設定し、遅延回路
１１には、さらに大きい遅延値を設定する。
【００２５】選択信号１３により遅延回路９を選択し、
モニタ信号６を見ることで実動作検査ができる。同様
に、遅延回路１０，１１を選択することで、許容動作周
波数を調査可能とした。この結果により、当該回路がよ
り高速なクロックに対応可能であることが解れば、設計
仕様にフィードバックをかけることができる。
モニタ信号６を見ることで実動作検査ができる。同様
に、遅延回路１０，１１を選択することで、許容動作周
波数を調査可能とした。この結果により、当該回路がよ
り高速なクロックに対応可能であることが解れば、設計
仕様にフィードバックをかけることができる。
【００２６】実施の形態３．この実施の形態は、テスト
回路自体のテストをするための回路構成に関するもので
ある。実施の形態１および実施の形態２のテスト回路に
おいて、プロセス欠陥，外来要因等なんらかの原因によ
り、モニタ信号６が「Ｌ」固定となることが考えられ
る。この場合、このテスト回路を使用したテスト判定で
は、被測定対象は全てパスしてしまう。また、同様に、
何らかの原因によりモニタ信号６が「Ｈ」固定となるこ
とも考えられる。この状態で、本テスト回路によるテス
トを実行すると、良品でもテストをパスしないことにな
る。
回路自体のテストをするための回路構成に関するもので
ある。実施の形態１および実施の形態２のテスト回路に
おいて、プロセス欠陥，外来要因等なんらかの原因によ
り、モニタ信号６が「Ｌ」固定となることが考えられ
る。この場合、このテスト回路を使用したテスト判定で
は、被測定対象は全てパスしてしまう。また、同様に、
何らかの原因によりモニタ信号６が「Ｈ」固定となるこ
とも考えられる。この状態で、本テスト回路によるテス
トを実行すると、良品でもテストをパスしないことにな
る。
【００２７】この現象を避けるための回路構成を、図６
に示す。実施の形態２の回路において、遅延回路の代わ
りにテストデータをスルーするパスとインバータ７ａを
通るパスを設けることで、テスト回路自体のテストを可
能にした。
に示す。実施の形態２の回路において、遅延回路の代わ
りにテストデータをスルーするパスとインバータ７ａを
通るパスを設けることで、テスト回路自体のテストを可
能にした。
【００２８】テストデータをスルーするパスを選択した
場合、比較器５の入力は常に等しく、モニタ信号６は必
ず「Ｌ」となる。また、インバータ７ａを通過するパス
を選択した場合、テストデータ生成部２の出力信号とイ
ンバータ７ａの出力信号の位相は必ず異なり、比較器５
の出力信号であるモニタ信号６は常に「Ｈ」信号を出力
する。
場合、比較器５の入力は常に等しく、モニタ信号６は必
ず「Ｌ」となる。また、インバータ７ａを通過するパス
を選択した場合、テストデータ生成部２の出力信号とイ
ンバータ７ａの出力信号の位相は必ず異なり、比較器５
の出力信号であるモニタ信号６は常に「Ｈ」信号を出力
する。
【００２９】実動作検査の前に、前記のテスト回路自体
のテストを実施しておけば、テスト回路自体の故障によ
る誤判定を防ぐことができる。
のテストを実施しておけば、テスト回路自体の故障によ
る誤判定を防ぐことができる。
【００３０】実施の形態４．実施の形態２では、遅延回
路を複数個設けることにより、それぞれ異なる遅延値の
遅延回路を通ったときの動作検査を可能としているが、
与えた遅延値における検査を行えるのみであり、動作限
界周波数を検証することはできない。
路を複数個設けることにより、それぞれ異なる遅延値の
遅延回路を通ったときの動作検査を可能としているが、
与えた遅延値における検査を行えるのみであり、動作限
界周波数を検証することはできない。
【００３１】この実施の形態４は、遅延回路に独立した
供給電源を設け、ＬＳＩ外部からの供給電圧を変化させ
ることにより、遅延回路における遅延値を制御し、動作
下限値や動作限界周波数を検証することができる回路構
成に関するものである。
供給電源を設け、ＬＳＩ外部からの供給電圧を変化させ
ることにより、遅延回路における遅延値を制御し、動作
下限値や動作限界周波数を検証することができる回路構
成に関するものである。
【００３２】この実施の形態４を、図７を用いて説明す
る。図７において、１２は遅延回路であり、電源電圧に
依存して遅延値が変動する能動素子の伝搬遅延を利用し
たもので、電源電圧を独立して外部から供給できるよう
な回路構成をとる。また、遅延値はクロックの一周期分
あり、若干短めの値を与える。他の構成要素に関して
は、図１に示す実施の形態１と同様である。
る。図７において、１２は遅延回路であり、電源電圧に
依存して遅延値が変動する能動素子の伝搬遅延を利用し
たもので、電源電圧を独立して外部から供給できるよう
な回路構成をとる。また、遅延値はクロックの一周期分
あり、若干短めの値を与える。他の構成要素に関して
は、図１に示す実施の形態１と同様である。
【００３３】この実施の形態によるテスト回路を使用
し、モニタ信号を見る。遅延回路１２以外の回路に供給
電源電圧を通常動作の値にしておき、遅延回路１２に与
える電圧のみを次第に小さくしていくと、遅延回路１２
の伝搬時間がクロックの一周期を超えたときモニタ信号
６が「Ｌ」→「Ｈ」へと変化する。
し、モニタ信号を見る。遅延回路１２以外の回路に供給
電源電圧を通常動作の値にしておき、遅延回路１２に与
える電圧のみを次第に小さくしていくと、遅延回路１２
の伝搬時間がクロックの一周期を超えたときモニタ信号
６が「Ｌ」→「Ｈ」へと変化する。
【００３４】このときの遅延回路１２に供給した電源電
圧，クロック周波数，遅延回路１２に与えた遅延値，測
定時の周囲温度などの情報からプロセスに起因する遅延
係数が見出せる。プロセス変動が無いと仮定すれば限界
動作周波数を一意的に求めることができる。実際には、
プロセスには、ある程度のバラツキが存在するので、こ
のテスト回路により、動作限界周波数のおおよその値を
知ることができる。
圧，クロック周波数，遅延回路１２に与えた遅延値，測
定時の周囲温度などの情報からプロセスに起因する遅延
係数が見出せる。プロセス変動が無いと仮定すれば限界
動作周波数を一意的に求めることができる。実際には、
プロセスには、ある程度のバラツキが存在するので、こ
のテスト回路により、動作限界周波数のおおよその値を
知ることができる。
【００３５】このとき、チップ温度（周囲温度），遅延
回路に供給した電源電圧値，クロック周波数は明らかで
あることから、設定されたシミュレーション遅延値と実
際の遅延値との差を求めることができる。したがって、
ウエハプロセスのバラツキによる遅延係数を求めること
ができる。
回路に供給した電源電圧値，クロック周波数は明らかで
あることから、設定されたシミュレーション遅延値と実
際の遅延値との差を求めることができる。したがって、
ウエハプロセスのバラツキによる遅延係数を求めること
ができる。
【００３６】実施の形態５．実施の形態１〜４の回路構
成の場合、内部ロジックがクロックの立ち上りエッジま
たは立ち下がりエッジのみを使用している場合は、実動
作を検査することができるが、内部ロジックがクロック
の両エッジを使用している場合の実動作を検査すること
はできない。この実施の形態５は、内部ロジックがクロ
ックの両エッジを使用している場合でも、実動作を検査
することができる回路構成に関するものである。
成の場合、内部ロジックがクロックの立ち上りエッジま
たは立ち下がりエッジのみを使用している場合は、実動
作を検査することができるが、内部ロジックがクロック
の両エッジを使用している場合の実動作を検査すること
はできない。この実施の形態５は、内部ロジックがクロ
ックの両エッジを使用している場合でも、実動作を検査
することができる回路構成に関するものである。
【００３７】この実施の形態５を、図８を用いて説明す
る。図８において、１３ａ，１３ｂは、遅延回路または
遅延のないパスからの信号をラッチするためのレベルセ
ンスのラッチであり、クロック入力「Ｈ」区間でデータ
スルー状態、「Ｌ」区間でデータラッチする機能を持
つ。１４は、１３ａと１３ｂのデータラッチ区間の比較
結果を安定して常時モニタ出力させるために、比較器５
からの出力をクロックに同期化するためのフリップフロ
ップである。他の構成要素に関しては、図１に示す実施
の形態１と同様である。
る。図８において、１３ａ，１３ｂは、遅延回路または
遅延のないパスからの信号をラッチするためのレベルセ
ンスのラッチであり、クロック入力「Ｈ」区間でデータ
スルー状態、「Ｌ」区間でデータラッチする機能を持
つ。１４は、１３ａと１３ｂのデータラッチ区間の比較
結果を安定して常時モニタ出力させるために、比較器５
からの出力をクロックに同期化するためのフリップフロ
ップである。他の構成要素に関しては、図１に示す実施
の形態１と同様である。
【００３８】遅延回路または遅延のないパスからの信号
をラッチするのにフリップフロップの代わりにレベルセ
ンスのラッチ１３ａ，１３ｂを使用した。これにより、
内部クロックの両エッジを使用する場合の実動作検査を
可能とした。また、このテスト回路により、クロックの
ｄｕｔｙ比が変化したときでも、実動作検査が可能であ
る。
をラッチするのにフリップフロップの代わりにレベルセ
ンスのラッチ１３ａ，１３ｂを使用した。これにより、
内部クロックの両エッジを使用する場合の実動作検査を
可能とした。また、このテスト回路により、クロックの
ｄｕｔｙ比が変化したときでも、実動作検査が可能であ
る。
【００３９】この実施の形態５における回路の動作を、
図８を用いて説明する。図８において、テストデータ生
成部２からの出力信号は、実施の形態１での出力と同様
である。この出力信号をフリップフロップ４によってク
ロックの立ち下がりエッジでラッチする。
図８を用いて説明する。図８において、テストデータ生
成部２からの出力信号は、実施の形態１での出力と同様
である。この出力信号をフリップフロップ４によってク
ロックの立ち下がりエッジでラッチする。
【００４０】次に、フリップフロップ４の出力から二つ
のデータ経路を設ける。一方は、遅延させないパスで高
速動作を十分可能とするものである。もう一方は、動作
上クリティカルパスに必要とされる遅延値を与えた遅延
回路３を通るパスである。ここでは、与える遅延値をク
ロックの周期の半分以下とした場合を想定する。それぞ
れのパスを通った信号はラッチ１３ａ，１３ｂにより、
クロックの「Ｌ」レベルでラッチされる。ラッチ１３
ａ，１３ｂの出力を比較器５で比較し、その結果をフリ
ップフロップ１４でレベルセンスのデータラッチ状態時
のデータをラッチさせ、モニタ出力を安定させる。
のデータ経路を設ける。一方は、遅延させないパスで高
速動作を十分可能とするものである。もう一方は、動作
上クリティカルパスに必要とされる遅延値を与えた遅延
回路３を通るパスである。ここでは、与える遅延値をク
ロックの周期の半分以下とした場合を想定する。それぞ
れのパスを通った信号はラッチ１３ａ，１３ｂにより、
クロックの「Ｌ」レベルでラッチされる。ラッチ１３
ａ，１３ｂの出力を比較器５で比較し、その結果をフリ
ップフロップ１４でレベルセンスのデータラッチ状態時
のデータをラッチさせ、モニタ出力を安定させる。
【００４１】フリップフロップ１４の出力であるモニタ
信号６を見ることにより、擬似的にクリティカルパスの
状態変化遅延時間がクロックの周期の半分以内に収まっ
ているかどうかを検査できる。このときのタイミングチ
ャートを、図９に示す。
信号６を見ることにより、擬似的にクリティカルパスの
状態変化遅延時間がクロックの周期の半分以内に収まっ
ているかどうかを検査できる。このときのタイミングチ
ャートを、図９に示す。
【００４２】また、遅延回路３に与えた遅延値がクロッ
クの１／２周期以内に収まらない場合は、遅延させない
パス上のラッチ１３ａの出力と遅延回路３を通るパス上
のラッチ１３ｂとの出力結果が異なることになり、比較
器５の出力信号はラッチ１３ａ，１３ｂの出力結果が異
なる部分で「Ｈ」信号を出力することになる。
クの１／２周期以内に収まらない場合は、遅延させない
パス上のラッチ１３ａの出力と遅延回路３を通るパス上
のラッチ１３ｂとの出力結果が異なることになり、比較
器５の出力信号はラッチ１３ａ，１３ｂの出力結果が異
なる部分で「Ｈ」信号を出力することになる。
【００４３】この「Ｈ」信号をクロックの立ち上りエッ
ジでフリップフロップ１４がラッチし、このフリップフ
ロップ１４の出力信号であるモニタ信号６は常に「Ｈ」
となり、遅延回路の遅延値がクロックの周期の半分以内
に収まらないことが検査できる。すなわち、擬似的にク
リティカルパスの状態変化伝搬時間がクロックの１／２
周期以内に収まらないことが検査できる。このときのタ
イミングチャートを、図１０に示す。また、クロックの
ｄｕｔｙ比が変化しても、同様に実動作の検査をするこ
とができる。
ジでフリップフロップ１４がラッチし、このフリップフ
ロップ１４の出力信号であるモニタ信号６は常に「Ｈ」
となり、遅延回路の遅延値がクロックの周期の半分以内
に収まらないことが検査できる。すなわち、擬似的にク
リティカルパスの状態変化伝搬時間がクロックの１／２
周期以内に収まらないことが検査できる。このときのタ
イミングチャートを、図１０に示す。また、クロックの
ｄｕｔｙ比が変化しても、同様に実動作の検査をするこ
とができる。
【００４４】
【発明の効果】第１の発明によれば、クロック生成部を
含んだ半導体装置において、テスト回路によって実動作
周波数で動作させた場合の機能検査を擬似的に実施する
ことができる。
含んだ半導体装置において、テスト回路によって実動作
周波数で動作させた場合の機能検査を擬似的に実施する
ことができる。
【００４５】第２の発明によれば、クロック生成部を含
んだ半導体装置において、クロックに応じて前記テスト
データに対するラッチ動作を行うフリップフロップを用
いたテスト回路によって実動作周波数で動作させた場合
の機能検査を擬似的に実施することができる。
んだ半導体装置において、クロックに応じて前記テスト
データに対するラッチ動作を行うフリップフロップを用
いたテスト回路によって実動作周波数で動作させた場合
の機能検査を擬似的に実施することができる。
【００４６】第３の発明によれば、第２のパスの出力を
遅延する遅延回路を複数個設け、これらの遅延回路を選
択的に用いることによりプロセスに起因する許容動作周
波数を検査することができる。
遅延する遅延回路を複数個設け、これらの遅延回路を選
択的に用いることによりプロセスに起因する許容動作周
波数を検査することができる。
【００４７】第４の発明によれば、テストデータを反転
させる反転回路を備え、テストデータ生成部から出力す
るテストデータと前記反転回路から出力する反転データ
を比較器により比較することで、比較器の動作を確認す
ることができる。
させる反転回路を備え、テストデータ生成部から出力す
るテストデータと前記反転回路から出力する反転データ
を比較器により比較することで、比較器の動作を確認す
ることができる。
【００４８】第５の発明によれば、遅延回路に専用電源
を設けることにより、外部から遅延回路の遅延時間を制
御することができる。
を設けることにより、外部から遅延回路の遅延時間を制
御することができる。
【００４９】第６の発明によれば、クロック生成部を含
んだ半導体装置において、クロックに応じて前記テスト
データに対するラッチ動作を行うレベルセンスのラッチ
を用いたテスト回路によって、内部クロックの両エッジ
を使用する場合の実動作検査を可能とすることができ
る。
んだ半導体装置において、クロックに応じて前記テスト
データに対するラッチ動作を行うレベルセンスのラッチ
を用いたテスト回路によって、内部クロックの両エッジ
を使用する場合の実動作検査を可能とすることができ
る。
【図１】 この発明の実施の形態１における半導体テス
ト回路の構成図である。
ト回路の構成図である。
【図２】 この発明の実施の形態１におけるテストデー
タ生成部を示す構成図である。
タ生成部を示す構成図である。
【図３】 図１の回路におけるタイミングチャートの例
を示す図である。
を示す図である。
【図４】 図１の回路におけるタイミングチャートの例
を示す図である。
を示す図である。
【図５】 この発明の実施の形態２における半導体テス
ト回路の構成図である。
ト回路の構成図である。
【図６】 この発明の実施の形態３における半導体テス
ト回路の構成図である。
ト回路の構成図である。
【図７】 この発明の実施の形態４における半導体テス
ト回路の構成図である。
ト回路の構成図である。
【図８】 この発明の実施の形態５における半導体テス
ト回路の構成図である。
ト回路の構成図である。
【図９】 図８の回路におけるタイミングチャートの例
を示す図である。
を示す図である。
【図１０】 図８の回路におけるタイミングチャートの
例を示す図である。
例を示す図である。
【図１１】 従来のクロック生成部を含んだ半導体装置
のテスト回路の例である。
のテスト回路の例である。
１ ＰＬＬなどのクロック生成部、２ テストデータを
生成するテストデータ生成部、３ 回路内部におけるク
リティカルパスを考慮した遅延値を設定した遅延回路、
４，４ａ，４ｂ データをクロックパルス毎にラッチす
るフリップフロップ、５ 遅延回路を通ったデータと通
らないデータの比較器、６ 比較器５の比較結果のモニ
タ信号、７，７ａ インバータ，８ 分周回路、９，１
０，１１それぞれ異なった遅延値を与えた遅延回路、１
２ 遅延回路９，１０，１１を選択するためのセレク
タ、１３ 遅延回路の選択信号ＤＳＥＬ。
生成するテストデータ生成部、３ 回路内部におけるク
リティカルパスを考慮した遅延値を設定した遅延回路、
４，４ａ，４ｂ データをクロックパルス毎にラッチす
るフリップフロップ、５ 遅延回路を通ったデータと通
らないデータの比較器、６ 比較器５の比較結果のモニ
タ信号、７，７ａ インバータ，８ 分周回路、９，１
０，１１それぞれ異なった遅延値を与えた遅延回路、１
２ 遅延回路９，１０，１１を選択するためのセレク
タ、１３ 遅延回路の選択信号ＤＳＥＬ。
Claims (6)
- 【請求項１】 クロックに応じてテストデータを生成す
るテストデータ生成部と、前記クロックに応じて前記テ
ストデータに対するラッチ動作を行う第１のラッチ動作
要素と、前記第１のラッチ動作要素の出力を入力として
受け所定の出力を導出する第１のパスと、前記第１のラ
ッチ動作要素の出力を入力として受け前記第１のパスの
出力より遅延した出力を導出する第２のパスと、前記第
１のパスからの入力を受け前記クロックに応じて前記第
１のパスからの入力に対するラッチ動作を行う第２のラ
ッチ動作要素と、前記第２のパスからの入力を受け前記
クロックに応じて前記第２のパスからの入力に対するラ
ッチ動作を行う第３のラッチ動作要素とを備え、前記第
２のラッチ動作要素の出力と前記第３のラッチ動作要素
の出力とを比較して動作確認を行うようにしたことを特
徴とする、クロック生成部を含む半導体装置の動作を検
査するための半導体テスト回路。 - 【請求項２】 クロックに応じてテストデータを生成す
るテストデータ生成部と、前記クロックに応じて前記テ
ストデータに対するラッチ動作を行う第１のフリップフ
ロップと、前記第１のフリップフロップの出力を入力と
して受け所定の出力を導出する第１のパスと、前記第１
のフリップフロップの出力を入力として受け前記第１の
パスの出力より遅延した出力を導出する第２のパスと、
前記第１のパスからの入力を受け前記クロックに応じて
前記第１のパスからの入力に対するラッチ動作を行う第
２のフリップフロップと、前記第２のパスからの入力を
受け前記クロックに応じて前記第２のパスからの入力に
対するラッチ動作を行う第３のフリップフロップとを備
え、前記第２のフリップフロップの出力と前記第３のフ
リップフロップの出力とを比較して動作確認を行うよう
にしたことを特徴とする、クロック生成部を含む半導体
装置の動作を検査するための半導体テスト回路。 - 【請求項３】 第２のパスの出力を遅延する遅延回路を
複数個設け、これらの遅延回路を選択的に用いることに
よりプロセスに起因する許容動作周波数を検査するよう
にしたことを特徴とする請求項１または請求項２に記載
の半導体テスト回路。 - 【請求項４】 テストデータを反転させる反転回路を備
え、テストデータ生成部から出力するテストデータと前
記反転回路から出力する反転データを比較器により比較
することで比較器の動作を確認するようにしたことを特
徴とする請求項１または請求項２に記載の半導体テスト
回路。 - 【請求項５】 遅延回路に専用電源を設け、外部から遅
延回路の遅延時間を制御可能としたことを特徴とする請
求項１ないし請求項３のいずれかに記載の半導体テスト
回路。 - 【請求項６】 クロックに応じてテストデータを生成す
るテストデータ生成部と、前記クロックに応じて前記テ
ストデータに対するラッチ動作を行うフリップフロップ
と、前記フリップフロップの出力を入力として受け所定
の出力を導出する第１のパスと、前記フリップフロップ
の出力を入力として受け前記第１のパスの出力より遅延
した出力を導出する第２のパスと、前記第１のパスから
の入力を受け前記クロックに応じて前記第１のパスから
の入力に対するラッチ動作を行う第１のレベルセンスの
ラッチと、前記第２のパスからの入力を受け前記クロッ
クに応じて前記第２のパスからの入力に対するラッチ動
作を行う第２のレベルセンスのラッチとを備え、前記第
１のレベルセンスのラッチの出力と前記第２のレベルセ
ンスのラッチの出力とを比較して動作確認を行うように
したことを特徴とする、クロック生成部を含む半導体装
置の動作を検査するための半導体テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345065A JPH11174125A (ja) | 1997-12-15 | 1997-12-15 | 半導体テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345065A JPH11174125A (ja) | 1997-12-15 | 1997-12-15 | 半導体テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11174125A true JPH11174125A (ja) | 1999-07-02 |
Family
ID=18374056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345065A Pending JPH11174125A (ja) | 1997-12-15 | 1997-12-15 | 半導体テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11174125A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001071445A1 (en) * | 2000-03-17 | 2001-09-27 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| JP2007127596A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | テスト回路、設計支援装置、設計支援方法、および設計支援プログラム |
| WO2009066356A1 (ja) * | 2007-11-21 | 2009-05-28 | Advantest Corporation | 同期回路および同期方法、ならびにそれを用いた試験装置 |
| JP2009147686A (ja) * | 2007-12-14 | 2009-07-02 | Oki Semiconductor Co Ltd | データ出力回路 |
| JP2016188825A (ja) * | 2015-03-30 | 2016-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置及びシステム |
-
1997
- 1997-12-15 JP JP9345065A patent/JPH11174125A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001071445A1 (en) * | 2000-03-17 | 2001-09-27 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| US6924679B2 (en) | 2000-03-17 | 2005-08-02 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| JP2007127596A (ja) * | 2005-11-07 | 2007-05-24 | Fujitsu Ltd | テスト回路、設計支援装置、設計支援方法、および設計支援プログラム |
| US7676718B2 (en) | 2005-11-07 | 2010-03-09 | Fujitsu Limited | Test circuit, method and apparatus for supporting circuit design, and computer product |
| WO2009066356A1 (ja) * | 2007-11-21 | 2009-05-28 | Advantest Corporation | 同期回路および同期方法、ならびにそれを用いた試験装置 |
| JP4729637B2 (ja) * | 2007-11-21 | 2011-07-20 | 株式会社アドバンテスト | 同期回路および同期方法、ならびにそれを用いた試験装置 |
| JP2009147686A (ja) * | 2007-12-14 | 2009-07-02 | Oki Semiconductor Co Ltd | データ出力回路 |
| JP2016188825A (ja) * | 2015-03-30 | 2016-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置及びシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041012 |