JP2001021624A - テストデータ生成システム及び方法並びにテストデータ生成プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩの高速動作（実際の動作）の試験をテス
タ（ＡＴＥ）上で行うことを目的とする。 【解決手段】既存のシミュレーションデータを、クロッ
ク信号を所定の期間停止させた後に所定の出力期待値を
取得するように構成した高速動作検証テストデータに変
換するシステムを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの試験用デ
ータの作成技術に関する。

【０００２】

【従来の技術】ＬＳＩの試験技術には以下のものがあ
る。 （１）ファンクションテスト 意義：ファンクションテストパターン（シミュレーショ
ン用テストパターン）をそのままテスタ（ＡＴＥ：Ａｕ
ｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）に使
用して、ＬＳＩの動作試験を行うテスト。

【０００３】利点：シミュレーションに使用したテスト
パターンをそのまま使用するため、新たにテスト回路や
テストパターンを生成する必要がない。

【０００４】問題点：テスタ上のプローブピンやボード
の容量などによる入力信号及び出力信号の遅延が大きく
なり（入力信号及び出力信号の鈍りが大きくなり）、高
速動作（実際の動作）の試験を行うことができない。 （２）ＢＩＳＴ 意義：データ発生器とデータ圧縮器とをチップに内蔵す
ることにより、ＬＳＩの動作試験を行うテスト。データ
発生器とデータ圧縮器との間に、被テスト回路を配置す
る。データ発生器から被テスト回路にデータを入力し、
被テスト回路からの出力をデータ圧縮器が取り込む。

【０００５】利点：入力するクロック信号を高速動作
（実際の動作）のクロック信号に設定することにより、
高速動作（実際の動作）の試験を行うことができる。ま
た、データ圧縮器を使用することにより、効率よく試験
を行うことができる。

【０００６】問題点：テスト対象が回路全体であるた
め、テストが不要な部分までもテストを行わなければな
らず、テスト時間が増大する。なお、テストが不要な部
分とは、例えば、高速動作（実際の動作）の試験が不要
な部分であるとか、複数のＦＦ（フリップフロップ）が
接続された部分であって最終段のＦＦでデータをラッチ
できればよく最終段以外のＦＦに対しては正確なタイミ
ングマージンが必要とされない部分などをいう。

【０００７】また、データ発生器をデータ圧縮器とをチ
ップ内部に組み込む必要があるため、チップ面積が増大
する。 （３）パステスト 意義：スキャン用のＦＦ（フリップフロップ）を使用す
ることにより、ＦＦ間のセットアップタイミング及びホ
ールドタイミングの確認を行うテスト。所定の値が設定
されたスキャン用のＦＦを動作させることにより、次段
のスキャン用のＦＦにおいてデータが正確にラッチされ
ているかを確認する。

【０００８】利点：スキャン用のＦＦを高速動作（実際
の動作）のクロック信号で動作させることにより、高速
動作（実際の動作）の試験を行うことができる。

【０００９】問題点：ＦＦ間のパス数が非常に多くて、
テスト時間が増大するとともに、全てのＦＦ間のパスを
テストすることができない。

【００１０】また、データをスキャンするためのＦＦの
チェーンをチップ内部に組み込む必要があるため、チッ
プ面積が増大する。 （４）リング発信回路を使用するテスト 意義：リング発振回路をチップに内蔵することにより、
ＬＳＩの動作試験を行う。リング発振回路の出力周波数
にあわせて、ＬＳＩの出力結果を得ることによりＬＳＩ
の動作を確認する。

【００１１】利点：リング発振回路の出力周波数を高速
動作（実際の動作）の周波数に設定することにより、高
速動作（実際の動作）の試験を行うことができる。

【００１２】問題点：ＬＳＩに供給するクロック信号に
よりＬＳＩの動作試験を行っているのではないため（別
に設けたリング発振回路の出力周波数にあわせてＬＳＩ
の動作を外部から確認しているだけであるため）、間接
的なＬＳＩの動作試験となる。

【００１３】また、リング発振回路をチップに組み込む
必要があるため、チップ面積が増大する。

【００１４】

【発明が解決しようとする課題】ここで、各テストの問
題点をまとめる。 （１）テスタ（ＡＴＥ）上において、高速動作（実際の
動作）の試験を行うことができない。

【００１５】たとえ、テスタ（ＡＴＥ）を使用しない
で、高速動作（実際の動作）の試験を行うことができた
としても、 （２）テスト時間が増大する。 （３）チップ面積が増大する。

【００１６】従って、高速動作（実際の動作）の試験を
行うことができるテスト技術であって、テスト時間及び
チップ面積を増大させないテスト技術が必要とされる。

【００１７】

【課題を解決するための手段及びその作用効果】シミュ
レーションデータから第１の出力期待値を選択する選択
手段と、前記第１の出力期待値の後に所定の数の該第１
の出力期待値と同じ出力期待値を挿入するとともに該第
１の出力期待値に対応する入力パターンの後に該所定の
数の該入力パターンと同一の入力パターンを挿入する挿
入手段と、前記シミュレーションデータの所定の出力期
待値を第３の出力期待値に置き換える置換手段と前記所
定の数に基づいて前記シミュレーションデータから決定
される第２の出力期待値又は前記第３の出力期待値を前
記第１の出力期待値に設定する設定手段とを備えること
を特徴とするテストデータ生成システムを提供する。

【００１８】本発明に係る半導体設計係るテストデータ
生成システムによれば、ＬＳＩの高速動作（実際の動
作）の試験を、テスト時間及びチップ面積を増大させず
に簡易に、テスタ（ＡＴＥ）上で行うことができる。

【００１９】

【発明の実施の形態】図１、図２及び図３に本発明の原
理図を示す。

【００２０】図１は、ＬＳＩのシミュレーションデータ
に基づいて高速動作検証テストデータを生成するテスト
データ生成システムのブロック図である。

【００２１】本発明であるテストデータ生成システム４
には、シミュレーションデータファイル１及び条件デー
タファイル２が入力され、ＣＰＵ５による制御に基づき
一連の処理がなされ、高速動作検証テストデータ３が出
力される。また、本テストデータ生成システム４におい
ては、ディスプレイ（画面）５による設計者との対話も
可能である。

【００２２】また、本システムは、プログラムとして半
導体メモリ（ＲＡＭ、ＲＯＭ）、フロッピーディスク
（ＦＤ）、ハードディスク（ＨＤ）、光ディスク（Ｃ
Ｄ、ＤＶＤ）、光磁気ディスク（ＭＯ、ＭＤ）、磁気テ
ープなどの記録媒体に記録される場合もある。

【００２３】図２は、ＬＳＩのシミュレーションデータ
に基づいて、高速動作検証テストデータを生成する半導
体テストデータ生成システムのフローである。

【００２４】以下、図２に示す半導体テストデータ生成
システムのフローの内容を順を追って簡単に説明する。 （１）シミュレーションデータ１ シミュレーションデータ１は、ＬＳＩのシミュレーショ
ン用のデータである。具体的内容は、本発明の第１の実
施例にて説明する。 （２）条件データ２ 条件データ２は、高速動作検証テストデータを生成する
ための条件データである。条件データ２は、入力信号が
入力されてから入力信号に対応する出力信号が出力され
るまでの遅延を知るために必要とされる。

【００２５】条件データ２には、少なくとも以下の２つ
の情報が含まれる。

【００２６】テスタ上のプローブピンやボードの容量
などに関する情報 温度、プロセス、電源電圧などの動作条件に関する情
報 の情報は、テスタ上のプローブピンやボードの容量な
どによる入力信号及び出力信号の遅延がどれくらいにな
るか（入力信号及び出力信号の鈍りがどれくらいになる
か）を知るために必要とされる。

【００２７】の情報は、ＬＳＩ内部での信号伝搬の遅
延がどれくらいになるかを知るために必要とされる。

【００２８】図３は、の情報を必要とする理由を具体
的に示す。

【００２９】図３において、ＣＬＫはクロック信号を、
ＩＮは入力するテストパターンを、ＯＵＴ１は動作条件
が最良の状態で（ベストケースで）出力される出力期待
値を、ＯＵＴ２は動作条件が最悪の状態で（ワーストケ
ースで）出力される出力期待値を、それぞれ示す。

【００３０】動作条件が最良である場合には（ベストケ
ースである場合には）、テストパターンが入力されるサ
イクルと同じサイクルで対応する出力期待値を取得でき
る。図３のＯＵＴ１では、テストデータＡ１に対する出
力データＢ１を、同じサイクルで取得することができ
る。

【００３１】動作条件が最悪である場合には（ワースト
ケースである場合には）、テストパターンが入力される
サイクルと同じサイクルで出力データを取得できない
（次のサイクルで出力データを取得する）。図３のＯＵ
Ｔ２では、入力データＡ１に対する出力データＢ１を次
のサイクルで取得することができる。

【００３２】このように、動作条件により入力データの
遅延が異なる。そのため、それぞれの動作条件下におい
ての入力データの正確な遅延を取得する必要があるので
ある。 （３）期待値選択手段４ 期待値選択手段４は、高速動作のテスト（実際の動作の
テスト）時において、検証する出力期待値（ＬＳＩの出
力結果と比較する出力期待値）を選択する。

【００３３】詳しくは、本発明の第１の実施例にて説明
する。 （４）期待値挿入手段５ 期待値挿入手段５は、クロック信号を所定の期間停止さ
せる。

【００３４】詳しくは、本発明の第１の実施例にて説明
する。 （５）期待値置換手段６ 期待値変換手段６は、出力期待値を、Ｘパターン（Ｄ’
ｏｎｔ ｃａｒｅパターン）に置き換える。

【００３５】詳しくは、本発明の第１の実施例にて説明
する。 （６）期待値設定手段７ 期待値設定手段７は、所定の出力期待値を、期待値選択
手段４で選択した出力期待値に設定する。

【００３６】詳しくは、本発明の第１の実施例にて説明
する。 （７）高速動作検証テストデータ ＡＴＥ試験装置において、ＬＳＩの高速動作（実際の動
作）の試験を行うことのできるテストデータである。 ［第１の実施例］本発明の第１の実施例を説明する。

【００３７】本発明の第１の実施例においては、図４
（１）に示す回路の高速動作検証テストデータを生成す
る。

【００３８】図４（１）に示す回路は、データの入力端
子１００、入力バッファ１０１、出力端子１０２、出力
バッファ１０３、組合せ回路１０４、クロック端子１０
５、クロックバッファ１０６、及び複数のＦＦ（ＦＦ１
０７、ＦＦ１０８・・・・ＦＦ１０７＋ｎ：ｎは正の整
数）から構成される。なお、図４（１）に示す回路は簡
略化されている。入力端子、入力バッファ、出力バッフ
ァ及び出力端子は、通常においてはそれぞれ複数個存在
し、組合せ回路も回路内に含まれる全ての組合せ回路を
便宜のため一つにまとめているものである。

【００３９】クロック端子１０５には、クロック信号が
チップの外部から供給され、クロック端子１０５から各
ＦＦ（ＦＦ１０７〜ＦＦ１０７＋ｎ）へとクロック信号
が供給される。

【００４０】図４（２）は、図４（１）に示す回路のシ
ミュレーションデータである。

【００４１】図４（２）において、ＣＬＫはクロック信
号を、ＩＮは入力するテストパターンを、ＯＵＴは出力
期待値をそれぞれ示す。シミュレーションにおいては、
ＩＮに記載されるテストパターンをＬＳＩの入力端子１
００に入力し、ＬＳＩの出力端子１０２から出力される
パターンを、ＯＵＴに記載される出力期待値と比較する
ことによって、ＬＳＩの試験を行う。なお、本実施例に
おいては、テスタ（ＡＴＥ）上において、図４（２）に
示すシミュレーションデータによるＬＳＩの低速動作の
試験が正常に行われていることが前提となる。

【００４２】この図４（２）のシミュレーションデータ
に基づいて、図２に示す半導体テストデータ生成システ
ムのフローにより、高速動作検証テストデータを生成す
る。

【００４３】図５は、図２に示すテストデータ生成シス
テムのフローにおける各手段による処理の内容を示す。 （１）期待値選択手段４による処理 図５（１）は、期待値選択手段４による処理を示す。

【００４４】期待値選択手段４は、高速動作のテスト
（実際の動作のテスト）時において、検証する出力期待
値（ＬＳＩの出力結果と比較する出力期待値）を選択す
る。

【００４５】任意に出力期待値を選択することができ
る。

【００４６】第１の実施例においては、出力期待値は、
一定の間隔で、即ち一定のサイクル数毎に選択される。

【００４７】図５（１）においては、検証する出力期待
値を３サイクル毎に選択しているので、選択される出力
期待値は、Ｂ２、Ｂ５、Ｂ８・・・・となる。 （２）期待値挿入手段５による処理 図５（２）は、期待値挿入手段５による処理を示す。

【００４８】期待値挿入手段５は、クロック信号を所定
の期間停止させる。

【００４９】クロック信号停止させる所定の期間を停止
サイクル数と呼ぶ。

【００５０】第１の実施例においては、停止サイクル数
は、出力期待値が選択される一定のサイクル数から１を
引いた数となっている。

【００５１】クロック信号を停止させると、ＬＳＩ内部
の信号状態の変化が停止する。そのため、クロック信号
が停止する所定の期間（クロック信号が停止してから停
止サイクル数経過する期間）は、出力期待値及び入力パ
ターンは変化しない。クロックを停止させたときの出力
期待値及び入力パターンのままである。

【００５２】そこで、選択した出力期待値の直後に同一
の出力期待値を停止サイクル数分挿入する。また、選択
した出力期待値に対応する入力パターンの直後に同一の
パターンを停止サイクル数分挿入する。

【００５３】停止サイクル数は、入力信号に対応する出
力信号が出力されるまでの間の遅延に相当する。試験時
の種々の条件による出力信号の遅延のため、入力信号に
対応する出力信号が所定のサイクルで取得できない。そ
のため、出力信号が遅延する分クロックを停止させるこ
とにより（ＬＳＩ内部の信号状態の変化を停止させるこ
とにより）、入力信号に対応する出力信号を取得する。

【００５４】なお、停止サイクル数は、条件ファイル２
からの情報（条件データ）により決定される。

【００５５】図５（２）では、クロック信号ＣＬＫは、
３サイクル動作後に２サイクル停止するという形式で変
化する。出力期待値ＯＵＴにおいては、選択された出力
期待値Ｂ２の後に同一の出力期待値Ｂ２を２個、選択さ
れた出力期待値Ｂ５の後に同一の出力期待値Ｂ５を２
個、それぞれ挿入している。入力パターンにおいては、
選択された出力期待値に対応する入力パターンＡ２の後
に同一の入力パターンＡ２を２個、選択された出力期待
値に対応する入力パターンＡ５の後に同一の入力パター
ンＡ５を２個、それぞれ挿入している。 （３）期待値変換手段６による処理 図５（３）は、期待値変換手段６による処理を示す。

【００５６】期待値変換手段６は、出力期待値を、Ｘパ
ターン（Ｄ’ｏｎｔ ｃａｒｅパターン）に置き換え
る。 （４）期待値設定手段７による処理 図５（４）及び図５（５）は、期待値設定手段７による
処理を示す。

【００５７】期待値設定手段７は、所定の出力期待値
を、期待値選択手段４で選択した出力期待値に設定す
る。

【００５８】どの出力期待値に選択した出力期待値を設
定するかは、ストローブタイミングの設定場所によって
異なる。

【００５９】ストローブタイミングとは、出力期待値と
ＬＳＩの出力結果とを比較するタイミングをいう。１サ
イクル中で設定されるストローブタイミングは、以下の
二つの場合に分けることができる。この二つの場合と
は、（１）１サイクル中において、ストローブタイミン
グをクロックのリーディングエッジよりも前に設定する
場合と、（２）１サイクル中において、ストローブタイ
ミングをクロックのリーディングエッジよりも後に設定
する場合とである。

【００６０】以下、各々の場合について説明する。 （１）クロック信号のリーディングエッジよりも前に設
定する場合 図６（１）及び図６（２）において、ストローブタイミ
ングがＴ１の場合である。ストローブタイミングＴ１
は、クロック信号のリーディングエッジである立ち上が
りのエッジよりも前に設定されている。

【００６１】図６（１）において、ストローブタイミン
グＴ１時には、サイクルＣ２の入力パターンＡ２がまだ
読み込まれていない。そのため、出力期待値は変化せ
ず、前のサイクルＣ１の入力パターンＡ１に対応する出
力期待値Ｂ１のままである。

【００６２】図６（２）は、３サイクル目のクロック信
号を停止させたものである。ここで、図６（１）及び図
６（２）に示すＣＫＥＮは、高速動作検証用制御端子
（クロックイネーブル端子）であって、クロック信号を
停止させる役割を果たしている。

【００６３】前述したように、ストローブタイミングＴ
１時の出力期待値は、前のサイクルの入力パターンに対
応する出力期待値である。従って、クロックが停止して
いる期間のストローブタイミングＴ１時に取得する出力
期待値（ＬＳＩの出力結果と比較すべき出力期待値）は
Ｂ１である。

【００６４】この場合の高速動作検証テストデータは、
図６（２）のＯＵＴＴ１となる。 （２）クロック信号のリーディングエッジよりも後に設
定する場合 図６（１）において、ストローブタイミングがＴ２の場
合である。ストローブタイミングＴ２は、クロック信号
のリーディングエッジである立ち上がりエッジよりも後
に設定されている。

【００６５】ストローブタイミングＴ２においては、サ
イクルＣ２における入力パターンが既に読み込まれてい
る。そのため、出力期待値が、前のサイクルＣ１の入力
パターンＡ１に対応する出力期待値Ｂ１から、サイクル
Ｃ２の入力パターンＡ２に対応する出力期待値Ｂ２に変
化している。

【００６６】ストローブタイミングＴ２の出力期待値
は、現在のサイクル（ストローブタイミング時のサイク
ル）の入力パターンに対応する出力期待値である。従っ
て、クロック信号が停止している期間のストローブタイ
ミングＴ２時に取得する出力期待値（ＬＳＩの出力結果
と比較すべき出力期待値）はＢ２である。

【００６７】この場合の高速動作検証テストデータは、
図６（２）のＯＵＴＴ２となる。

【００６８】このように、ストローブタイミングの設定
場所の相違で、高速動作検証テストデータが異なってく
る。この図６（１）及び図６（２）が示す原理を、高速
動作検証テストデータの生成に反映させなければならな
い。

【００６９】図５（４）は、上記の（１）の場合の出力
期待値の設定である。

【００７０】図５（５）は、上記の（２）の場合の出力
期待値の設定である。

【００７１】図５（４）においては、ストローブタイミ
ング時の出力期待値は前のサイクルＣ１の入力パターン
Ａ１に対応する出力期待値Ｂ１である。このため、クロ
ック信号が停止している期間でのストローブタイミング
の出力期待値はＢ１であると考えられ、クロック信号の
停止が終了した後のサイクルＣ３でのストローブタイミ
ングの出力期待値はＢ２となる。

【００７２】従って、クロック信号の停止が終了した後
のサイクルＣ３に対応する出力期待値を、期待値選択手
段４で選択した出力期待値Ｂ２に設定する。

【００７３】図５（４）では、サイクルＣ３に対応する
出力期待値をＢ２に設定し、サイクルＣ６に対応する出
力期待値をＢ５に設定している。。

【００７４】図５（５）においては、ストローブタイミ
ング時の出力期待値は現在のサイクルＣ２（ストローブ
タイミング時のサイクル）の入力パターンＢ２に対応す
る出力期待値Ｂ２である。このため、クロック信号が停
止している期間でのストローブタイミングの出力期待値
はＢ２であると考えられる。

【００７５】従って、クロック信号停止期間の最後のサ
イクルに対応する出力期待値を、期待値選択手段４で選
択した出力期待値Ｂ２に設定する。

【００７６】図５（５）では、サイクルＣ２に対応する
出力期待値をＢ２に設定し、サイクルＣ５に対応する出
力期待値をＢ５に設定している。

【００７７】なお、本発明の第１の実施例においては、
全ての出力期待値をＸパターンに置き換えた後に所定の
出力期待値を選択された出力期待値に設定している。し
かしながら、所定の出力期待値を選択された期待値に設
定する処理を先に行い他の出力期待値をＸパターンに変
換する処理を後に行ってもよい（期待値変換手段６と期
待値設定手段７との順序が入れ代わる工程となる）。 ［第２の実施例］本発明の第２の実施例を説明する。

【００７８】本発明の第２の実施例においては、図７
（１）に示す回路の高速動作検証テストデータを生成す
る。なお、ストローブタイミングがクロックのリーディ
ングエッジよりも後に設定される場合の高速動作検証テ
ストデータを生成する。

【００７９】本発明の第２の実施例の高速動作検証テス
トデータを生成する過程は、本発明の第１の実施例の高
速動作検証テストデータを生成する過程と同じである
（図２に示すテストデータ生成システムのフローによっ
て、高速動作検証テストデータを生成する）。

【００８０】しかしながら、本発明の第２の実施例の回
路（図７（１）に示す回路）においては、クロック信号
がチップ内部で生成され供給されており、本発明の第１
の実施例の回路（図４（１）に示す回路）においては、
クロック信号がチップの外部から供給されている。即
ち、本発明の第１の実施例においては、クロック信号を
所定の期間停止させる制御を外部から容易に行うことが
できるが、本発明の第２の実施例においては、クロック
信号を所定の期間停止させる制御を容易に行うことはで
きない。

【００８１】そのため、本発明の第２の実施例において
は、高速動作検証用制御端子（クロックイネーブル端
子）とシステムクロック制御部とをチップ内部に設け
て、クロックの制御を行うようにしている。

【００８２】図７（１）に示す回路は、データの入力端
子２００（ＩＮ）、入力バッファ２０１、出力端子２０
２（ＯＵＴ）、出力バッファ２０３、組合せ回路２０
４、クロック発生器２０５、クロックバッファ２０６、
高速動作検証用制御端子（クロックイネーブル端子）２
０７（ＣＫＥＮ）、クロックバッファ２０８、システム
クロック制御部２０９及び複数のＦＦ（ＦＦ２２０、Ｆ
Ｆ２２１・・・・ＦＦ２２０＋ｎ：ｎは正の整数）から
構成される。なお、図６（１）に示す回路は簡略化され
ている。入力端子、入力バッファ、出力バッファ及び出
力端子は、通常においてはそれぞれ複数個存在し、組合
せ回路も回路内に含まれる全ての組合せ回路を便宜のた
め一つにまとめているものである。

【００８３】なお、本発明の第２の実施例では、クロッ
ク信号を動作させる場合には、高速動作検証用制御端子
（クロックイネーブル端子）にイネーブル信号（”１”
信号）を供給し、クロックを停止させる場合には、高速
動作検証用制御端子（クロックイネーブル端子）にディ
スイネーブル信号（”０”信号）を供給する。

【００８４】図７（２）は、システムクロック制御部２
０９の一の具体的な回路構成を示す。システムクロック
制御部２０９は、２入力１出力のＡＮＤゲート２５０で
構成される。一方の入力端には高速動作検証用制御信号
（クロックイネーブル信号）が供給され、他方の入力端
にはクロック信号が供給される。高速動作検証用制御信
号（クロックイネーブル信号）がディスイネーブル信号
（”０”信号）である場合には、クロック信号の内容に
かかわらず、ＡＮＤゲート２５０の出力、即ちシステム
クロック制御部２０９の出力からは、常に”０”信号が
出力される。

【００８５】なお、イネーブル信号が”０”信号であ
り、ディスイネーブル信号が”１”信号である場合に
は、システムクロック制御部にはＯＲゲートが採用され
る。

【００８６】図８（１）は、図７（１）に示す回路のシ
ミュレーションデータであり、本発明の第１の実施例の
シミュレーションデータ（図４（１））とほぼ同じであ
る。本発明の第１の実施例のシミュレーションデータと
異なる点は、高速動作検証用制御端子（クロックイネー
ブル端子）が追加されていることである。シミュレーシ
ョンデータにおいては、クロック信号は常に動作してい
るため、高速動作検証用制御端子（クロックイネーブル
端子）にはクロックを動作させるイネーブル信号（”
１”信号）を供給する。

【００８７】図８（２）は、図７（１）に示す回路の高
速動作検証テストデータであり、本発明の第１の実施例
で生成された高速動作検証テストデータ（図５（５））
とほぼ同じである。本発明の第１の実施例の高速動作検
証テストデータと異なる点は、高速動作検証用制御端子
（クロックイネーブル端子）が追加されていることであ
る。高速動作検証テストデータにおいては、クロック信
号を動作させる期間には高速動作検証用制御端子（クロ
ックイネーブル端子）にイネーブル信号（”１”信号）
を供給し、クロックを停止させる期間には高速動作検証
用制御端子（クロックイネーブル端子）にディスイネー
ブル信号（”０”信号）供給する。 ［第３の実施例］本発明の第３の実施例を説明する。

【００８８】本発明の第３の実施例においては、図９
（１）に示す回路の高速動作検証テストデータを生成す
る。なお、ストローブタイミングがクロックのリーディ
ングエッジよりも後に設定される場合の高速動作検証テ
ストデータを生成する。

【００８９】本発明の第３の実施例の高速動作検証テス
トデータを生成する過程は、本発明の第１の実施例の高
速動作検証テストデータを生成する過程と同じである
（図２に示すテストデータ生成システムのフローによっ
て、高速動作検証テストデータを生成する）。

【００９０】しかしながら、本発明の第３の実施例の回
路（図９（１）に示す回路）においては、複数のクロッ
ク信号がチップの外部から供給されており、本発明の第
１の実施例の回路（図４（１）に示す回路）において
は、一個のクロック信号がチップの外部から供給されて
いる。このため、クロック信号を停止させる期間の設定
に制限が生じる。この、クロック信号を停止させる期間
の設定に制限については、本発明の第３の実施例の回路
構成を説明した後に述べる。

【００９１】図９（１）に示す回路は、データの入力端
子３００（ＩＮ）、入力バッファ３０１、出力端子３０
２（ＯＵＴ）、出力バッファ３０３、組合せ回路３０
４、第１のクロック端子３０５、第２のクロック端子３
０６、第１のクロックバッファ３０７、第２のクロック
バッファ３０８、高速動作検証用制御端子（クロックイ
ネーブル端子）３０９（ＣＫＥＮ）、第３のクロックバ
ッファ３１０、システムクロック制御部３１１、システ
ムクロック制御部３１１を構成する第１のＡＮＤゲート
３１２と第２のＡＮＤゲート３１３、第１の複数のＦＦ
（ＦＦ３４０、ＦＦ３４１・・・・ＦＦ３４０＋ｎ：ｎ
は正の整数）及び第２の複数のＦＦ（ＦＦ３５０、ＦＦ
３５１・・・・ＦＦ３５０＋ｍ：ｍは正の整数）から構
成される。なお、図９（１）に示す回路は簡略化されて
いる。入力端子、入力バッファ、出力バッファ及び出力
端子は、通常においてはそれぞれ複数個存在し、組合せ
回路も回路内に含まれる全ての組合せ回路を便宜上一つ
にまとめているものである。

【００９２】本発明の第３の実施例においては、クロッ
ク信号は外部から供給されているが、複数のクロック信
号を同時に停止させなければならない。そのため、本発
明の第２の実施例と同様に、高速動作検証用制御端子
（クロックイネーブル端子）３０９とシステムクロック
制御部３１１とをチップ内部に設けて、クロック信号の
制御を行うようにしている。複数のクロック信号に対応
するため、システムクロック制御部３１１は複数のＡＮ
Ｄゲートから構成されている。

【００９３】なお、本発明の第３の実施例では、クロッ
ク信号を動作させる場合には、高速動作検証用制御端子
（クロックイネーブル端子）にイネーブル信号（”１”
信号）を供給し、クロック信号を停止させる場合には、
高速動作検証用制御端子にディスイネーブル信号（”
０”信号）を供給する。

【００９４】図９（２）により、クロック信号を停止さ
せる期間の設定に制限を説明する。

【００９５】図９（２）においては、第１のクロック信
号ＣＬＫ１と第２のクロック信号ＣＬＫ２とのサイクル
が異なっている。今、第１のクロック信号ＣＬＫ１をＣ
２サイクルから、２サイクル数分停止させる。第２のク
ロック信号ＣＬＫ２は、Ｃ’０サイクルのある時点Ａで
停止して、次のサイクルＣ’１サイクル中の中途半端な
時点Ｂ（ある時点Ａから１サイクル経過していない時点
Ｂ）から動作を開始する（クロック信号自体を停止させ
ているのではなく、クロックイネーブル信号を供給して
システムクロック制御部から動作し続けるクロック信号
が出力しないように制御しているためこのような現象が
生じる）。このため、クロック信号が動作を開始した後
の第２のクロック信号ＣＬＫ２のサイクルが変動し、チ
ップの内部状態がクロック信号を停止させることなく動
作させていた場合と異なってくる。クロック信号を再開
させる時点は、停止させた時点からサイクルの整数分経
た後でなければならない（停止させた状態と同じ状態で
ある時点で再開させなければならない）。従って、クロ
ック信号を停止させる期間は、第１のクロック信号ＣＬ
Ｋ１と第２のクロック信号ＣＬＫ２との最小公倍数でな
ければならない。

【００９６】図１０（１）及び図１０（２）は、複数の
クロック信号がチップの外部から供給され場合のシステ
ムクロック制御部の他の具体的な回路構成を示す。

【００９７】図９（１）に示す回路においては、システ
ムクロック制御部は、２入力１出力のＡＮＤゲートで構
成される。クロック端子一つに対して、ＡＮＤゲート一
つが割り当てられる。ＡＮＤゲートの出力は、システム
クロック制御部の出力となって、それぞれ対応するＦＦ
群に供給される。各ＡＮＤゲートにおいて、一方の入力
端には高速動作検証用制御信号（クロックイネーブル信
号）が供給され、他方の入力端にはクロック信号が供給
される。高速動作検証用制御信号（クロックイネーブル
信号）がディスイネーブル信号（”０”信号）である場
合には、クロック信号の内容にかかわらず、ＡＮＤゲー
トの出力からは常に”０”信号が出力される。

【００９８】これに対して、図１０（１）及び図１０
（２）に示すシステムクロック制御部は、２入力１出力
のＯＲゲートで構成される。

【００９９】図１０（１）では、複数のＯＲゲートによ
り一つのシステムクロック制御部を構成する。ＯＲゲー
トは、イネーブル信号が”０”信号であり、ディスイネ
ーブル信号が”１”信号である場合に採用される。それ
ぞれのＯＲゲートにおいて、一方の入力端には高速動作
検証用制御信号（クロックイネーブル信号）が供給さ
れ、他方の入力端にはクロック信号が供給される。高速
動作検証用制御信号（クロックイネーブル信号）がディ
スイネーブル信号（”１”信号）である場合には、クロ
ック信号にの内容にかかわらず、ＯＲゲートの出力から
は常に”１”信号が出力される。

【０１００】図１０（２）では、一つのＯＲゲートが一
つのシステムクロック制御部を構成し、各クロック信号
に対して一つのシステムクロック制御部及び一つの高速
動作検証用制御用端子（クロックイネーブル端子）が割
り当てられる。

【０１０１】図１０（２）に示すシステムクロック制御
部においては、高速動作検証用制御端子（クロックイネ
ーブル端子）からクロック端子が離れて配置されている
場合に、高速動作検証用制御信号（クロックイネーブル
信号）の伝搬に大きな遅延が生じる。このため、各クロ
ック信号に対して、システムクロック制御部及び高速動
作検証用制御端子（クロックイネーブル端子）を割当て
て、伝搬遅延を低減させる。

【０１０２】図１１（１）は、図９（１）に示す回路の
シミュレーションデータであり、本発明の第１の実施例
のシミュレーションデータ（図４（１））とほぼ同じで
ある。

【０１０３】本発明の第１の実施例のシミュレーション
データと異なる点は、クロック信号が複数となっている
こと（ＣＬＫ１、ＣＬＫ２）、及び高速動作検証用制御
端子（クロックイネーブル端子）が追加されていること
である。

【０１０４】シミュレーションデータにおいては、高速
動作検証用制御端子（クロックイネーブル端子）にはク
ロックを動作させるイネーブル信号（”１”信号）を供
給する。

【０１０５】図１１（２）は、図９（１）に示す回路の
高速動作検証テストデータであり、本発明の第１の実施
例で生成された高速動作検証テストデータ（図５
（５））とほぼ同じである。本発明の第１の実施例の高
速動作検証テストデータと異なる点は、クロック信号が
複数となっていること（ＣＬＫ１、ＣＬＫ２）、及び高
速動作検証用制御端子（クロックイネーブル端子）が追
加されていることである。

【０１０６】クロック信号を停止させる期間は、第１の
クロック信号ＣＬＫ１のサイクルと第２のクロック信号
ＣＬＫ２のサイクルとの最小公倍数となっている。即
ち、第２のクロック信号ＣＬＫ２のサイクルが第１のク
ロック信号ＣＬＫ１のサイクルの３倍の大きさとなって
いるため、クロック信号を停止させる期間（第１のクロ
ック信号ＣＬＫ１のサイクルと第２のクロック信号ＣＬ
Ｋ２のサイクルとの最小公倍数）は、第２のクロック信
号ＣＬＫ２のサイクルの大きさとなっている。

【０１０７】高速動作検証テストデータにおいては、ク
ロックを動作させる期間には高速動作検証用制御端子
（クロックイネーブル端子）にイネーブル信号（”１”
信号）を供給し、クロックを停止させる期間には高速動
作検証用制御端子（クロックイネーブル端子）にディス
イネーブル信号（”０”信号）供給する。 ［第４の実施例］本発明の第４の実施例を説明する。

【０１０８】本発明の第４の実施例においては、図１２
（１）及び図１２（２）に示すクロック信号入力部を含
む回路の高速動作検証テストデータを生成する。

【０１０９】データの入力端子、入力バッファ、出力端
子、出力バッファ、組合せ回路及び複数のＦＦなどは、
本発明の他の実施例と同じである。また、本発明の第４
の実施例の高速動作検証テストデータを生成する過程
は、本発明の第１の実施例の高速動作検証テストデータ
を生成する過程と同じである（図２に示すテストデータ
生成システムのフローによって、高速動作検証テストデ
ータを生成する）。そのため、本発明の第４の実施例に
おいては、シミュレーションデータ及び高速動作検証テ
ストデータの記載は省略する。

【０１１０】本発明の第４の実施例の回路（図１２
（１）及び図１２（２）に示す回路）においては、外部
から供給される基本クロック信号がチップ内部において
分周されて供給されている。本発明の第３の実施例の回
路（図９（１）に示す回路）と同様に、複数のクロック
信号がチップ内部に供給されているということができ
る。この複数のクロック信号を同時に停止させるため
に、複数のクロック信号に対して、又は複数のクロック
信号の各々に対して、本発明の第３の実施例と同様に、
システムクロック制御部と高速動作検証用制御端子（ク
ロックイネーブル端子）とを設ける必要がある。

【０１１１】図１２（１）に示す回路においては、シス
テムクロック制御部を分周器の後に設けている。

【０１１２】図１２（１）に示す回路は、クロック端子
５００（ＩＮ）、クロックバッファ５０１、高速動作検
証用制御端子（クロックイネーブル端子）５０２（ＣＫ
ＥＮ）、クロックバッファ５０３〜５０６、分周器５０
７〜５０９及びシステムクロック制御部５１０〜５１２
から構成される。分周器５０７〜５０９は、自己帰還す
るＦＦ（データ出力ＸＱをデータ入力Ｄに帰還させてい
るＦＦ）を使用している。

【０１１３】図１２（１）に示す回路においては、本発
明の第３の実施例の回路（図９（１）に示す回路）と同
様に、クロック信号を停止させる期間の設定に制限が生
じる。即ち、分周させた後のクロック信号（それぞれ異
なったものとなったクロック信号）をそれぞれ停止させ
ている。そのため、停止期間終了後にそれぞれのクロッ
ク信号を停止した状態と同じ状態から動作させる必要が
生じ、クロック信号を停止させる期間は、複数のクロッ
ク信号のサイクルの最小公倍数としなければならない。

【０１１４】図１２（２）に示す回路においては、シス
テムクロック制御部を基本クロック信号を供給するクロ
ック端子の後に設けている。

【０１１５】図１２（２）に示す回路は、クロック端子
５５０（ＩＮ）、クロックバッファ５５１、高速動作検
証用制御端子（クロックイネーブル端子）５５２（ＣＫ
ＥＮ）、クロックバッファ５５３〜５５６、分周器５５
７〜５５９及びシステムクロック制御部５６０から構成
される。

【０１１６】図１２（２）に示す回路においては、クロ
ック信号を停止させる期間の設定に制限は生じない。分
周させる前の基本クロック信号を停止させているので、
複数のクロック信号を停止させた状態と同じ状態から動
作させる調整は不要である。 ［第５の実施例］本発明の第５の実施例を説明する。

【０１１７】本発明の第５の実施例においては、図１３
（１）及び図１３（２）に示すクロック信号入力部を含
む回路の高速動作検証テストデータを生成する。

【０１１８】データの入力端子、入力バッファ、出力端
子、出力バッファ、組合せ回路及び複数のＦＦなどは、
他の本発明の実施例と同じである。また、本発明の第４
の実施例の高速動作検証テストデータを生成する過程
は、本発明の第１の実施例の高速動作検証テストデータ
を生成する過程と同じである（図２に示すテストデータ
生成システムのフローによって、高速動作検証テストデ
ータを生成する）。そのため、本発明の第５の実施例に
おいては、シミュレーションデータ及び高速動作検証テ
ストデータの記載は省略する。

【０１１９】本発明の第５の実施例の回路（図１３
（１）及び図１３（２）に示す回路）においては、クロ
ック信号入力部にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）を使用しているため、外部からクロック信号
自体を制御することができない。そのため、本発明の第
２の実施例と同様に、システムクロック制御部と高速動
作検証用制御端子（クロックイネーブル端子）とを設け
て、外部からのクロック信号の制御を可能とする必要が
ある。

【０１２０】図１３（１）に示す回路は、ＰＬＬのマス
タークロック端子６００（ＭＣＫ）、クロックバッファ
６０１、高速動作検証用制御端子（クロックイネーブル
端子）６０２（ＣＫＥＮ）、クロックバッファ６０３、
ＰＬＬ６０４及びシステムクロック制御部６０５から構
成される。

【０１２１】図１３（１）に示す回路においては、ＰＬ
Ｌ６０４に帰還させるクロック信号に、システムクロッ
ク制御部６０５から出力するクロック信号を使用してい
る。内部回路に供給する直前のクロック信号をＰＬＬ６
０４に帰還させているため、ＰＬＬ６０４は、精度よく
クロック信号の生成を行うことができる。しかしなが
ら、帰還するクロック信号には停止期間が存在するた
め、停止期間が相当長い場合にはＰＬＬ６０４の動作に
支障が生じるおそれがある。

【０１２２】図１３（２）に示す回路は、ＰＬＬのマス
タークロック端子６１０（ＭＣＫ）、クロックバッファ
６１１、高速動作検証用制御端子（クロックイネーブル
端子）６１２（ＣＫＥＮ）、クロックバッファ６１３、
ＰＬＬ６１４及びシステムクロック制御部６１５から構
成される。

【０１２３】図１３（２）に示す回路においては、ＰＬ
Ｌに帰還させるクロック信号に、ＰＬＬ６１４から出力
するクロック信号を使用している。帰還するクロック信
号には停止期間が存在しないため、ＰＬＬの動作に支障
が生じるおそれはない。しかしながら、内部回路に実際
に供給されるクロック信号は、ＰＬＬ６１４から出力さ
れるクロック信号そのものではなく、更にシステムクロ
ック制御部６１５を通過したクロック信号である。この
ため、ＰＬＬのクロック信号生成の精度に影響を及ぼす
場合がある。

【０１２４】従って、クロック信号入力部にＰＬＬを使
用する場合においては、ＰＬＬの精度や信号伝搬速度な
どを総合的に比較衡量して、図１３（１）に示す回路又
は図１３（２）に示す回路の何れを使用するかを決定す
る必要がある。

【０１２５】

【発明の効果】本発明によれば、以下の効果を得ること
ができる。 （１）テスタ上のプローブピンやボードの容量などによ
る入力信号及び出力信号の遅延を考慮した高速動作検証
テストデータにより、テスタ（ＡＴＥ）上で高速動作
（実際の動作）の試験を行うことができる。 （２）既存のシミュレーション用テストパターンを高速
動作検証テストデータに変換するだけなので、容易に高
速動作（実際の動作）の試験を行うためのデータを入手
することができ、テスト時間を抑えることができる。 （３）クロック信号を制御するシステムクロック制御部
と高速動作検証用制御端子（クロックイネーブル端子）
とをチップに組み込むだけなので、チップ面積をが増大
させることなく、試験を行うことができる。 ［付記］以上の説明に関して更に以下の項を開示する。 （１）シミュレーションデータから第１の出力期待値を
選択する選択手段と、前記第１の出力期待値の後に所定
の数の該第１の出力期待値と同じ出力期待値を挿入する
とともに該第１の出力期待値に対応する入力パターンの
後に該所定の数の該入力パターンと同一の入力パターン
を挿入する挿入手段と、前記シミュレーションデータの
所定の出力期待値を第３の出力期待値に置き換える置換
手段と、前記所定の数に基づいて前記シミュレーション
データから決定される第２の出力期待値又は前記第３の
出力期待値を前記第１の出力期待値に設定する設定手段
と、を備えることを特徴とするテストデータ生成システ
ム。 （２）（１）に記載のテストデータ作成システムにおい
て、前記所定の数はクロック信号を停止させるサイクル
であることを特徴とする。 （３）（１）及び（２）に記載のテストデータ作成シス
テムにおいて、前記第３の出力期待値はドントケアパタ
ーンであるとを特徴とする。 （４）（１）、（２）及び（３）に記載のテストデータ
生成システムにおいて、前記クロック信号を停止させる
所定の期間は、テスタを構成する素子の容量に基づいて
決定されることを特徴とする。 （５）（１）、（２）及び（３）に記載のテストデータ
生成システムにおいて、前記クロック信号を停止させる
所定の期間は、ＬＳＩの動作条件に基づいて決定される
ことを特徴とする。 （６）（１）、（２）、（３）、（４）及び（５）に記
載のテストデータ生成システムにおいて、前記第１の出
力期待値は、所定のサイクル毎に選択されることを特徴
とする。 （７）（１）、（２）、（３）、（４）、（５）及び
（６）に記載のテストデータ生成システムにおいて、前
記第２の出力期待値は、前記クロック信号を停止させる
所定の期間内の最後のサイクルに対応する出力期待値で
あることを特徴とする。 （８）（７）に記載のテストデータ生成システムにおい
て、ストローブタイミングがクロック信号のリーディン
グエッジよりも後に設定されていることを特徴とする。 （９）（１）、（２）、（３）、（４）、（５）及び
（６）に記載のテストデータ生成システムにおいて、前
記第２の出力期待値は、前記クロック信号を停止させる
所定の期間の後のサイクルに対応する出力期待値である
ことを特徴とする。 （１０）（９）に記載のテストデータ生成システムにお
いて、ストローブタイミングがクロック信号のリーディ
ングエッジよりも前に設定されていることを特徴とす
る。 （１１）高速動作検証用制御端子に入力される制御信号
に基づいてクロック信号を所定の期間停止させるシステ
ムクロック制御部を有する半導体集積回路において、所
定の出力期待値をクロック信号を所定の期間停止させた
後に取得するように構成されたテストデータによってテ
スタ上で試験されることを特徴とする半導体集積回路。 （１２）シミュレーションデータから第１の出力期待値
を選択する選択手段と、前記第１の出力期待値の後に所
定の数の該第１の出力期待値と同じ出力期待値を挿入す
るとともに該第１の出力期待値に対応する入力パターン
の後に該所定の数の該入力パターンと同一の入力パター
ンを挿入する挿入手段と、前記シミュレーションデータ
の所定の出力期待値を第３の出力期待値に置き換える置
換手段と、前記所定の数に基づいて前記シミュレーショ
ンデータから決定される第２の出力期待値又は前記第３
の出力期待値を前記第１の出力期待値に設定する設定手
段とを有することを特徴とするテストデータ生成プログ
ラムを記録した記録媒体。 （１３）（１２）に記載のテストデータ生成プログラム
を記録した記録媒体において、前記所定の数はクロック
信号を停止させるサイクルであることを特徴とする。 （１４）シミュレーションデータから第１の出力期待値
を選択し、前記第１の出力期待値の後に所定の数の該第
１の出力期待値と同じ出力期待値を挿入するとともに該
第１の出力期待値に対応する入力パターンの後に該所定
の数の該入力パターンと同一の入力パターンを挿入し、
前記シミュレーションデータの出力期待値を第３の出力
期待値に置き換え、前記所定の数に基づいて前記シミュ
レーションデータから決定される第２の出力期待値を前
記第１の出力期待値に設定することを特徴とするテスト
データ生成方法。 （１５）シミュレーションデータから第１の出力期待値
を選択する選択し、前記第１の出力期待値の後に所定の
数の該第１の出力期待値と同じ出力期待値を挿入すると
ともに該第１の出力期待値に対応する入力パターンの後
に該所定の数の該入力パターンと同一の入力パターンを
挿入し、前記所定の数に基づいて前記シミュレーション
データから決定される第２の出力期待値を前記第１の出
力期待値に設定し、前記シミュレーションデータの所定
の出力期待値を第３の出力期待値に置き換えることを特
徴とするテストデータ生成方法。

【図面の簡単な説明】

【図１】テストデータ生成システムのブロック図を示す
図である。

【図２】テストデータ生成システムのフローを示す図で
ある。

【図３】条件データを必要とする一の理由を示す図であ
る。

【図４】本発明の第１の実施例−１を示す図である。

【図５】本発明の第１の実施例−２を示す図である。

【図６】本発明の第１の実施例−３を示す図である。

【図７】本発明の第２の実施例−１を示す図である。

【図８】本発明の第２の実施例−２を示す図である。

【図９】本発明の第３の実施例−１を示す図である。

【図１０】本発明の第３の実施例−２を示す図である。

【図１１】本発明の第３の実施例−３を示す図である。

【図１２】本発明の第４の実施例を示す図である。

【図１３】本発明の第５の実施例を示す図である。

【符号の説明】

１ シミュレーションデータファイル ２ 条件データファイル ３ 高速動作検証テストデータファイル ４ テストデータ生成システム ５ 半導体設計システム ６ ＣＰＵ ７ ディスプレイ（画面）

Claims (5)

【特許請求の範囲】
1. 【請求項１】シミュレーションデータから第１の出力期
   待値を選択する選択手段と、 前記第１の出力期待値の後に所定の数の該第１の出力期
   待値と同じ出力期待値を挿入するとともに該第１の出力
   期待値に対応する入力パターンの後に該所定の数の該入
   力パターンと同一の入力パターンを挿入する挿入手段
   と、 前記シミュレーションデータの所定の出力期待値を第３
   の出力期待値に置き換える置換手段と 前記所定の数に基づいて前記シミュレーションデータか
   ら決定される第２の出力期待値又は前記第３の出力期待
   値を前記第１の出力期待値に設定する設定手段と、 を備えることを特徴とするテストデータ生成システム。
2. 【請求項２】前記所定の数はクロック信号を停止させる
   サイクルであることを特徴とする請求項１に記載のテス
   トデータ作成システム。
3. 【請求項３】高速動作検証用制御端子に入力される制御
   信号に基づいてクロック信号を所定の期間停止させるシ
   ステムクロック制御部を有する半導体集積回路におい
   て、 所定の出力期待値をクロック信号を所定の期間停止させ
   た後に取得するように構成されたテストデータによって
   テスタ上で試験されることを特徴とする半導体集積回
   路。
4. 【請求項４】シミュレーションデータから第１の出力期
   待値を選択する選択手段と、 前記第１の出力期待値の後に所定の数の該第１の出力期
   待値と同じ出力期待値を挿入するとともに該第１の出力
   期待値に対応する入力パターンの後に該所定の数の該入
   力パターンと同一の入力パターンを挿入する挿入手段
   と、 前記シミュレーションデータの所定の出力期待値を第３
   の出力期待値に置き換える置換手段と、 前記所定の数に基づいて前記シミュレーションデータか
   ら決定される第２の出力期待値又は前記第３の出力期待
   値を前記第１の出力期待値に設定する設定手段とを有す
   ることを特徴とするテストデータ生成プログラムを記録
   した記録媒体。
5. 【請求項５】シミュレーションデータから第１の出力期
   待値を選択し、 前記第１の出力期待値の後に所定の数の該第１の出力期
   待値と同じ出力期待値を挿入するとともに該第１の出力
   期待値に対応する入力パターンの後に該所定の数の該入
   力パターンと同一の入力パターンを挿入し、 前記シミュレーションデータの出力期待値を第３の出力
   期待値に置き換え、 前記所定の数に基づいて前記シミュレーションデータか
   ら決定される第２の出力期待値又は前記第３の出力期待
   値を前記第１の出力期待値に設定することを特徴とする
   半導体テストデータ生成方法。