JP3898609B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高速に動作する半導体記憶回路とこの半導体記憶回路をテストするテスト回路とを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来より、複数の半導体記憶回路を搭載している集積回路には、半導体記憶回路が正常に動作するか否かを検査するテスト回路が搭載されている。このテスト回路は、テスト信号が入力されるテスト信号配線に対して並列に接続されるのが一般的である。
【０００３】
図１０は、従来の記憶回路、テスト回路、及びテスト信号配線の配置を示す図である。
【０００４】
記憶回路Ｍ１０１、Ｍ１０２、Ｍ１０３はＤＲＡＭなどのメモリであり、テスト回路Ｔ１０１、Ｔ１０２、Ｔ１０３は記憶回路をテストするためのインタフェース回路である。テスト回路には、テスト入力信号ＳＩＮ、クロック信号ＣＬＫが入出力され、テスト回路からはテスト出力信号ＳＯＵＴが出力される。ラッチ及びマルチプレクサ回路ＬＭ１０１は、テスト回路Ｔ１０１、Ｔ１０２、Ｔ１０３の各々から出力されるテスト出力信号のうち、いずれかの信号を選択して外部に出力する。テスト信号配線は、テスト入力信号ＳＩＮ、テスト出力信号ＳＯＵＴ、及びクロック信号ＣＬＫが流れる配線である。なお、テスト入力信号ＳＩＮは、例えばアドレス信号、コマンド、書き込みデータなどを含み、テスト出力信号ＳＯＵＴは、例えば読み出しデータなどを含む。クロック信号ＣＬＫは、テスト動作を制御する同期信号である。半導体集積回路１０１はこのような構成を有しており、外部から与えられるクロック信号ＣＬＫに応じて各々の記憶回路Ｍ１０１、Ｍ１０２、Ｍ１０３が独立に動作する。
【０００５】
図１１は、図１０に示した半導体集積回路内のテスト回路Ｔ１０１のブロック図である。
【０００６】
アドレスやコマンド、書き込みデータといったテスト入力信号ＳＩＮは、テスト回路Ｔ１０１に入力される。テスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してラッチ回路１０２にラッチされる。ラッチされたテスト入力信号ＳＩＮはデコーダ１０３で解釈され、テスト対象の回路である記憶回路Ｍ１０１へと出力される。記憶回路Ｍ１０１からのテスト出力信号は、選択回路としてのマルチプレクサ１０４、１０５によってその本数が減らされ、クロック信号ＣＬＫに同期してテスト出力信号ＳＯＵＴとして半導体集積回路１０１の外部へと出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述した半導体集積回路では、次に述べる２つの問題から新たな手法が求められている。
【０００８】
第１には、テスト信号配線の設計に対する要求が著しく増大していることである。これは、高速テストの難易度が上昇していることによる。この高速テストの難易度の上昇は、集積回路における、配線の微細化、ロジック電圧の低下、配線密度の上昇、集積回路規模や面積の増大、動作周波数の上昇などに起因している。これらの傾向から、テスト信号の配線には配線遅延のばらつきや、クロストークなどによる他の配線の影響などを、極力抑えた設計が必要とされている。他方で、ＳＯＣ（System On Chip）の設計を考えると、テスト信号のような集積回路の性能に直接影響しない信号配線の優先度はかなり低く、極力容易に設計できることが求められている。
【０００９】
第２には、テスト単価の上昇である。これは、昨今の集積回路の高機能化により、テストにかかる時間及びテスト装置の単価の上昇による。そこで、昨今よく見られるような記憶回路を複数搭載している集積回路については、同時に複数の記憶回路をテストできることが求められている。
【００１０】
しかしながら、集積回路の動作周期が信号の遅延と同等なくらいに短くなっている昨今、これは非常に難しい問題である。すなわち、テスト信号の入力端子もしくはテスト信号発生回路から記憶回路のテスト回路まで、全てのテスト信号間、及び全ての記憶回路間で、テスト信号の遅延を一致させる必要があるからである。
【００１１】
そこでこの発明は、前記課題に鑑みてなされたものであり、テスト信号配線の設計を容易に行うことができ、さらにテスト実行に伴うテスト単価の上昇を抑制することが可能な半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体集積回路は、情報を記憶する第１、第２の半導体記憶回路と、テスト入力信号、テスト出力信号、及びテスト動作の同期をとるために用いられるテスト同期信号を含むテスト信号が供給され、前記第１の半導体記憶回路の動作をテストする第１のテスト回路と、前記第１のテスト回路の後段に接続され、前記第１のテスト回路から出力された前記テスト信号を受け取り、前記第２の半導体記憶回路の動作をテストする第２のテスト回路とを具備し、前記第１のテスト回路は、前記テスト同期信号に同期して前記テスト入力信号を、前記第１の半導体記憶回路を動作させる情報として用いるとともに次段の前記第２のテスト回路へ出力し、前記第１の半導体記憶回路の出力と供給された前記テスト出力信号との論理で決定される出力を、前記テスト同期信号に同期して前記第２のテスト回路へテスト出力信号として出力することを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態として、記憶回路とロジック回路とを混載した半導体集積回路について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体集積回路について説明する。半導体集積回路は、記憶回路とロジック回路とを混載したシステムＬＳＩであり、一対に配置された記憶回路とテスト回路、及びロジック回路としてのＣＰＵを搭載している。記憶回路は、半導体メモリ、例えばＤＲＡＭ、ＳＲＡＭ、プログラマブルＲＯＭ、または強誘電体メモリなどから構成されており、テスト回路は記憶回路の動作をテストするためのインタフェース回路などから構成されている。
【００１５】
図１は、第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【００１６】
図１に示すように、半導体集積回路１１内には、記憶回路Ｍ１〜Ｍ４とテスト回路Ｔ１〜Ｔ４、及びＣＰＵ１２が形成されている。記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、記憶回路Ｍ３とテスト回路Ｔ３、及び記憶回路Ｍ４とテスト回路Ｔ４でそれぞれ一対の回路群を構成している。
【００１７】
前記テスト回路Ｔ１〜Ｔ４は、外部からテスト信号Ｓ１が入力されるテスト信号配線に対して直列に接続されている。詳述すると、テスト信号Ｓ１は、外部よりテスト回路Ｔ１に入力される。テスト回路Ｔ１は、記憶回路Ｍ１に接続されると共に、テスト回路Ｔ２に接続されている。このテスト回路Ｔ２は、記憶回路Ｍ２に接続されると共に、テスト回路Ｔ３に接続されている。テスト回路Ｔ３は、記憶回路Ｍ３に接続されると共に、テスト回路Ｔ４に接続されている。そして、テスト回路Ｔ４は記憶回路Ｍ４に接続されると共に、テスト回路Ｔ４の出力信号は半導体集積回路１１の外部へ出力される。
【００１８】
前記テスト信号Ｓ１は、テスト入力信号、テスト出力信号、及びクロック信号を有する。テスト入力信号は、例えばアドレス信号、コマンド、及び書き込みデータなどを含む。前記アドレス信号は、記憶回路の記憶場所を示す信号である。コマンドは、記憶回路への動作を指示する信号であり、例えば書き込み動作、読み出し動作などを指示する。書き込みデータは、記憶回路内のアドレス信号によって規定された記憶場所に書き込まれるデータである。テスト出力信号は、例えば記憶回路からの読み出しデータなどの記憶回路のテスト結果を示すデータを含む。クロック信号は、テスト回路によるテスト動作を制御する同期信号である。
【００１９】
前記記憶回路Ｍ１〜Ｍ４は、例えばＤＲＡＭから構成されている。記憶回路Ｍ１〜Ｍ４は、書き込みコマンドに従ってデータを記憶し、また読み出しコマンドに従って記憶しているデータを出力する。テスト回路Ｔ１〜Ｔ４は、記憶回路Ｍ１〜Ｍ４をテストするためのインタフェース回路であり、テストに必要な信号を入出力する。ＣＰＵ１２は、記憶回路Ｍ１〜Ｍ４における書き込み動作及び読み出し動作を制御する。
【００２０】
次に、前記第１の実施の形態の変形例の半導体集積回路について説明する。
【００２１】
図２は、第１の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。この図２ではロジック回路の記載を省略している。前記第１の実施の形態では、ＣＰＵ１２を取り囲むようにＣＰＵ１２の周囲に４個の記憶回路及びテスト回路を配置したが、図２に示す変形例のように、３個の記憶回路及びテスト回路を半導体集積回路内に列状に配置してもよい。
【００２２】
図２に示すように、半導体集積回路２１内には、記憶回路Ｍ１〜Ｍ３、及びテスト回路Ｔ１〜Ｔ３が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、及び記憶回路Ｍ３とテスト回路Ｔ３でそれぞれ一対の回路群を構成している。
【００２３】
前記テスト回路Ｔ１〜Ｔ３は、外部からテスト信号Ｓ１が入力されるテスト信号配線に対して直列に接続されている。詳述すると、テスト信号Ｓ１は、外部よりテスト回路Ｔ１に入力される。テスト回路Ｔ１は、記憶回路Ｍ１に接続されると共に、テスト回路Ｔ２に接続されている。このテスト回路Ｔ２は、記憶回路Ｍ２に接続されると共に、テスト回路Ｔ３に接続されている。そして、テスト回路Ｔ３は記憶回路Ｍ３に接続されると共に、テスト回路Ｔ３の出力信号は半導体集積回路２１の外部へ出力される。
【００２４】
前記記憶回路Ｍ１〜Ｍ３は、例えばＤＲＡＭから構成されている。記憶回路Ｍ１〜Ｍ３は、書き込みコマンドに従ってデータを記憶し、また読み出しコマンドに従って記憶しているデータを出力する。テスト回路Ｔ１〜Ｔ３は、記憶回路Ｍ１〜Ｍ３をテストするためのインタフェース回路であり、テストに必要な信号を入出力する。その他の構成は、前記第１の実施の形態における構成と同様である。
【００２５】
ここでは、説明をわかりやすくするために、図１に示した第１の実施の形態よりも構成が簡単な、図２に示した変形例の詳細な構成を説明する。
【００２６】
図３は、図２に示した変形例における、チェーン接続されたテスト回路の詳細な構成を示すブロック図である。
【００２７】
テスト回路Ｔ１は、テスト信号遅延回路ＴＤ１、デコーダＤＣ１、及びマルチプレクサＭＸ１から構成されている。テスト回路Ｔ２は、テスト信号遅延回路ＴＤ２、デコーダＤＣ２、及びマルチプレクサＭＸ２から構成され、テスト回路Ｔ３は、テスト信号遅延回路ＴＤ３、デコーダＤＣ３、及びマルチプレクサＭＸ３から構成されている。
【００２８】
前記テスト信号遅延回路ＴＤ１は、ラッチ回路ＬＴ１、ラッチ及びマルチプレクサ回路ＬＭ１、及び遅延回路ＤＬ１を有している。テスト信号遅延回路ＴＤ２は、ラッチ回路ＬＴ２、ラッチ及びマルチプレクサ回路ＬＭ２、及び遅延回路ＤＬ２を有し、テスト信号遅延回路ＴＤ３は、ラッチ回路ＬＴ３、ラッチ及びマルチプレクサ回路ＬＭ３、及び遅延回路ＤＬ３を有している。
【００２９】
図３に示すように、テスト信号遅延回路ＴＤ１内のラッチ回路ＬＴ１には、テスト入力信号ＳＩＮとして、例えばアドレス信号、コマンド、及び書き込みデータなどが入力されている。ラッチ回路ＬＴ１は、デコーダＤＣ１を介して記憶回路Ｍ１に接続されている。ラッチ回路ＬＴ１は、また次段のテスト信号遅延回路ＴＤ２内のラッチ回路ＬＴ２に接続されている。
【００３０】
ラッチ及びマルチプレクサ回路ＬＭ１には、記憶回路Ｍ１がマルチプレクサＭＸ１を介して接続されている。ラッチ及びマルチプレクサ回路ＬＭ１は、また次段のテスト信号遅延回路ＴＤ２内のラッチ及びマルチプレクサ回路ＬＭ２に接続されている。遅延回路ＤＬ１は、次段のテスト信号遅延回路ＴＤ２内の遅延回路ＤＬ２に接続されている。
【００３１】
前記テスト信号遅延回路ＴＤ２内のラッチ回路ＬＴ２は、デコーダＤＣ２を介して記憶回路Ｍ２に接続されている。ラッチ回路ＬＴ２は、また次段のテスト信号遅延回路ＴＤ３内のラッチ回路ＬＴ３に接続されている。ラッチ及びマルチプレクサ回路ＬＭ２には、記憶回路Ｍ２がマルチプレクサＭＸ２を介して接続されている。ラッチ及びマルチプレクサ回路ＬＭ２は、また次段のテスト信号遅延回路ＴＤ３内のラッチ及びマルチプレクサ回路ＬＭ３に接続されている。遅延回路ＤＬ２は、次段のテスト信号遅延回路ＴＤ３内の遅延回路ＤＬ３に接続されている。
【００３２】
前記テスト信号遅延回路ＴＤ３内のラッチ回路ＬＴ３は、デコーダＤＣ３を介して記憶回路Ｍ３に接続されている。ラッチ及びマルチプレクサ回路ＬＭ３には、記憶回路Ｍ３がマルチプレクサＭＸ３を介して接続されている。そして、ラッチ及びマルチプレクサ回路ＬＭ３は、テスト出力信号として読み出しデータを出力する。また、遅延回路ＤＬ３は、クロック信号ＣＬＫを出力する。
【００３３】
次に、図３に示した半導体集積回路の動作について説明する。
【００３４】
テスト入力信号ＳＩＮは、外部よりテスト回路Ｔ１内のラッチ回路ＬＴ１に入力される。ラッチ回路ＬＴ１にはクロック同期信号であるクロック信号ＣＬＫが入力されており、ラッチ回路ＬＴ１に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してラッチ回路ＬＴ１にラッチされる。このラッチ動作と同時に、前記テスト入力信号ＳＩＮはクロック信号ＣＬＫに同期して次段のテスト回路Ｔ２内のラッチ回路ＬＴ２に出力される。
【００３５】
前記ラッチ回路ＬＴ１にラッチされたテスト入力信号ＳＩＮはデコーダＤＣ１で解釈され、テスト対象の記憶回路Ｍ１に出力される。さらに、記憶回路からは出力信号が出力される。そして、前段から入力されたテスト出力信号と本段の記憶回路から出力された出力信号との論理で決定された出力が、テスト出力信号としてテスト同期信号に同期して次段のテスト回路へ出力される。
【００３６】
より詳細に図３に示した半導体集積回路の動作を説明すると、以下のようになる。
【００３７】
前記テスト入力信号ＳＩＮであるアドレス信号、コマンド、及び書き込みデータの少なくともいずれかがラッチ回路ＬＴ１に入力される。また、テスト用の同期信号であるクロック信号ＣＬＫがラッチ回路ＬＴ１、ラッチ及びマルチプレクサ回路ＬＭ１、遅延回路ＤＬ１に入力される。ラッチ回路ＬＴ１に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してラッチ回路ＬＴ１にラッチされる。そして、テスト入力信号ＳＩＮは、デコーダＤＣ１で解釈され、テスト対象の記憶回路Ｍ１に出力される。前述したように、前記アドレス信号は、記憶回路の記憶場所を示す信号である。コマンドは、記憶回路への動作を指示する信号であり、例えば書き込み動作、読み出し動作などを指示する。書き込みデータは、記憶回路内のアドレス信号によって規定された記憶場所に書き込まれるデータである。
【００３８】
図４は、前記半導体集積回路の動作を示すタイミングチャートである。
【００３９】
図４に示すように、期間Ｐ１で、最初のテスト入力信号ＳＩＮ１がテスト回路Ｔ１内のラッチ回路ＬＴ１に入力されている。この期間Ｐ１にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ１にラッチされ、記憶回路Ｍ１が動作する。すなわち、記憶回路Ｍ１への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ１から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ１を介してラッチ及びマルチプレクサ回路ＬＭ１に入力される。ラッチ及びマルチプレクサ回路ＬＭ１は、前記書き込みベリファイデータまたは読み出しデータと予め入力されていた信号、ここでは“Ｈ”（電源電圧ＶDD）との論理で決定された信号を、テスト出力信号としてクロック信号ＣＬＫに同期して次段のテスト回路Ｔ２へ出力する。
【００４０】
前記テスト入力信号ＳＩＮ１がラッチ回路ＬＴ１にラッチされる動作に同期して、テスト回路Ｔ２内のラッチ回路ＬＴ２へテスト入力信号ＳＩＮ１が出力される。このラッチ回路ＬＴ２にテスト入力信号ＳＩＮ１が入力されている期間にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ２にラッチされ、記憶回路Ｍ２が動作する。すなわち、記憶回路Ｍ２への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ２から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ２を介してラッチ及びマルチプレクサ回路ＬＭ２に入力される。ラッチ及びマルチプレクサ回路ＬＭ２は、前記書き込みベリファイデータまたは読み出しデータと前段のテスト回路Ｔ１から出力されたテスト出力信号との論理で決定された信号を、テスト出力信号としてクロック信号ＣＬＫに同期して次段のテスト回路Ｔ３へ出力する。
【００４１】
同様に、前記テスト入力信号ＳＩＮ１がラッチ回路ＬＴ２にラッチされる動作に同期して、テスト回路Ｔ３内のラッチ回路ＬＴ３へテスト入力信号ＳＩＮ１が出力される。このラッチ回路ＬＴ３にテスト入力信号ＳＩＮ１が入力されている期間にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ３にラッチされ、記憶回路Ｍ３が動作する。すなわち、記憶回路Ｍ３への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ３から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ３を介してラッチ及びマルチプレクサ回路ＬＭ３に入力される。ラッチ及びマルチプレクサ回路ＬＭ３は、前記書き込みベリファイデータまたは読み出しデータと前段のテスト回路Ｔ２から出力されたテスト出力信号との論理で決定された信号を、テスト出力信号ＳＯＵＴとしてクロック信号ＣＬＫに同期して出力する。
【００４２】
前記クロック信号ＣＬＫは、前述したように、各段のテスト回路においてテスト入力信号をラッチする同期信号として用いられる。そして、遅延回路ＤＬ１、ＤＬ２、ＤＬ３によってそれぞれ遅延された後、それぞれの次段のテスト回路へ同期信号として出力されている。
【００４３】
通常、半導体集積回路内におけるＤＲＡＭマクロ（ＤＲＡＭ及びテスト回路）の配置は、テスト信号の設計要求とは異なる要求から決定されている。他にも、記憶回路に必要であり、テスト信号の配線を決定する構成要素としては、集積回路におけるテスト信号の入出力端子、集積回路内に搭載されたテスト信号発生回路や合否判定回路などが挙げられる。設計の優先順位の低いテスト信号は、これらの構成要素がどのように配置された場合でも、問題なく高速なテストができることが求められる。
【００４４】
しかし、２つのＤＲＡＭ（記憶回路Ｍ１、Ｍ２）間の距離が離れているような場合、ＤＲＡＭ間のテスト信号配線を、求められる要素を満たすように設計することが困難である。このような場合を想定して、前記実施の形態では、ＤＲＡＭから出力されたテスト信号を一旦ラッチし、改めてＤＲＡＭに出力するために、各テスト回路内にラッチ回路を設けている。、また、２つのＤＲＡＭ間の距離がさらに離れているような場合には、テスト信号遅延回路を含むダミーのテスト回路を挿入するとよい。図５に、距離が離れたＤＲＡＭ間に、ＤＲＡＭを持たないテスト回路を挿入した例を示す。
【００４５】
テスト同期信号であるクロック信号ＣＬＫは、前述のように他のテスト信号をラッチする同期信号として用いる一方、遅延回路によって遅延された後、次段のテスト回路へ同期信号として出力されている。
【００４６】
また、同期回路において、一般に、同期信号を他の信号とは逆方向に伝わるようにしたほうが、信号を安定して伝播させることができ好ましい。例えば、テスト信号の遅延がテスト同期信号の遅延より大きい場合、テスト同期信号に応じてテスト信号をラッチする際に、誤った情報を取り込んでしまうことになるからである。しかし、この実施の形態では、あえて他のテスト信号と同じ伝播方向にテスト同期信号を伝播させている。この場合、テスト回路間においても、テスト同期信号の遅延量は他の全てのテスト信号より大きい必要がある。そこで、テスト同期信号の配線に遅延回路を挿入することでこれを実現している。
【００４７】
個々のテスト回路は独立した識別子を持ち、この識別子を含むテストコマンドを用いることで、各遅延回路におけるテスト同期信号の遅延時間量を外部から各々独立に調整することが可能である。さらに、最終段のテスト回路から出力されるテスト同期信号を集積回路外部に出力することにより、最終段のテスト回路内の遅延回路での遅延時間量の実測が可能である。
【００４８】
また、記憶回路Ｔ１〜Ｔ３の電源は、時として記憶回路ごとに独立して用意される（図３に示す電源ＶDD0、ＶDD1、ＶDD2）。電源配線を強化する面から見れば不利であるが、個々の記憶回路の消費電流を測定することが可能となるなどの利点があるからである。また、個々の記憶回路の電源を同一とするか異なるものにするかに関係なく、テスト回路は記憶回路の電源が投入されていなくても動作する必要がある。このため、前記実施の形態では、記憶回路の電源とは異なる電源ＶDDを供給している。メモリの電源とメモリのテスト回路の電源とを分離することについては、特願平２０００−３９０９６９号公報に記載されている。
【００４９】
以上説明したようにこの第１の実施の形態及びその変形例では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に直列に接続することにより、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能になる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００５０】
［第２の実施の形態］
図６は、第２の実施の形態の半導体集積回路の構成を示すブロック図である。この図６ではロジック回路の記載を省略している。
【００５１】
図に示すように、半導体集積回路３１内には、記憶回路Ｍ１〜Ｍ３、及びテスト回路Ｔ１〜Ｔ３、Ｔ１１が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、及び記憶回路Ｍ３とテスト回路Ｔ３でそれぞれ一対の回路群を構成している。
【００５２】
前記テスト回路Ｔ１〜Ｔ３は、テスト回路Ｔ１１から出力されるテスト入力信号ＳＩＮ及びクロック信号ＣＬＫが流れる配線に対して並列に接続されている。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１には、テスト回路Ｔ１、Ｔ２、Ｔ３が並列に接続されている。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３に接続されると共に、ラッチ及びマルチプレクサ回路ＬＭ１１にそれぞれ接続されている。
【００５３】
以下に、前記第２の実施の形態の前記半導体集積回路の動作について説明する。
【００５４】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１に入力されたテスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してテスト回路Ｔ１１にラッチされると共に、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３にそれぞれ出力される。
【００５５】
テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。ラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００５６】
その後、予め設定されたテスト出力信号と記憶回路Ｍ１、Ｍ２、Ｍ３の各々から読み出されたテスト出力信号との論理で決定された出力が、クロック信号ＣＬＫに同期してテスト回路Ｔ１、Ｔ２、Ｔ３の各々からラッチ及びマルチプレクサ回路ＬＭ１１へテスト出力信号として出力される。さらに、ラッチ及びマルチプレクサ回路ＬＭ１１により、これらテスト回路Ｔ１、Ｔ２、Ｔ３のテスト出力信号のうちのいずれかが選択されて外部に出力される。
【００５７】
以上説明したようにこの第２の実施の形態では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、さらにこれらテスト回路の前段にテスト回路をさらに設けている。これにより、テスト入力信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００５８】
［第３の実施の形態］
図７は、第３の実施の形態の半導体集積回路の構成を示すブロック図である。この図７ではロジック回路の記載を省略している。
【００５９】
図に示すように、半導体集積回路４１内には、記憶回路Ｍ１〜Ｍ６、テスト回路Ｔ１〜Ｔ６、及びラッチ及びマルチプレクサ回路ＬＭ１１が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、記憶回路Ｍ３とテスト回路Ｔ３、記憶回路Ｍ４とテスト回路Ｔ４、記憶回路Ｍ５とテスト回路Ｔ５、及び記憶回路Ｍ６とテスト回路Ｔ６でそれぞれ一対の回路群を構成している。
【００６０】
前記テスト回路Ｔ１〜Ｔ３は、外部から入力されるテスト入力信号ＳＩＮ及びクロック信号ＣＬＫが流れる配線に対して並列に接続されている。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３に接続されると共に、次段に配置されたテスト回路Ｔ４、Ｔ５、Ｔ６に接続されている。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６に接続されている。そして、テスト回路Ｔ４、Ｔ５、Ｔ６は、さらにラッチ及びマルチプレクサ回路ＬＭ１１にそれぞれ接続されている。
【００６１】
以下に、前記第３の実施の形態の前記半導体集積回路の動作について説明する。
【００６２】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ１〜Ｔ３の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００６３】
その後、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータと予め設定されていたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へテスト出力信号としてそれぞれ出力する。
【００６４】
前記テスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にテスト入力信号がラッチされるのと同時に、テスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へそれぞれ出力される。テスト回路Ｔ４〜Ｔ６に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ４〜Ｔ６の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ４〜Ｔ６の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ４、Ｍ５、Ｍ６にそれぞれ出力される。
【００６５】
その後、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータは、テスト回路Ｔ４、Ｔ５、Ｔ６にそれぞれ入力される。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータと、前段のテスト回路Ｔ１、Ｔ２、Ｔ３から出力されたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期してラッチ及びマルチプレクサ回路ＬＭ１１へそれぞれ出力する。ラッチ及びマルチプレクサ回路ＬＭ１１は、テスト回路Ｔ４、Ｔ５、Ｔ６から入力されたテスト出力信号のうち、いずれかを選択して半導体集積回路４１の外部へテスト出力信号ＳＯＵＴとして出力する。
【００６６】
以上説明したようにこの第３の実施の形態では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、これらテスト回路の後段に他のテスト回路をさらに設けている。このような構成により、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００６７】
次に、前記第３の実施の形態の変形例の半導体集積回路について説明する。図８は、第３の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。この図８ではロジック回路の記載を省略している。
【００６８】
前記第３の実施の形態では、並列接続されたテスト回路Ｔ１、Ｔ２、Ｔ３に、外部から供給されるテスト信号が、直接入力されていたが、この変形例ではテスト信号が入力されるテスト回路Ｔ１、Ｔ２、Ｔ３の前段にテスト回路Ｔ１１を挿入している。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、テスト回路Ｔ１１に入力される。テスト回路Ｔ１１にはテスト回路Ｔ１、Ｔ２、Ｔ３が並列に接続されており、テスト回路Ｔ１１の出力はテスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。その他の構成は、前記第３の実施の形態の構成と同様である。
【００６９】
以下に、前記第３の実施の形態の変形例の前記半導体集積回路の動作について説明する。
【００７０】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１に入力されたテスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してテスト回路Ｔ１１にラッチされると共に、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３にそれぞれ出力される。
【００７１】
テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。ラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００７２】
その後、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータと予め設定されていたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へテスト出力信号としてそれぞれ出力する。
【００７３】
前記テスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にテスト入力信号がラッチされるのと同時に、テスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へそれぞれ出力される。テスト回路Ｔ４〜Ｔ６に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ４〜Ｔ６の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ４〜Ｔ６の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ４、Ｍ５、Ｍ６にそれぞれ出力される。
【００７４】
その後、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータは、テスト回路Ｔ４、Ｔ５、Ｔ６にそれぞれ入力される。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータと、前段のテスト回路Ｔ１、Ｔ２、Ｔ３から出力されたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期してラッチ及びマルチプレクサ回路ＬＭ１１へそれぞれ出力する。ラッチ及びマルチプレクサ回路ＬＭ１１は、テスト回路Ｔ４、Ｔ５、Ｔ６から入力されたテスト出力信号のうち、いずれかを選択して半導体集積回路５１の外部へテスト出力信号ＳＯＵＴとして出力する。
【００７５】
以上説明したようにこの第３の実施の形態の変形例では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、さらにこれらテスト回路の各々の後段にテスト回路を設け、前段に１個のテスト回路を設けている。これにより、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００７６】
前述した実施の形態及び変形例では、半導体集積回路の外部よりテスト信号を入力する場合を示したが、図９に示すように、半導体集積回路６１の内部に、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫを含むテスト信号を発生するテスト信号発生回路６２を備えていてもよい。また、半導体集積回路の外部へテスト出力信号を出力する場合を示したが、図９に示すように、半導体集積回路６１の内部にテスト出力信号ＳＯＵＴが期待した値か否かを判定する合否判定回路６３を備えていてもよい。
【００７７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７８】
【発明の効果】
以上述べたようにこの発明によれば、テスト信号配線の設計を容易に行うことができ、さらにテスト実行に伴うテスト単価の上昇を抑制することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【図２】前記第１の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。
【図３】前記第１の実施の形態の変形例の半導体集積回路におけるテスト回路の詳細な構成を示すブロック図である。
【図４】前記第１の実施の形態の変形例の半導体集積回路の動作を示すタイミングチャートである。
【図５】前記変形例の半導体集積回路おける記憶回路間に、記憶回路を持たないテスト回路を挿入した例を示すブロック図である。
【図６】この発明の第２の実施の形態の半導体集積回路の構成を示すブロック図である。
【図７】この発明の第３の実施の形態の半導体集積回路の構成を示すブロック図である。
【図８】前記第３の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。
【図９】前記実施の形態の半導体集積回路内に、テスト信号発生回路及び合否判定回路を備えた例を示すブロック図である。
【図１０】従来の半導体集積回路内における記憶回路、テスト回路、及びテスト信号配線の配置を示す図である。
【図１１】従来の前記半導体集積回路内におけるテスト回路のブロック図である。
【符号の説明】
１１、２１、３１、４１、５１、６１…半導体集積回路
Ｍ１〜Ｍ６…記憶回路
Ｔ１〜Ｔ６、Ｔ１１…テスト回路
１２…ＣＰＵ
Ｓ１…テスト信号
ＴＤ１、ＴＤ２、ＴＤ３…テスト信号遅延回路
ＤＣ１、ＤＣ２、ＤＣ３…デコーダ
ＭＸ１、ＭＸ２、ＭＸ３…マルチプレクサ
ＬＴ１、ＬＴ２、ＬＴ３…ラッチ回路
ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ１１…ラッチ及びマルチプレクサ回路
ＤＬ１、ＤＬ２、ＤＬ３…遅延回路
ＳＩＮ…テスト入力信号
ＳＯＵＴ…テスト出力信号
ＣＬＫ…クロック信号
６２…テスト信号発生回路
６３…合否判定回路
【発明の属する技術分野】
この発明は、高速に動作する半導体記憶回路とこの半導体記憶回路をテストするテスト回路とを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来より、複数の半導体記憶回路を搭載している集積回路には、半導体記憶回路が正常に動作するか否かを検査するテスト回路が搭載されている。このテスト回路は、テスト信号が入力されるテスト信号配線に対して並列に接続されるのが一般的である。
【０００３】
図１０は、従来の記憶回路、テスト回路、及びテスト信号配線の配置を示す図である。
【０００４】
記憶回路Ｍ１０１、Ｍ１０２、Ｍ１０３はＤＲＡＭなどのメモリであり、テスト回路Ｔ１０１、Ｔ１０２、Ｔ１０３は記憶回路をテストするためのインタフェース回路である。テスト回路には、テスト入力信号ＳＩＮ、クロック信号ＣＬＫが入出力され、テスト回路からはテスト出力信号ＳＯＵＴが出力される。ラッチ及びマルチプレクサ回路ＬＭ１０１は、テスト回路Ｔ１０１、Ｔ１０２、Ｔ１０３の各々から出力されるテスト出力信号のうち、いずれかの信号を選択して外部に出力する。テスト信号配線は、テスト入力信号ＳＩＮ、テスト出力信号ＳＯＵＴ、及びクロック信号ＣＬＫが流れる配線である。なお、テスト入力信号ＳＩＮは、例えばアドレス信号、コマンド、書き込みデータなどを含み、テスト出力信号ＳＯＵＴは、例えば読み出しデータなどを含む。クロック信号ＣＬＫは、テスト動作を制御する同期信号である。半導体集積回路１０１はこのような構成を有しており、外部から与えられるクロック信号ＣＬＫに応じて各々の記憶回路Ｍ１０１、Ｍ１０２、Ｍ１０３が独立に動作する。
【０００５】
図１１は、図１０に示した半導体集積回路内のテスト回路Ｔ１０１のブロック図である。
【０００６】
アドレスやコマンド、書き込みデータといったテスト入力信号ＳＩＮは、テスト回路Ｔ１０１に入力される。テスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してラッチ回路１０２にラッチされる。ラッチされたテスト入力信号ＳＩＮはデコーダ１０３で解釈され、テスト対象の回路である記憶回路Ｍ１０１へと出力される。記憶回路Ｍ１０１からのテスト出力信号は、選択回路としてのマルチプレクサ１０４、１０５によってその本数が減らされ、クロック信号ＣＬＫに同期してテスト出力信号ＳＯＵＴとして半導体集積回路１０１の外部へと出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述した半導体集積回路では、次に述べる２つの問題から新たな手法が求められている。
【０００８】
第１には、テスト信号配線の設計に対する要求が著しく増大していることである。これは、高速テストの難易度が上昇していることによる。この高速テストの難易度の上昇は、集積回路における、配線の微細化、ロジック電圧の低下、配線密度の上昇、集積回路規模や面積の増大、動作周波数の上昇などに起因している。これらの傾向から、テスト信号の配線には配線遅延のばらつきや、クロストークなどによる他の配線の影響などを、極力抑えた設計が必要とされている。他方で、ＳＯＣ（System On Chip）の設計を考えると、テスト信号のような集積回路の性能に直接影響しない信号配線の優先度はかなり低く、極力容易に設計できることが求められている。
【０００９】
第２には、テスト単価の上昇である。これは、昨今の集積回路の高機能化により、テストにかかる時間及びテスト装置の単価の上昇による。そこで、昨今よく見られるような記憶回路を複数搭載している集積回路については、同時に複数の記憶回路をテストできることが求められている。
【００１０】
しかしながら、集積回路の動作周期が信号の遅延と同等なくらいに短くなっている昨今、これは非常に難しい問題である。すなわち、テスト信号の入力端子もしくはテスト信号発生回路から記憶回路のテスト回路まで、全てのテスト信号間、及び全ての記憶回路間で、テスト信号の遅延を一致させる必要があるからである。
【００１１】
そこでこの発明は、前記課題に鑑みてなされたものであり、テスト信号配線の設計を容易に行うことができ、さらにテスト実行に伴うテスト単価の上昇を抑制することが可能な半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体集積回路は、情報を記憶する第１、第２の半導体記憶回路と、テスト入力信号、テスト出力信号、及びテスト動作の同期をとるために用いられるテスト同期信号を含むテスト信号が供給され、前記第１の半導体記憶回路の動作をテストする第１のテスト回路と、前記第１のテスト回路の後段に接続され、前記第１のテスト回路から出力された前記テスト信号を受け取り、前記第２の半導体記憶回路の動作をテストする第２のテスト回路とを具備し、前記第１のテスト回路は、前記テスト同期信号に同期して前記テスト入力信号を、前記第１の半導体記憶回路を動作させる情報として用いるとともに次段の前記第２のテスト回路へ出力し、前記第１の半導体記憶回路の出力と供給された前記テスト出力信号との論理で決定される出力を、前記テスト同期信号に同期して前記第２のテスト回路へテスト出力信号として出力することを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態として、記憶回路とロジック回路とを混載した半導体集積回路について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体集積回路について説明する。半導体集積回路は、記憶回路とロジック回路とを混載したシステムＬＳＩであり、一対に配置された記憶回路とテスト回路、及びロジック回路としてのＣＰＵを搭載している。記憶回路は、半導体メモリ、例えばＤＲＡＭ、ＳＲＡＭ、プログラマブルＲＯＭ、または強誘電体メモリなどから構成されており、テスト回路は記憶回路の動作をテストするためのインタフェース回路などから構成されている。
【００１５】
図１は、第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【００１６】
図１に示すように、半導体集積回路１１内には、記憶回路Ｍ１〜Ｍ４とテスト回路Ｔ１〜Ｔ４、及びＣＰＵ１２が形成されている。記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、記憶回路Ｍ３とテスト回路Ｔ３、及び記憶回路Ｍ４とテスト回路Ｔ４でそれぞれ一対の回路群を構成している。
【００１７】
前記テスト回路Ｔ１〜Ｔ４は、外部からテスト信号Ｓ１が入力されるテスト信号配線に対して直列に接続されている。詳述すると、テスト信号Ｓ１は、外部よりテスト回路Ｔ１に入力される。テスト回路Ｔ１は、記憶回路Ｍ１に接続されると共に、テスト回路Ｔ２に接続されている。このテスト回路Ｔ２は、記憶回路Ｍ２に接続されると共に、テスト回路Ｔ３に接続されている。テスト回路Ｔ３は、記憶回路Ｍ３に接続されると共に、テスト回路Ｔ４に接続されている。そして、テスト回路Ｔ４は記憶回路Ｍ４に接続されると共に、テスト回路Ｔ４の出力信号は半導体集積回路１１の外部へ出力される。
【００１８】
前記テスト信号Ｓ１は、テスト入力信号、テスト出力信号、及びクロック信号を有する。テスト入力信号は、例えばアドレス信号、コマンド、及び書き込みデータなどを含む。前記アドレス信号は、記憶回路の記憶場所を示す信号である。コマンドは、記憶回路への動作を指示する信号であり、例えば書き込み動作、読み出し動作などを指示する。書き込みデータは、記憶回路内のアドレス信号によって規定された記憶場所に書き込まれるデータである。テスト出力信号は、例えば記憶回路からの読み出しデータなどの記憶回路のテスト結果を示すデータを含む。クロック信号は、テスト回路によるテスト動作を制御する同期信号である。
【００１９】
前記記憶回路Ｍ１〜Ｍ４は、例えばＤＲＡＭから構成されている。記憶回路Ｍ１〜Ｍ４は、書き込みコマンドに従ってデータを記憶し、また読み出しコマンドに従って記憶しているデータを出力する。テスト回路Ｔ１〜Ｔ４は、記憶回路Ｍ１〜Ｍ４をテストするためのインタフェース回路であり、テストに必要な信号を入出力する。ＣＰＵ１２は、記憶回路Ｍ１〜Ｍ４における書き込み動作及び読み出し動作を制御する。
【００２０】
次に、前記第１の実施の形態の変形例の半導体集積回路について説明する。
【００２１】
図２は、第１の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。この図２ではロジック回路の記載を省略している。前記第１の実施の形態では、ＣＰＵ１２を取り囲むようにＣＰＵ１２の周囲に４個の記憶回路及びテスト回路を配置したが、図２に示す変形例のように、３個の記憶回路及びテスト回路を半導体集積回路内に列状に配置してもよい。
【００２２】
図２に示すように、半導体集積回路２１内には、記憶回路Ｍ１〜Ｍ３、及びテスト回路Ｔ１〜Ｔ３が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、及び記憶回路Ｍ３とテスト回路Ｔ３でそれぞれ一対の回路群を構成している。
【００２３】
前記テスト回路Ｔ１〜Ｔ３は、外部からテスト信号Ｓ１が入力されるテスト信号配線に対して直列に接続されている。詳述すると、テスト信号Ｓ１は、外部よりテスト回路Ｔ１に入力される。テスト回路Ｔ１は、記憶回路Ｍ１に接続されると共に、テスト回路Ｔ２に接続されている。このテスト回路Ｔ２は、記憶回路Ｍ２に接続されると共に、テスト回路Ｔ３に接続されている。そして、テスト回路Ｔ３は記憶回路Ｍ３に接続されると共に、テスト回路Ｔ３の出力信号は半導体集積回路２１の外部へ出力される。
【００２４】
前記記憶回路Ｍ１〜Ｍ３は、例えばＤＲＡＭから構成されている。記憶回路Ｍ１〜Ｍ３は、書き込みコマンドに従ってデータを記憶し、また読み出しコマンドに従って記憶しているデータを出力する。テスト回路Ｔ１〜Ｔ３は、記憶回路Ｍ１〜Ｍ３をテストするためのインタフェース回路であり、テストに必要な信号を入出力する。その他の構成は、前記第１の実施の形態における構成と同様である。
【００２５】
ここでは、説明をわかりやすくするために、図１に示した第１の実施の形態よりも構成が簡単な、図２に示した変形例の詳細な構成を説明する。
【００２６】
図３は、図２に示した変形例における、チェーン接続されたテスト回路の詳細な構成を示すブロック図である。
【００２７】
テスト回路Ｔ１は、テスト信号遅延回路ＴＤ１、デコーダＤＣ１、及びマルチプレクサＭＸ１から構成されている。テスト回路Ｔ２は、テスト信号遅延回路ＴＤ２、デコーダＤＣ２、及びマルチプレクサＭＸ２から構成され、テスト回路Ｔ３は、テスト信号遅延回路ＴＤ３、デコーダＤＣ３、及びマルチプレクサＭＸ３から構成されている。
【００２８】
前記テスト信号遅延回路ＴＤ１は、ラッチ回路ＬＴ１、ラッチ及びマルチプレクサ回路ＬＭ１、及び遅延回路ＤＬ１を有している。テスト信号遅延回路ＴＤ２は、ラッチ回路ＬＴ２、ラッチ及びマルチプレクサ回路ＬＭ２、及び遅延回路ＤＬ２を有し、テスト信号遅延回路ＴＤ３は、ラッチ回路ＬＴ３、ラッチ及びマルチプレクサ回路ＬＭ３、及び遅延回路ＤＬ３を有している。
【００２９】
図３に示すように、テスト信号遅延回路ＴＤ１内のラッチ回路ＬＴ１には、テスト入力信号ＳＩＮとして、例えばアドレス信号、コマンド、及び書き込みデータなどが入力されている。ラッチ回路ＬＴ１は、デコーダＤＣ１を介して記憶回路Ｍ１に接続されている。ラッチ回路ＬＴ１は、また次段のテスト信号遅延回路ＴＤ２内のラッチ回路ＬＴ２に接続されている。
【００３０】
ラッチ及びマルチプレクサ回路ＬＭ１には、記憶回路Ｍ１がマルチプレクサＭＸ１を介して接続されている。ラッチ及びマルチプレクサ回路ＬＭ１は、また次段のテスト信号遅延回路ＴＤ２内のラッチ及びマルチプレクサ回路ＬＭ２に接続されている。遅延回路ＤＬ１は、次段のテスト信号遅延回路ＴＤ２内の遅延回路ＤＬ２に接続されている。
【００３１】
前記テスト信号遅延回路ＴＤ２内のラッチ回路ＬＴ２は、デコーダＤＣ２を介して記憶回路Ｍ２に接続されている。ラッチ回路ＬＴ２は、また次段のテスト信号遅延回路ＴＤ３内のラッチ回路ＬＴ３に接続されている。ラッチ及びマルチプレクサ回路ＬＭ２には、記憶回路Ｍ２がマルチプレクサＭＸ２を介して接続されている。ラッチ及びマルチプレクサ回路ＬＭ２は、また次段のテスト信号遅延回路ＴＤ３内のラッチ及びマルチプレクサ回路ＬＭ３に接続されている。遅延回路ＤＬ２は、次段のテスト信号遅延回路ＴＤ３内の遅延回路ＤＬ３に接続されている。
【００３２】
前記テスト信号遅延回路ＴＤ３内のラッチ回路ＬＴ３は、デコーダＤＣ３を介して記憶回路Ｍ３に接続されている。ラッチ及びマルチプレクサ回路ＬＭ３には、記憶回路Ｍ３がマルチプレクサＭＸ３を介して接続されている。そして、ラッチ及びマルチプレクサ回路ＬＭ３は、テスト出力信号として読み出しデータを出力する。また、遅延回路ＤＬ３は、クロック信号ＣＬＫを出力する。
【００３３】
次に、図３に示した半導体集積回路の動作について説明する。
【００３４】
テスト入力信号ＳＩＮは、外部よりテスト回路Ｔ１内のラッチ回路ＬＴ１に入力される。ラッチ回路ＬＴ１にはクロック同期信号であるクロック信号ＣＬＫが入力されており、ラッチ回路ＬＴ１に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してラッチ回路ＬＴ１にラッチされる。このラッチ動作と同時に、前記テスト入力信号ＳＩＮはクロック信号ＣＬＫに同期して次段のテスト回路Ｔ２内のラッチ回路ＬＴ２に出力される。
【００３５】
前記ラッチ回路ＬＴ１にラッチされたテスト入力信号ＳＩＮはデコーダＤＣ１で解釈され、テスト対象の記憶回路Ｍ１に出力される。さらに、記憶回路からは出力信号が出力される。そして、前段から入力されたテスト出力信号と本段の記憶回路から出力された出力信号との論理で決定された出力が、テスト出力信号としてテスト同期信号に同期して次段のテスト回路へ出力される。
【００３６】
より詳細に図３に示した半導体集積回路の動作を説明すると、以下のようになる。
【００３７】
前記テスト入力信号ＳＩＮであるアドレス信号、コマンド、及び書き込みデータの少なくともいずれかがラッチ回路ＬＴ１に入力される。また、テスト用の同期信号であるクロック信号ＣＬＫがラッチ回路ＬＴ１、ラッチ及びマルチプレクサ回路ＬＭ１、遅延回路ＤＬ１に入力される。ラッチ回路ＬＴ１に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してラッチ回路ＬＴ１にラッチされる。そして、テスト入力信号ＳＩＮは、デコーダＤＣ１で解釈され、テスト対象の記憶回路Ｍ１に出力される。前述したように、前記アドレス信号は、記憶回路の記憶場所を示す信号である。コマンドは、記憶回路への動作を指示する信号であり、例えば書き込み動作、読み出し動作などを指示する。書き込みデータは、記憶回路内のアドレス信号によって規定された記憶場所に書き込まれるデータである。
【００３８】
図４は、前記半導体集積回路の動作を示すタイミングチャートである。
【００３９】
図４に示すように、期間Ｐ１で、最初のテスト入力信号ＳＩＮ１がテスト回路Ｔ１内のラッチ回路ＬＴ１に入力されている。この期間Ｐ１にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ１にラッチされ、記憶回路Ｍ１が動作する。すなわち、記憶回路Ｍ１への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ１から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ１を介してラッチ及びマルチプレクサ回路ＬＭ１に入力される。ラッチ及びマルチプレクサ回路ＬＭ１は、前記書き込みベリファイデータまたは読み出しデータと予め入力されていた信号、ここでは“Ｈ”（電源電圧ＶDD）との論理で決定された信号を、テスト出力信号としてクロック信号ＣＬＫに同期して次段のテスト回路Ｔ２へ出力する。
【００４０】
前記テスト入力信号ＳＩＮ１がラッチ回路ＬＴ１にラッチされる動作に同期して、テスト回路Ｔ２内のラッチ回路ＬＴ２へテスト入力信号ＳＩＮ１が出力される。このラッチ回路ＬＴ２にテスト入力信号ＳＩＮ１が入力されている期間にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ２にラッチされ、記憶回路Ｍ２が動作する。すなわち、記憶回路Ｍ２への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ２から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ２を介してラッチ及びマルチプレクサ回路ＬＭ２に入力される。ラッチ及びマルチプレクサ回路ＬＭ２は、前記書き込みベリファイデータまたは読み出しデータと前段のテスト回路Ｔ１から出力されたテスト出力信号との論理で決定された信号を、テスト出力信号としてクロック信号ＣＬＫに同期して次段のテスト回路Ｔ３へ出力する。
【００４１】
同様に、前記テスト入力信号ＳＩＮ１がラッチ回路ＬＴ２にラッチされる動作に同期して、テスト回路Ｔ３内のラッチ回路ＬＴ３へテスト入力信号ＳＩＮ１が出力される。このラッチ回路ＬＴ３にテスト入力信号ＳＩＮ１が入力されている期間にクロック信号ＣＬＫが立ち上がると、テスト入力信号ＳＩＮ１がラッチ回路ＬＴ３にラッチされ、記憶回路Ｍ３が動作する。すなわち、記憶回路Ｍ３への書き込みまたは読み出しが行われる。その後、記憶回路Ｍ３から読み出された書き込みベリファイデータまたは読み出しデータは、マルチプレクサＭＸ３を介してラッチ及びマルチプレクサ回路ＬＭ３に入力される。ラッチ及びマルチプレクサ回路ＬＭ３は、前記書き込みベリファイデータまたは読み出しデータと前段のテスト回路Ｔ２から出力されたテスト出力信号との論理で決定された信号を、テスト出力信号ＳＯＵＴとしてクロック信号ＣＬＫに同期して出力する。
【００４２】
前記クロック信号ＣＬＫは、前述したように、各段のテスト回路においてテスト入力信号をラッチする同期信号として用いられる。そして、遅延回路ＤＬ１、ＤＬ２、ＤＬ３によってそれぞれ遅延された後、それぞれの次段のテスト回路へ同期信号として出力されている。
【００４３】
通常、半導体集積回路内におけるＤＲＡＭマクロ（ＤＲＡＭ及びテスト回路）の配置は、テスト信号の設計要求とは異なる要求から決定されている。他にも、記憶回路に必要であり、テスト信号の配線を決定する構成要素としては、集積回路におけるテスト信号の入出力端子、集積回路内に搭載されたテスト信号発生回路や合否判定回路などが挙げられる。設計の優先順位の低いテスト信号は、これらの構成要素がどのように配置された場合でも、問題なく高速なテストができることが求められる。
【００４４】
しかし、２つのＤＲＡＭ（記憶回路Ｍ１、Ｍ２）間の距離が離れているような場合、ＤＲＡＭ間のテスト信号配線を、求められる要素を満たすように設計することが困難である。このような場合を想定して、前記実施の形態では、ＤＲＡＭから出力されたテスト信号を一旦ラッチし、改めてＤＲＡＭに出力するために、各テスト回路内にラッチ回路を設けている。、また、２つのＤＲＡＭ間の距離がさらに離れているような場合には、テスト信号遅延回路を含むダミーのテスト回路を挿入するとよい。図５に、距離が離れたＤＲＡＭ間に、ＤＲＡＭを持たないテスト回路を挿入した例を示す。
【００４５】
テスト同期信号であるクロック信号ＣＬＫは、前述のように他のテスト信号をラッチする同期信号として用いる一方、遅延回路によって遅延された後、次段のテスト回路へ同期信号として出力されている。
【００４６】
また、同期回路において、一般に、同期信号を他の信号とは逆方向に伝わるようにしたほうが、信号を安定して伝播させることができ好ましい。例えば、テスト信号の遅延がテスト同期信号の遅延より大きい場合、テスト同期信号に応じてテスト信号をラッチする際に、誤った情報を取り込んでしまうことになるからである。しかし、この実施の形態では、あえて他のテスト信号と同じ伝播方向にテスト同期信号を伝播させている。この場合、テスト回路間においても、テスト同期信号の遅延量は他の全てのテスト信号より大きい必要がある。そこで、テスト同期信号の配線に遅延回路を挿入することでこれを実現している。
【００４７】
個々のテスト回路は独立した識別子を持ち、この識別子を含むテストコマンドを用いることで、各遅延回路におけるテスト同期信号の遅延時間量を外部から各々独立に調整することが可能である。さらに、最終段のテスト回路から出力されるテスト同期信号を集積回路外部に出力することにより、最終段のテスト回路内の遅延回路での遅延時間量の実測が可能である。
【００４８】
また、記憶回路Ｔ１〜Ｔ３の電源は、時として記憶回路ごとに独立して用意される（図３に示す電源ＶDD0、ＶDD1、ＶDD2）。電源配線を強化する面から見れば不利であるが、個々の記憶回路の消費電流を測定することが可能となるなどの利点があるからである。また、個々の記憶回路の電源を同一とするか異なるものにするかに関係なく、テスト回路は記憶回路の電源が投入されていなくても動作する必要がある。このため、前記実施の形態では、記憶回路の電源とは異なる電源ＶDDを供給している。メモリの電源とメモリのテスト回路の電源とを分離することについては、特願平２０００−３９０９６９号公報に記載されている。
【００４９】
以上説明したようにこの第１の実施の形態及びその変形例では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に直列に接続することにより、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能になる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００５０】
［第２の実施の形態］
図６は、第２の実施の形態の半導体集積回路の構成を示すブロック図である。この図６ではロジック回路の記載を省略している。
【００５１】
図に示すように、半導体集積回路３１内には、記憶回路Ｍ１〜Ｍ３、及びテスト回路Ｔ１〜Ｔ３、Ｔ１１が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、及び記憶回路Ｍ３とテスト回路Ｔ３でそれぞれ一対の回路群を構成している。
【００５２】
前記テスト回路Ｔ１〜Ｔ３は、テスト回路Ｔ１１から出力されるテスト入力信号ＳＩＮ及びクロック信号ＣＬＫが流れる配線に対して並列に接続されている。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１には、テスト回路Ｔ１、Ｔ２、Ｔ３が並列に接続されている。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３に接続されると共に、ラッチ及びマルチプレクサ回路ＬＭ１１にそれぞれ接続されている。
【００５３】
以下に、前記第２の実施の形態の前記半導体集積回路の動作について説明する。
【００５４】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１に入力されたテスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してテスト回路Ｔ１１にラッチされると共に、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３にそれぞれ出力される。
【００５５】
テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。ラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００５６】
その後、予め設定されたテスト出力信号と記憶回路Ｍ１、Ｍ２、Ｍ３の各々から読み出されたテスト出力信号との論理で決定された出力が、クロック信号ＣＬＫに同期してテスト回路Ｔ１、Ｔ２、Ｔ３の各々からラッチ及びマルチプレクサ回路ＬＭ１１へテスト出力信号として出力される。さらに、ラッチ及びマルチプレクサ回路ＬＭ１１により、これらテスト回路Ｔ１、Ｔ２、Ｔ３のテスト出力信号のうちのいずれかが選択されて外部に出力される。
【００５７】
以上説明したようにこの第２の実施の形態では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、さらにこれらテスト回路の前段にテスト回路をさらに設けている。これにより、テスト入力信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００５８】
［第３の実施の形態］
図７は、第３の実施の形態の半導体集積回路の構成を示すブロック図である。この図７ではロジック回路の記載を省略している。
【００５９】
図に示すように、半導体集積回路４１内には、記憶回路Ｍ１〜Ｍ６、テスト回路Ｔ１〜Ｔ６、及びラッチ及びマルチプレクサ回路ＬＭ１１が形成されている。前記記憶回路及びテスト回路の各々は近接して配置されており、記憶回路Ｍ１とテスト回路Ｔ１、記憶回路Ｍ２とテスト回路Ｔ２、記憶回路Ｍ３とテスト回路Ｔ３、記憶回路Ｍ４とテスト回路Ｔ４、記憶回路Ｍ５とテスト回路Ｔ５、及び記憶回路Ｍ６とテスト回路Ｔ６でそれぞれ一対の回路群を構成している。
【００６０】
前記テスト回路Ｔ１〜Ｔ３は、外部から入力されるテスト入力信号ＳＩＮ及びクロック信号ＣＬＫが流れる配線に対して並列に接続されている。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３に接続されると共に、次段に配置されたテスト回路Ｔ４、Ｔ５、Ｔ６に接続されている。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６に接続されている。そして、テスト回路Ｔ４、Ｔ５、Ｔ６は、さらにラッチ及びマルチプレクサ回路ＬＭ１１にそれぞれ接続されている。
【００６１】
以下に、前記第３の実施の形態の前記半導体集積回路の動作について説明する。
【００６２】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ１〜Ｔ３の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００６３】
その後、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータと予め設定されていたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へテスト出力信号としてそれぞれ出力する。
【００６４】
前記テスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にテスト入力信号がラッチされるのと同時に、テスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へそれぞれ出力される。テスト回路Ｔ４〜Ｔ６に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ４〜Ｔ６の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ４〜Ｔ６の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ４、Ｍ５、Ｍ６にそれぞれ出力される。
【００６５】
その後、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータは、テスト回路Ｔ４、Ｔ５、Ｔ６にそれぞれ入力される。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータと、前段のテスト回路Ｔ１、Ｔ２、Ｔ３から出力されたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期してラッチ及びマルチプレクサ回路ＬＭ１１へそれぞれ出力する。ラッチ及びマルチプレクサ回路ＬＭ１１は、テスト回路Ｔ４、Ｔ５、Ｔ６から入力されたテスト出力信号のうち、いずれかを選択して半導体集積回路４１の外部へテスト出力信号ＳＯＵＴとして出力する。
【００６６】
以上説明したようにこの第３の実施の形態では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、これらテスト回路の後段に他のテスト回路をさらに設けている。このような構成により、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００６７】
次に、前記第３の実施の形態の変形例の半導体集積回路について説明する。図８は、第３の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。この図８ではロジック回路の記載を省略している。
【００６８】
前記第３の実施の形態では、並列接続されたテスト回路Ｔ１、Ｔ２、Ｔ３に、外部から供給されるテスト信号が、直接入力されていたが、この変形例ではテスト信号が入力されるテスト回路Ｔ１、Ｔ２、Ｔ３の前段にテスト回路Ｔ１１を挿入している。詳述すると、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、テスト回路Ｔ１１に入力される。テスト回路Ｔ１１にはテスト回路Ｔ１、Ｔ２、Ｔ３が並列に接続されており、テスト回路Ｔ１１の出力はテスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。その他の構成は、前記第３の実施の形態の構成と同様である。
【００６９】
以下に、前記第３の実施の形態の変形例の前記半導体集積回路の動作について説明する。
【００７０】
テスト入力信号ＳＩＮ及びクロック信号ＣＬＫは、外部よりテスト回路Ｔ１１に入力される。テスト回路Ｔ１１に入力されたテスト入力信号ＳＩＮは、テスト同期信号であるクロック信号ＣＬＫに同期してテスト回路Ｔ１１にラッチされると共に、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３にそれぞれ出力される。
【００７１】
テスト回路Ｔ１〜Ｔ３に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にラッチされる。ラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ１、Ｍ２、Ｍ３にそれぞれ出力される。
【００７２】
その後、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータは、テスト回路Ｔ１、Ｔ２、Ｔ３にそれぞれ入力される。テスト回路Ｔ１、Ｔ２、Ｔ３は、記憶回路Ｍ１、Ｍ２、Ｍ３から読み出されたデータと予め設定されていたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へテスト出力信号としてそれぞれ出力する。
【００７３】
前記テスト回路Ｔ１〜Ｔ３の各々に設けられたラッチ回路にテスト入力信号がラッチされるのと同時に、テスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期して次段のテスト回路Ｔ４、Ｔ５、Ｔ６へそれぞれ出力される。テスト回路Ｔ４〜Ｔ６に入力されたテスト入力信号ＳＩＮは、クロック信号ＣＬＫに同期してテスト回路Ｔ４〜Ｔ６の各々に設けられたラッチ回路にラッチされる。テスト回路Ｔ４〜Ｔ６の各々にラッチされたテスト入力信号はデコーダで解釈され、テスト対象の記憶回路Ｍ４、Ｍ５、Ｍ６にそれぞれ出力される。
【００７４】
その後、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータは、テスト回路Ｔ４、Ｔ５、Ｔ６にそれぞれ入力される。テスト回路Ｔ４、Ｔ５、Ｔ６は、記憶回路Ｍ４、Ｍ５、Ｍ６から読み出されたデータと、前段のテスト回路Ｔ１、Ｔ２、Ｔ３から出力されたテスト出力信号との論理で決定された信号を、クロック信号ＣＬＫに同期してラッチ及びマルチプレクサ回路ＬＭ１１へそれぞれ出力する。ラッチ及びマルチプレクサ回路ＬＭ１１は、テスト回路Ｔ４、Ｔ５、Ｔ６から入力されたテスト出力信号のうち、いずれかを選択して半導体集積回路５１の外部へテスト出力信号ＳＯＵＴとして出力する。
【００７５】
以上説明したようにこの第３の実施の形態の変形例では、複数のテスト回路の各々にテスト信号をラッチするラッチ回路を持たせ、これらテスト回路をテスト信号配線に並列に接続し、さらにこれらテスト回路の各々の後段にテスト回路を設け、前段に１個のテスト回路を設けている。これにより、テスト信号の遅延を考慮する必要が無くなり、テスト信号配線の設計を容易に行うことが可能となる。このため、テスト対象の記憶回路の配置に対して大きな制約を与えることはない。また、同時に複数の記憶回路をテストできるため、テスト単価の上昇を抑制することができる。
【００７６】
前述した実施の形態及び変形例では、半導体集積回路の外部よりテスト信号を入力する場合を示したが、図９に示すように、半導体集積回路６１の内部に、テスト入力信号ＳＩＮ及びクロック信号ＣＬＫを含むテスト信号を発生するテスト信号発生回路６２を備えていてもよい。また、半導体集積回路の外部へテスト出力信号を出力する場合を示したが、図９に示すように、半導体集積回路６１の内部にテスト出力信号ＳＯＵＴが期待した値か否かを判定する合否判定回路６３を備えていてもよい。
【００７７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７８】
【発明の効果】
以上述べたようにこの発明によれば、テスト信号配線の設計を容易に行うことができ、さらにテスト実行に伴うテスト単価の上昇を抑制することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【図２】前記第１の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。
【図３】前記第１の実施の形態の変形例の半導体集積回路におけるテスト回路の詳細な構成を示すブロック図である。
【図４】前記第１の実施の形態の変形例の半導体集積回路の動作を示すタイミングチャートである。
【図５】前記変形例の半導体集積回路おける記憶回路間に、記憶回路を持たないテスト回路を挿入した例を示すブロック図である。
【図６】この発明の第２の実施の形態の半導体集積回路の構成を示すブロック図である。
【図７】この発明の第３の実施の形態の半導体集積回路の構成を示すブロック図である。
【図８】前記第３の実施の形態の変形例の半導体集積回路の構成を示すブロック図である。
【図９】前記実施の形態の半導体集積回路内に、テスト信号発生回路及び合否判定回路を備えた例を示すブロック図である。
【図１０】従来の半導体集積回路内における記憶回路、テスト回路、及びテスト信号配線の配置を示す図である。
【図１１】従来の前記半導体集積回路内におけるテスト回路のブロック図である。
【符号の説明】
１１、２１、３１、４１、５１、６１…半導体集積回路
Ｍ１〜Ｍ６…記憶回路
Ｔ１〜Ｔ６、Ｔ１１…テスト回路
１２…ＣＰＵ
Ｓ１…テスト信号
ＴＤ１、ＴＤ２、ＴＤ３…テスト信号遅延回路
ＤＣ１、ＤＣ２、ＤＣ３…デコーダ
ＭＸ１、ＭＸ２、ＭＸ３…マルチプレクサ
ＬＴ１、ＬＴ２、ＬＴ３…ラッチ回路
ＬＭ１、ＬＭ２、ＬＭ３、ＬＭ１１…ラッチ及びマルチプレクサ回路
ＤＬ１、ＤＬ２、ＤＬ３…遅延回路
ＳＩＮ…テスト入力信号
ＳＯＵＴ…テスト出力信号
ＣＬＫ…クロック信号
６２…テスト信号発生回路
６３…合否判定回路
Claims (20)
- 情報を記憶する第１、第２の半導体記憶回路と、
テスト入力信号、テスト出力信号、及びテスト動作の同期をとるために用いられるテスト同期信号を含むテスト信号が供給され、前記第１の半導体記憶回路の動作をテストする第１のテスト回路と、
前記第１のテスト回路の後段に接続され、前記第１のテスト回路から出力された前記テスト信号を受け取り、前記第２の半導体記憶回路の動作をテストする第２のテスト回路とを具備し、
前記第１のテスト回路は、前記テスト同期信号に同期して前記テスト入力信号を、前記第１の半導体記憶回路を動作させる情報として用いるとともに次段の前記第２のテスト回路へ出力し、前記第１の半導体記憶回路の出力と供給された前記テスト出力信号との論理で決定される信号を、前記テスト同期信号に同期して前記第２のテスト回路へテスト出力信号として出力することを特徴とする半導体集積回路。 - 前記第１のテスト回路は、前記テスト同期信号を遅延し、次段の前記第２のテスト回路のテスト同期信号として出力する遅延回路を備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記遅延回路は、前記テスト同期信号の遅延時間を調整することを特徴とする請求項２に記載の半導体集積回路。
- 前記第２のテスト回路は、前記第１のテスト回路から出力されたテスト同期信号を、遅延時間を調整して遅延し、出力する遅延回路を備え、
前記第１、第２のテスト回路は、テスト同期信号の遅延時間をそれぞれ独立して設定することを特徴とする請求項３に記載の半導体集積回路。 - 前記第１、第２のテスト回路はそれぞれ個別の識別コードを持ち、前記遅延時間は前記識別コードを含む情報によって設定されることを特徴とする請求項４に記載の半導体集積回路。
- 前記第１、第２のテスト回路の電源は、前記第１、第２の半導体記憶回路の電源と別に供給されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路。
- 外部入力端子及び外部出力端子を有し、前記テスト信号の少なくとも一部は、外部より前記外部入力端子へ入力され、前記外部出力端子から外部へ出力されることを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路。
- 前記テスト信号の少なくとも一部を発生するテスト信号発生回路と、
前記テスト信号の少なくとも一部を受け取り、合否を判定する合否判定回路と、
をさらに具備することを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路。 - 前記第１のテスト回路と前記第２のテスト回路との間に設けられ、前記テスト信号を遅延する第３のテスト回路をさらに具備し、前記第３のテスト回路は対応する半導体記憶回路を持たないことを特徴とする請求項１乃至８のいずれか１つに記載の半導体集積回路。
- 前記外部入力端子と前記第１のテスト回路との間に設けられ、前記外部入力端子に入力された前記テスト信号をラッチする第３のテスト回路をさらに具備し、前記第３のテスト回路は対応する半導体記憶回路を持たないことを特徴とする請求項７に記載の半導体集積回路。
- 前記テスト信号発生回路と前記第１のテスト回路との間に設けられ、前記テスト信号発生回路により発生された前記テスト信号をラッチする第３のテスト回路をさらに具備し、前記第３のテスト回路は対応する半導体記憶回路を持たないことを特徴とする請求項８に記載の半導体集積回路。
- 情報を記憶する複数の半導体記憶回路と、
テスト入力信号、テスト出力信号、及びテスト動作の同期をとるために用いられるテスト同期信号を含むテスト信号が供給され、複数の前記半導体記憶回路の動作をテストする複数のテスト回路とを具備し、
前記テスト回路は、前記テスト同期信号に同期して前記テスト入力信号を、前記半導体記憶回路を動作させる情報として用いるとともに次段の前記テスト回路へ出力し、前記半導体記憶回路の出力と供給された前記テスト出力信号との論理で決定される出力を、前記テスト同期信号に同期して次段の前記テスト回路へテスト出力信号として出力することを特徴とする半導体集積回路。 - 前記複数のテスト回路は、それぞれ、前記テスト同期信号を遅延し、次段の前記テスト回路のテスト同期信号として出力する遅延回路を備えることを特徴とする請求項１２に記載の半導体集積回路。
- 前記遅延回路は、前記テスト同期信号の遅延時間を調整することを特徴とする請求項１３に記載の半導体集積回路。
- 前記複数のテスト回路は、前記テスト同期信号の遅延時間をそれぞれ独立して設定することを特徴とする請求項１４に記載の半導体集積回路。
- 前記複数のテスト回路はそれぞれ個別の識別コードを持ち、前記遅延時間は前記識別コードを含む情報によって設定されることを特徴とする請求項１５に記載の半導体集積回路。
- 前記複数のテスト回路は、前記テスト信号が供給される信号配線に対して並列に接続された複数のテスト回路群を構成し、前記複数のテスト回路群はそれぞれ前記信号配線に対して直列に接続された複数のテスト回路を有すること特徴とする請求項１２に記載の半導体集積回路。
- 前記複数のテスト回路の電源は、前記複数の半導体記憶回路の電源と別に供給されていることを特徴とする請求項１２乃至１７のいずれか１つに記載の半導体集積回路。
- 外部入力端子及び外部出力端子を有し、前記テスト信号の少なくとも一部は、外部より前記外部入力端子へ入力され、前記外部出力端子から外部へ出力されることを特徴とする請求項１２乃至１８のいずれか１つに記載の半導体集積回路。
- 前記テスト信号の少なくとも一部を発生するテスト信号発生回路と、
前記テスト信号の少なくとも一部を受け取り、合否を判定する合否判定回路と、
をさらに具備することを特徴とする請求項１２乃至１８のいずれか１つに記載の半導体集積回路。
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| KR101321947B1 (ko) | 2007-09-20 | 2013-11-04 | 삼성전자주식회사 | 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법 |
| US8055966B1 (en) | 2007-12-17 | 2011-11-08 | Wi2Wi, Inc. | Built-in-self-repair arrangement for a single multiple-integrated circuit package and methods thereof |
| US7795894B1 (en) * | 2007-12-17 | 2010-09-14 | Wi2Wi, Inc. | Built-in-self-test arrangement for a single multiple-integrated circuit package and methods thereof |
| KR20100128105A (ko) * | 2009-05-27 | 2010-12-07 | 삼성전자주식회사 | 신뢰성 검증 반도체 장치 |
| US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
| US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
| US9304163B2 (en) * | 2013-11-07 | 2016-04-05 | Qualcomm Incorporated | Methodology for testing integrated circuits |
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