JP2002190527A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002190527A JP2002190527A JP2000390969A JP2000390969A JP2002190527A JP 2002190527 A JP2002190527 A JP 2002190527A JP 2000390969 A JP2000390969 A JP 2000390969A JP 2000390969 A JP2000390969 A JP 2000390969A JP 2002190527 A JP2002190527 A JP 2002190527A
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- JP
- Japan
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- circuit
- functional
- test
- function
- macro
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Abstract
(57)【要約】
【課題】機能マクロ回路の高速動作評価、電圧マージン
評価を行なう際の低電圧時でも、テスト回路の電源を独
立に制御することができ、テスト回路のパフォーマンス
を落とさずに機能マクロ回路の正確に評価し得るＩＣを
提供する 【解決手段】機能マクロの動作をする機能マクロ回路11
と、他の回路12,13 とを備え、機能マクロ回路は、機能
動作をする機能回路（DRAM111,I/F112）と、機能回路と
は電源が分離され、機能回路の機能を評価するためのテ
スト回路113 を含む。
評価を行なう際の低電圧時でも、テスト回路の電源を独
立に制御することができ、テスト回路のパフォーマンス
を落とさずに機能マクロ回路の正確に評価し得るＩＣを
提供する 【解決手段】機能マクロの動作をする機能マクロ回路11
と、他の回路12,13 とを備え、機能マクロ回路は、機能
動作をする機能回路（DRAM111,I/F112）と、機能回路と
は電源が分離され、機能回路の機能を評価するためのテ
スト回路113 を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、機能マクロ回路を
有する半導体集積回路（ＩＣ）に係り、特に機能マクロ
回路を評価するためのテスト回路を内蔵した機能マクロ
回路の電源分離方式に関するもので、例えば特定用途向
けＩＣなどに使用されるものである。
有する半導体集積回路（ＩＣ）に係り、特に機能マクロ
回路を評価するためのテスト回路を内蔵した機能マクロ
回路の電源分離方式に関するもので、例えば特定用途向
けＩＣなどに使用されるものである。
【０００２】
【従来の技術】図６は、機能マクロ回路を有するＩＣの
チップ上の従来のレイアウトの一例を示す。
チップ上の従来のレイアウトの一例を示す。
【０００３】チップ60上には、機能マクロ（MACRO ）の
機能動作をする機能マクロ回路61が他のロジック回路6
2、入出力（I/O ）回路63とともに配置されている。そ
して、機能マクロ回路61は第１系統の電源配線（本例で
は、電源電位VDD(MACRO)の配線64および接地電位VSS(MA
CRO)の配線65）に接続されており、ロジック回路62、I/
O 回路63は第２系統の電源配線（本例では、電源電位VD
D(LOGIC)の配線66および接地電位VSS(LOGIC)の配線67）
に共通に接続されている。
機能動作をする機能マクロ回路61が他のロジック回路6
2、入出力（I/O ）回路63とともに配置されている。そ
して、機能マクロ回路61は第１系統の電源配線（本例で
は、電源電位VDD(MACRO)の配線64および接地電位VSS(MA
CRO)の配線65）に接続されており、ロジック回路62、I/
O 回路63は第２系統の電源配線（本例では、電源電位VD
D(LOGIC)の配線66および接地電位VSS(LOGIC)の配線67）
に共通に接続されている。
【０００４】図７は、図６中の機能マクロ回路61を取り
出してレイアウトの一例を示す。
出してレイアウトの一例を示す。
【０００５】機能マクロ回路61は、コア回路部（例えば
DRAM611 ）およびインターフェース（I/F ）回路612 の
ような機能動作をする機能回路と、この機能回路の機能
を評価するためのコマンド生成、データ入力、出力デー
タの処理を行なうためのテスト（TEST）回路613 を含
む。
DRAM611 ）およびインターフェース（I/F ）回路612 の
ような機能動作をする機能回路と、この機能回路の機能
を評価するためのコマンド生成、データ入力、出力デー
タの処理を行なうためのテスト（TEST）回路613 を含
む。
【０００６】ここで、機能回路（DRAM611 およびI/F 回
路612 ）およびテスト回路613 のそれぞれは、第１系統
の電源配線64、65に共通に接続されている。
路612 ）およびテスト回路613 のそれぞれは、第１系統
の電源配線64、65に共通に接続されている。
【０００７】これにより、機能マクロ回路61の高速動作
評価や電圧マージン評価を行なう際、機能マクロ回路61
の電源電圧を高電圧／低電圧に振ったときに、機能回路
と比較してテスト回路613 の方が低電圧で動作不良にな
る場合では、機能マクロ回路61の正確な評価を行なうこ
とができない。
評価や電圧マージン評価を行なう際、機能マクロ回路61
の電源電圧を高電圧／低電圧に振ったときに、機能回路
と比較してテスト回路613 の方が低電圧で動作不良にな
る場合では、機能マクロ回路61の正確な評価を行なうこ
とができない。
【０００８】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、機能マクロ回路の高速動作評価や電圧マージン
評価を行なう際の低電圧時に機能マクロ回路の正確な評
価を行なうことができない場合があるという問題があっ
た。
ＩＣは、機能マクロ回路の高速動作評価や電圧マージン
評価を行なう際の低電圧時に機能マクロ回路の正確な評
価を行なうことができない場合があるという問題があっ
た。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、機能マクロ回路の高速動作評価、電圧マージ
ン評価を行なう際の低電圧時でも、テスト回路の電源を
独立に制御することができ、テスト回路のパフォーマン
スを落とさずに機能マクロ回路の正確に評価し得る半導
体集積回路を提供することを目的とする。
たもので、機能マクロ回路の高速動作評価、電圧マージ
ン評価を行なう際の低電圧時でも、テスト回路の電源を
独立に制御することができ、テスト回路のパフォーマン
スを落とさずに機能マクロ回路の正確に評価し得る半導
体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、機能マクロの
動作をする機能マクロ回路と、前記機能マクロ回路とは
異なる他の回路とを備える半導体集積回路であって、前
記機能マクロ回路は、機能動作をする機能回路と、前記
機能回路とは電源が分離され、前記機能回路の機能を評
価するためのテスト回路を含むことを特徴とする。
動作をする機能マクロ回路と、前記機能マクロ回路とは
異なる他の回路とを備える半導体集積回路であって、前
記機能マクロ回路は、機能動作をする機能回路と、前記
機能回路とは電源が分離され、前記機能回路の機能を評
価するためのテスト回路を含むことを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１２】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る機能マクロ回路を有するＩＣのチップ
上のレイアウトの一例を示す。
の実施形態に係る機能マクロ回路を有するＩＣのチップ
上のレイアウトの一例を示す。
【００１３】チップ10上には、機能マクロの機能動作を
する機能マクロ回路11が他のロジック回路12、入出力
（I/O ）回路13などとともに配置されており、複数系統
の電源配線が設けられている。
する機能マクロ回路11が他のロジック回路12、入出力
（I/O ）回路13などとともに配置されており、複数系統
の電源配線が設けられている。
【００１４】本例では、機能マクロ回路11の一部に第１
系統の電源電位VDD(MACRO)および接地電位VSS(MACRO)を
対応して供給する第１系統の電源配線14,15 と、ロジッ
ク回路12およびI/O 回路13に共通に第２系統の電源電位
VDD(LOGIC)および接地電位VSS(LOGIC)を対応して供給す
る第２系統の電源配線16,17 と、機能マクロ回路11のテ
スト回路（後述する）に電源電位VDD(TEST) および接地
電位VSS(TESTを対応して供給するテスト回路用の電源配
線18,19 が設けられている。
系統の電源電位VDD(MACRO)および接地電位VSS(MACRO)を
対応して供給する第１系統の電源配線14,15 と、ロジッ
ク回路12およびI/O 回路13に共通に第２系統の電源電位
VDD(LOGIC)および接地電位VSS(LOGIC)を対応して供給す
る第２系統の電源配線16,17 と、機能マクロ回路11のテ
スト回路（後述する）に電源電位VDD(TEST) および接地
電位VSS(TESTを対応して供給するテスト回路用の電源配
線18,19 が設けられている。
【００１５】図２は、図１中の機能マクロ回路11を取り
出してレイアウトの一例を示す。
出してレイアウトの一例を示す。
【００１６】この機能マクロ回路11は、コア回路部（例
えばDRAM111 ）およびI/F 回路112のような機能動作を
する機能回路と、この機能回路（DRAM111 およびI/F 回
路112 ）の機能を評価するために機能回路に対するコマ
ンド生成、データ入力、出力データの処理を行なうため
のテスト（TEST）回路113 を含む。
えばDRAM111 ）およびI/F 回路112のような機能動作を
する機能回路と、この機能回路（DRAM111 およびI/F 回
路112 ）の機能を評価するために機能回路に対するコマ
ンド生成、データ入力、出力データの処理を行なうため
のテスト（TEST）回路113 を含む。
【００１７】なお、上記テスト回路113 の機能として
は、（１）DRAM111 の基本的な機能／性能のテストを行
なう機能、（２）DRAM111 内部で発生する電圧（例えば
ワード線昇圧電圧）のレベルチェック機能、（３）DRAM
111 のメモリセルアレイにおける不良ビットのアドレス
の探索機能、（４）外部テスターとの間のインターフェ
ース機能などを有する。
は、（１）DRAM111 の基本的な機能／性能のテストを行
なう機能、（２）DRAM111 内部で発生する電圧（例えば
ワード線昇圧電圧）のレベルチェック機能、（３）DRAM
111 のメモリセルアレイにおける不良ビットのアドレス
の探索機能、（４）外部テスターとの間のインターフェ
ース機能などを有する。
【００１８】ここで、機能回路（DRAM111 およびI/F 回
路112 ）の電源系とテスト回路113の電源系とは分離さ
れている。例えば機能回路の電源系は前記第１系統の電
源配線14,15 に接続されているが、テスト回路113 の電
源系は、前記テスト回路用の電源配線18,19 に接続され
ている。このテスト回路用の電源配線18,19 は、本例で
は前記I/O 回路13の一部を経由して供給される。
路112 ）の電源系とテスト回路113の電源系とは分離さ
れている。例えば機能回路の電源系は前記第１系統の電
源配線14,15 に接続されているが、テスト回路113 の電
源系は、前記テスト回路用の電源配線18,19 に接続され
ている。このテスト回路用の電源配線18,19 は、本例で
は前記I/O 回路13の一部を経由して供給される。
【００１９】即ち、上記機能マクロ回路11は、機能回路
用の電源リング（リング状に張り巡られた電源配線）
と、テスト回路113 用の電源リングを持っており、両方
の電源リング上で、機能マクロ回路11外からの電源供給
を受けるための電源端子を持っている。
用の電源リング（リング状に張り巡られた電源配線）
と、テスト回路113 用の電源リングを持っており、両方
の電源リング上で、機能マクロ回路11外からの電源供給
を受けるための電源端子を持っている。
【００２０】図３は、図２に示した機能マクロ回路11に
おけるテスト回路113 と機能回路のDRAM111 およびI/F
回路112 との接続部にそれぞれ制御信号ＴＭにより制御
されるデータ制御回路（CTRL回路）114,115 を挿入した
一例を示す。
おけるテスト回路113 と機能回路のDRAM111 およびI/F
回路112 との接続部にそれぞれ制御信号ＴＭにより制御
されるデータ制御回路（CTRL回路）114,115 を挿入した
一例を示す。
【００２１】制御信号ＴＭが"H" レベル（機能マクロ回
路11のテスト動作モード）の時は、各データ制御回路11
4,115 は機能回路とテスト回路113 との相互間でデータ
の受け渡しを行なう。
路11のテスト動作モード）の時は、各データ制御回路11
4,115 は機能回路とテスト回路113 との相互間でデータ
の受け渡しを行なう。
【００２２】これに対して、制御信号ＴＭが"L" レベル
（機能マクロ回路11の通常動作モード）の時は、各デー
タ制御回路114,115 は機能回路へのデータを一定の論理
レベルに固定するように動作する。
（機能マクロ回路11の通常動作モード）の時は、各デー
タ制御回路114,115 は機能回路へのデータを一定の論理
レベルに固定するように動作する。
【００２３】なお、テスト回路113 の動作電源と機能回
路の動作電源の値が異なる場合には、テスト回路113 内
あるいはI/F 回路112 内にデータのレベルシフトを行な
うレベルシフト回路を設けるようにすればよい。
路の動作電源の値が異なる場合には、テスト回路113 内
あるいはI/F 回路112 内にデータのレベルシフトを行な
うレベルシフト回路を設けるようにすればよい。
【００２４】図４は、図２に示した機能マクロ回路11に
おけるテスト回路113 と機能回路（DRAM111 およびI/F
回路112 ）との接続部にモード選択に応じてデータ経路
を切り換えるための選択回路（SEL ）116 を挿入した一
例を示す。
おけるテスト回路113 と機能回路（DRAM111 およびI/F
回路112 ）との接続部にモード選択に応じてデータ経路
を切り換えるための選択回路（SEL ）116 を挿入した一
例を示す。
【００２５】この機能マクロ回路11において、通常動作
モード時には、選択回路116 は非活性状態になり、機能
回路は、ＩＣ内の他の回路から例えば30ビットのアドレ
スコマンドを受け、例えば256 ビットのデータを入／出
力する。テスト動作モード時には、テスト回路113 はテ
ストコマンドを受け、選択回路116 との間でデータを授
受する。このテスト動作モード時に活性状態になる選択
回路116 は、テスト回路113 からの例えば16ビットに圧
縮されたデータを30ビットのアドレスコマンドと256 ビ
ットの入力データに展開して機能回路に入力し、機能回
路からの256 ビットの出力データを例えば8 ビットのデ
ータに圧縮してテスト回路113 に入力する。
モード時には、選択回路116 は非活性状態になり、機能
回路は、ＩＣ内の他の回路から例えば30ビットのアドレ
スコマンドを受け、例えば256 ビットのデータを入／出
力する。テスト動作モード時には、テスト回路113 はテ
ストコマンドを受け、選択回路116 との間でデータを授
受する。このテスト動作モード時に活性状態になる選択
回路116 は、テスト回路113 からの例えば16ビットに圧
縮されたデータを30ビットのアドレスコマンドと256 ビ
ットの入力データに展開して機能回路に入力し、機能回
路からの256 ビットの出力データを例えば8 ビットのデ
ータに圧縮してテスト回路113 に入力する。
【００２６】上記構成のＩＣによれば、機能マクロ回路
11におけるテスト回路113 は、機能回路（DRAM111 およ
びI/F 回路112 ）とは電源が分離されており、機能回路
とは独立に制御することが可能になっている。
11におけるテスト回路113 は、機能回路（DRAM111 およ
びI/F 回路112 ）とは電源が分離されており、機能回路
とは独立に制御することが可能になっている。
【００２７】これにより、機能マクロ回路11の高速動作
評価、電圧マージン評価を行なう時に、機能回路の電源
電圧とテスト回路113 の電源電圧を別々に制御すること
が可能になっている。例えば、機能マクロ回路11の低電
圧マージン評価に際して通常電圧に対して−１０％の電
圧で評価する場合、機能回路には上記−１０％の電圧を
与えるが、テスト回路113 にはテスト回路自身の電圧マ
ージンを評価する必要がないので、通常電圧を与える。
評価、電圧マージン評価を行なう時に、機能回路の電源
電圧とテスト回路113 の電源電圧を別々に制御すること
が可能になっている。例えば、機能マクロ回路11の低電
圧マージン評価に際して通常電圧に対して−１０％の電
圧で評価する場合、機能回路には上記−１０％の電圧を
与えるが、テスト回路113 にはテスト回路自身の電圧マ
ージンを評価する必要がないので、通常電圧を与える。
【００２８】したがって、テスト回路113 は、電源が電
圧マージン評価の影響を受けずに通常電圧での動作を行
なうので、機能マクロ回路11の正確な電圧マージン評価
結果を取得することができる。また、テスト回路113 単
体でのDC評価をすることができる。
圧マージン評価の影響を受けずに通常電圧での動作を行
なうので、機能マクロ回路11の正確な電圧マージン評価
結果を取得することができる。また、テスト回路113 単
体でのDC評価をすることができる。
【００２９】しかも、前記したようなデータ制御回路11
4,115 を設けてテスト動作モード時はテスト回路113 へ
の電源供給を行い、通常動作モード時はテスト回路113
への電源供給を遮断してテスト回路113 の動作を停止さ
せることにより、機能マクロ回路11の通常動作時におけ
る電流消費を削減することが可能になる。
4,115 を設けてテスト動作モード時はテスト回路113 へ
の電源供給を行い、通常動作モード時はテスト回路113
への電源供給を遮断してテスト回路113 の動作を停止さ
せることにより、機能マクロ回路11の通常動作時におけ
る電流消費を削減することが可能になる。
【００３０】＜第１の実施形態の変形例＞第１の実施形
態では、テスト回路113 は、機能回路（DRAM111 および
I/F 回路112 ）に対するコマンド生成、データ入力、出
力データの処理を行なう例を示したが、これに限らず、
以下に述べるような変形実施が可能である。
態では、テスト回路113 は、機能回路（DRAM111 および
I/F 回路112 ）に対するコマンド生成、データ入力、出
力データの処理を行なう例を示したが、これに限らず、
以下に述べるような変形実施が可能である。
【００３１】（１）テスト回路113 は、機能回路に対す
るコマンド生成およびデータ入力の処理を行い、機能回
路でテスト回路113 に対する出力データの処理を行なう
ようにしてもよい。このようにすれば、テスト回路113
の構成を簡素化することができる。
るコマンド生成およびデータ入力の処理を行い、機能回
路でテスト回路113 に対する出力データの処理を行なう
ようにしてもよい。このようにすれば、テスト回路113
の構成を簡素化することができる。
【００３２】（２）テスト回路113 は、機能回路に対す
るコマンド生成の処理を行い、機能回路でデータ入力お
よびテスト回路に対する出力データの処理を行なうよう
にしてもよい。このようにすれば、テスト回路113 の構
成をより簡素化することができる。
るコマンド生成の処理を行い、機能回路でデータ入力お
よびテスト回路に対する出力データの処理を行なうよう
にしてもよい。このようにすれば、テスト回路113 の構
成をより簡素化することができる。
【００３３】＜第２の実施形態＞図５は、本発明の第２
の実施形態に係るＩＣに搭載されている機能マクロ回路
を取り出してレイアウトの一例を示す。
の実施形態に係るＩＣに搭載されている機能マクロ回路
を取り出してレイアウトの一例を示す。
【００３４】第２の実施形態に係るＩＣは、前述した第
１の実施形態に係るＩＣと比べて、ロジック回路12、I/
O 回路13などとともに機能マクロ回路11が搭載されてお
り、この機能マクロ回路11a の機能回路（DRAM111 およ
びI/F 回路112 ）の電源系とテスト回路113 の電源系と
が分離されている点は同じであるが、テスト回路113の
電源系は、ロジック回路12用の第２統別の電源配線16,1
7 に接続されている点が異なる。
１の実施形態に係るＩＣと比べて、ロジック回路12、I/
O 回路13などとともに機能マクロ回路11が搭載されてお
り、この機能マクロ回路11a の機能回路（DRAM111 およ
びI/F 回路112 ）の電源系とテスト回路113 の電源系と
が分離されている点は同じであるが、テスト回路113の
電源系は、ロジック回路12用の第２統別の電源配線16,1
7 に接続されている点が異なる。
【００３５】なお、上記機能マクロ回路11においても、
第１の実施形態において前述したように、テスト回路11
3 と機能回路のDRAM111 およびI/F 回路112 との接続部
にそれぞれ制御信号ＴＭにより制御されるデータ制御回
路を挿入したり、テスト回路113 の動作電源と機能回路
の動作電源の値が異なる場合には、各データ制御回路に
データのレベルシフト機能を設けたり、テスト回路113
と機能回路のDRAM111およびI/F 回路112 との接続部に
モード選択に応じてデータを切り換えるためのデータ選
択回路を挿入したりすることが可能である。
第１の実施形態において前述したように、テスト回路11
3 と機能回路のDRAM111 およびI/F 回路112 との接続部
にそれぞれ制御信号ＴＭにより制御されるデータ制御回
路を挿入したり、テスト回路113 の動作電源と機能回路
の動作電源の値が異なる場合には、各データ制御回路に
データのレベルシフト機能を設けたり、テスト回路113
と機能回路のDRAM111およびI/F 回路112 との接続部に
モード選択に応じてデータを切り換えるためのデータ選
択回路を挿入したりすることが可能である。
【００３６】したがって、上記構成のＩＣによれば、前
述した第１の実施形態のＩＣと基本的に同様の効果が得
られる。但し、テスト回路113 の電源系をロジック回路
12の電源系と共通に接続しているので、通常動作モード
時にはテスト回路113 への電源供給を遮断してテスト回
路113 の動作を停止させることす不可能である。
述した第１の実施形態のＩＣと基本的に同様の効果が得
られる。但し、テスト回路113 の電源系をロジック回路
12の電源系と共通に接続しているので、通常動作モード
時にはテスト回路113 への電源供給を遮断してテスト回
路113 の動作を停止させることす不可能である。
【００３７】
【発明の効果】上述したように本発明の半導体集積回路
によれば、機能マクロ回路の高速動作評価、電圧マージ
ン評価を行なう際の低電圧時でも、テスト回路の電源を
独立に制御することができ、テスト回路のパフォーマン
スを落とさずに機能マクロ回路の正確に評価することが
できる。
によれば、機能マクロ回路の高速動作評価、電圧マージ
ン評価を行なう際の低電圧時でも、テスト回路の電源を
独立に制御することができ、テスト回路のパフォーマン
スを落とさずに機能マクロ回路の正確に評価することが
できる。
【図１】本発明の第１の実施形態に係る機能マクロ回路
を有するＩＣのチップ上のレイアウトの一例を示す上面
図。
を有するＩＣのチップ上のレイアウトの一例を示す上面
図。
【図２】図１中の機能マクロ回路を取り出してレイアウ
トの一例を示す上面図。
トの一例を示す上面図。
【図３】図２に示した機能マクロ回路におけるテスト回
路と機能回路のDRAMおよびI/F回路との接続部にそれぞ
れデータ制御回路を挿入した一例を示すブロック図。
路と機能回路のDRAMおよびI/F回路との接続部にそれぞ
れデータ制御回路を挿入した一例を示すブロック図。
【図４】本発明の第２の実施形態に係るＩＣにロジック
回路、I/O 回路などとともに搭載されている機能マクロ
回路を取り出してレイアウトの一例を示す上面図。
回路、I/O 回路などとともに搭載されている機能マクロ
回路を取り出してレイアウトの一例を示す上面図。
【図５】本発明の第２の実施形態に係るＩＣに搭載され
ている機能マクロ回路を取り出してレイアウトの一例を
示す上面図。
ている機能マクロ回路を取り出してレイアウトの一例を
示す上面図。
【図６】機能マクロ回路を有するＩＣのチップ上の従来
のレイアウトの一例を示す上面図。
のレイアウトの一例を示す上面図。
【図７】図６中の機能マクロ回路を取り出してレイアウ
トの一例を示す上面図。
トの一例を示す上面図。
11…機能マクロ回路、 111 …DRAM（コア回路部）、 112 …I/F 回路、 113 …テスト回路、 12…ロジック回路、 13…入出力（I/O ）回路、 14,15 …第１系統の電源配線、 16,17 …第２系統の電源配線、 18,19 …テスト回路用の電源配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｕ Ｆターム(参考） 5F038 CA03 CD02 DF01 DF05 DF06 DF08 DF11 DF17 DT02 DT08 DT15 DT20 EZ20 5F064 BB14 EE52 FF07 FF48 HH10
Claims (7)
- 【請求項１】 機能マクロの動作をする機能マクロ回路
と、前記機能マクロ回路とは異なる他の回路とを備える
半導体集積回路であって、 前記機能マクロ回路は、機能動作をする機能回路と、前
記機能回路とは電源が分離され、前記機能回路の機能を
評価するためのテスト回路とを具備することを特徴とす
る半導体集積回路。 - 【請求項２】 前記テスト回路は、前記機能回路に対す
るコマンド生成、データ入力、出力データの処理を行な
うことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記テスト回路は、前記機能回路に対す
るコマンド生成およびデータ入力の処理を行い、前記機
能回路は前記テスト回路に対する出力データの処理を行
なうことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記テスト回路は、前記機能回路に対す
るコマンド生成の処理を行い、前記機能回路はデータ入
力および前記テスト回路に対する出力データの処理を行
なうことを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 前記テスト回路と機能回路との接続部に
挿入されたデータ制御回路をさらに具備し、前記データ
制御回路は、 前記機能マクロ回路のテスト動作モード時は、前記機能
回路とテスト回路との相互間でデータの受け渡しを行
し、前記機能マクロ回路の通常動作モード時は、機能回
路へのデータ入力を一定の論理レベルに固定するように
動作することを特徴とする請求項１乃至４のいずれか１
項に記載の半導体集積回路。 - 【請求項６】 前記テスト回路の動作電源と機能回路の
動作電源の値が異なり、前記テスト回路内あるいは機能
回路内にデータのレベルシフトを行なうレベルシフト回
路が設けられていることを特徴とする請求項５記載の半
導体集積回路。 - 【請求項７】 前記テスト動作モード時は前記テスト回
路への電源供給が行われ、前記通常動作モード時は前記
テスト回路への電源供給が遮断されてテスト回路の動作
が停止することを特徴とする請求項５または６記載の半
導体集積回路。
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|---|---|---|---|
| JP2000390969A JP2002190527A (ja) | 2000-12-22 | 2000-12-22 | 半導体集積回路 |
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|---|---|---|---|
| JP2000390969A JP2002190527A (ja) | 2000-12-22 | 2000-12-22 | 半導体集積回路 |
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|---|---|
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ID=18857223
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|---|---|---|---|
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|---|---|
| JP (1) | JP2002190527A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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