JP2004363374A - 電源制御機能を有する半導体集積回路装置 - Google Patents
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Abstract
【課題】微細プロセスを用いたシステムＬＳＩにおいて、動作不要なＳＴＯＰモード時に電源遮断を行うことなく、静止電源電流をより一層削減する。
【解決手段】それぞれが複数の動作モードに応じて異なる電源電圧で動作可能な１つあるいは複数のシステム回路ブロック１と、システム回路ブロック毎に設けられシステム回路ブロックの動作モードを制御するモード制御回路３と、システム回路ブロック毎の動作モードを検知してＬＳＩ外部に伝達するモード認識回路４とを備え、ＬＳＩ外部の電源では伝達された動作モード情報に応じてＬＳＩへの供給電源電圧レベルを調整する。さらに内部電圧の昇圧回路を備え、低電圧化の律則個所に昇圧回路から電源を供給することにより、内部電圧をさらに低電圧化させることで静止電源電流を削減する。
【選択図】 図１
【解決手段】それぞれが複数の動作モードに応じて異なる電源電圧で動作可能な１つあるいは複数のシステム回路ブロック１と、システム回路ブロック毎に設けられシステム回路ブロックの動作モードを制御するモード制御回路３と、システム回路ブロック毎の動作モードを検知してＬＳＩ外部に伝達するモード認識回路４とを備え、ＬＳＩ外部の電源では伝達された動作モード情報に応じてＬＳＩへの供給電源電圧レベルを調整する。さらに内部電圧の昇圧回路を備え、低電圧化の律則個所に昇圧回路から電源を供給することにより、内部電圧をさらに低電圧化させることで静止電源電流を削減する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、消費電力を低減する電源制御を行うことが可能な電源制御機能を有する半導体集積回路装置に関し、特に、微細プロセスを用いたシステムＬＳＩにおける静止電源電流を低減するための電源制御を行う技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路においてはシステムＬＳＩ化が進み、１個のＬＳＩチップに搭載されるトランジスタ数はますます増大してきている。それに伴い、低消費電流化、低価格化対策として、より微細なプロセスが使用されてきている。しかしながら、０．２５μｍ以下の微細プロセスにおいては、１個あたりのトランジスタのリーク電流が増加し、ＬＳＩの動作停止時（ＳＴＯＰモード）における静止電源電流の増加が無視出来ない値になってきている。
【０００３】
特に、電池駆動の携帯端末機器においては、待機時には通常はＬＳＩがＳＴＯＰモードになっているが、この静止電源電流の増加により、セットとしての駆動時間、消費電流において問題になってきている。そのため、携帯端末機器向けのＬＳＩにおいては、通常動作時（通常モード）の低消費電流化だけでなく、ＳＴＯＰモードでの低消費電流化を図る必要がある。
【０００４】
従来、マイクロコンピュータ（ＣＰＵ）やデジタルシグナルプロセッサ（ＤＳＰ）を内蔵したシステムＬＳＩではＳＴＯＰモード信号により回路を停止させ、個別のシステム回路部等についてもクロックを停止したりリセット状態にしたりする対策が一般に施されていた。
【０００５】
しかしながら、回路を停止させて低消費電流化を図るだけでは、微細化プロセスによる静止電源電流の増加に対処することができないため、複数のシステム回路を内蔵するようなＬＳＩにおいては、個別のシステム回路ブロックに対して動作不要時に電源供給を遮断する制御方法を採用する例が従来報告されている。
【０００６】
図７は、このような個別の回路ブロックの動作不要時に電源供給を遮断するシステムＬＳＩの構成例を示すブロック図である。図７において、７１はシステム回路１、７２はシステム回路２、７３は電源遮断制御回路、７４はメモリ、７５はマイクロプロセッサ、７６はリーク電流制御回路である。
【０００７】
システム回路１とシステム回路２は、個別に動作停止と電源供給遮断が可能な回路ブロックであり、電源遮断制御回路７３により起動停止が制御される。さらに、電源遮断制御回路７３は、システム回路において電源遮断時に失われてはならないデータをメモリ７４に退避させ、電源供給再開時に退避させたデータをメモリ７４からシステム回路にダウンロードする制御を行う。
【０００８】
リーク電流制御回路７６は、システム回路１あるいはシステム回路２が電源遮断されたときに、電源供給されている回路部とのインターフェイスにおけるリーク電流対策を行う回路である。このようにして、ＳＴＯＰモード時の静止電源電流を最大限に削減するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、電源遮断された回路部と電源供給されている回路部とのリーク電流対策や、メモリのデータが消滅することへの対策や、外部メモリからのデータダウンロード対応が必要であり、そのための設計工数も大きかった。
【００１０】
また、システムＬＳＩは、システムの複雑化と回路規模の著しい増加に伴い制御が複雑化し、ソフトウェア開発も非常に難しくなってきている。そのような状況において、上記従来の電源遮断方式ではソフトプログラムの変更量が大きく開発工数の増大を招いていた。
【００１１】
本発明は、上記従来の問題点を解決するものであり、微細プロセスを用いたシステムＬＳＩにおいて、動作不要なＳＴＯＰモード時において、電源遮断を行うことなく静止電源電流をより一層削減することができる電源制御機能を有する電源制御装置を提供することを目的とし、併せて、システムＬＳＩのソフトウェア開発工数を削減し、開発期間を短縮することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１の発明は、それぞれが複数の動作モードに応じて異なる電源電圧で動作可能な１つあるいは複数のシステム回路ブロックと、前記システム回路ブロック毎に設けられ前記システム回路ブロックの動作モードを制御するモード制御回路と、前記システム回路ブロック毎の動作モードを検知してＬＳＩ外部に伝達するモード認識回路とを備える。
【００１３】
上記構成によれば、ＬＳＩの動作不要時にＬＳＩ外部からの電源電圧供給レベルを通常動作電源電圧レベルより低電圧化することが可能となり、複数のシステム回路部を内蔵していても個別に動作不要時のシステム回路部の電源電圧レベルを制御することができ、静止電源電流を削減することができる。
【００１４】
また、システム回路部の動作モードに応じたきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モード毎に動作電源電流を削減することができる。また、ソフトウェア開発においても、少ない変更量で対応することができるため、開発工数を削減できるという優れた効果が得られる。
【００１５】
請求項２の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の端子側出力部に内蔵されるレベルシフタ回路および出力駆動回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記出力駆動回路に電源供給を行う昇圧回路とを備える。
【００１６】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となる。その結果、動作不要時のシステム回路部の電源電圧レベルをより低電圧で供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００１７】
請求項３の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う昇圧回路とを備える。
【００１８】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００１９】
請求項４の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、前記システム回路ブロックの電源と異なる電源の電位を降圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う降圧回路とを備える。
【００２０】
上記構成によれば、低電圧動作回路での律則個所である出力端子の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００２１】
請求項５の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、前記システム回路部の基板バイアスを制御する基板制御回路と、前記モード制御回路および前記モード認識回路および前記基板制御回路を含む電源制御回路部と前記システム回路ブロックとの間に挿入されるレベルシフタ回路群とを備え、前記システム回路部と前記電源制御回路部には相異なる電源から電源供給が行われる。
【００２２】
上記構成によれば、動作不要時の低電圧レベルの電源制御において、システム回路の動作モード状態に応じたきめ細かい電源電圧レベルの制御による動作電源電流および静止電源電流の削減を行うことができる上に、基板バイアス効果を利用した静止電源電流削減対策を選択することができる。その結果、より効果的に静止電源電流や動作電源電流を削減することができるという優れた効果を得ることができる。
【００２３】
請求項６の発明は、請求項１から５のいずれか一項記載の電源制御機能を有する半導体集積回路装置において、前記システム回路ブロックは通常閾値の内部回路用トランジスタであり、前記モード制御回路およびモード認識回路は低閾値の内部回路用トランジスタであり、前記レベルシフタは低閾値のＩＯ系トランジスタであり、前記入出力端子回路は通常閾値のＩＯ系トランジスタである。
【００２４】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となる。そのため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果を得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８は入出力端子である。システム回路部１にはプロッセッサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４が内蔵されている。
【００２６】
各構成要素間の接続関係を具体的に説明すると、ａはシステム回路部１からモード認識回路４に接続される出力信号、ｂとｃはシステム回路部１とモード制御回路３の間の入力および出力信号、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｆはシステム回路部１と入出力端子５の間に接続される入出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉとｈはモード制御回路３と出力端子６および入力端子７に接続される出力および入力信号である。
【００２７】
以上のように構成された第１の実施形態の半導体集積回路装置について、以下に動作を説明する。システム回路部１は動作状態として、例えば、通常モード、ＳＬＥＥＰモード、ＳＴＯＰモードを有し、この動作状態をモード認識回路４に伝え、それを出力端子８からＬＳＩ外部に伝達する。
【００２８】
ＬＳＩ外部の電源回路は、この情報によりシステム回路部１が動作不要であるか、あるいは高速動作不要であるかを判断できるため、システム回路部１の動作状態に応じてＬＳＩへの供給電源電圧レベルを調整することが可能となる。ＬＳＩの供給電源を動作モードに応じた電源電圧レベルに落とすことにより、ＬＳＩの動作電源電流や静止電源電流を削減することができる。
【００２９】
ＬＳＩの電源電圧レベルを通常電圧レベルに復帰するタイミング制御はモード制御回路３で制御され、復帰情報を直接入出力端子からＬＳＩ外部に伝達する。このとき、モード認識回路４を経由してＬＳＩ外部に伝達してもよい。また、図１ではシステム回路部を１つにして説明しているが、複数のシステム回路部を内蔵し、それぞれに電源制御回路を持たせることにより、回路毎のきめ細かい電源電圧レベル制御が可能となる。
【００３０】
以上のように、本実施形態の半導体集積回路装置によれば、ＬＳＩの動作不要時にＬＳＩ外部からの電源電圧供給レベルを通常動作電源電圧レベルより低電圧化することが可能となり、複数のシステム回路部を内蔵していても個別に動作不要時のシステム回路部の電源電圧レベルを制御することができ、静止電源電流を削減することができる。
【００３１】
また、本実施形態の回路構成ではシステム回路部の動作モードに応じたきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モード毎に動作電源電流を削減することができる。特に、携帯電話機における周期的にＳＴＯＰモードと通常モードを繰り返すＬＳＩや、複数の通信システムを内蔵するＬＳＩおよびセット端末器においては、ＬＳＩの電源制御を容易化することができる。また、ソフトウェア開発においても、少ない変更量で対応することができるため、開発工数を削減できるという優れた効果が得られる。
【００３２】
（第２の実施形態）
図２は、システムＬＳＩにおける本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図２において、２は電源制御回路部、３はモード制御回路、４はモード認識回路、９はレベルシフタ回路、１０はモード制御回路の出力トランジスタ、１１は昇圧回路であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図１と同様の構成要素については同一符号を付している。
【００３３】
各構成要素間の接続関係を具体的に説明すると、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路の出力トランジスタ１０と出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と昇圧回路１１とに接続する入力信号である。
【００３４】
モード制御回路３の出力信号はレベルシフタ回路９と接続され、レベルシフタ回路９は出力トランジスタ１０と接続されている。入出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｋとｊは昇圧回路１１の出力電圧であり、ｋはレベルシフタ回路９と出力トランジスタ１０の電源に、ｊは出力端子６のレベルシフタ回路の電源に接続されている。
【００３５】
以上のように構成された第２の実施形態の半導体集積回路装置について、以下に動作を説明する。第１の実施形態の半導体集積回路装置においては、動作不要時のシステムＬＳＩの電源電圧レベルをさらに低電圧化しようとすると、低電圧における出力端子のレベルシフタ動作が律則してくる。そこで、入出力端子の電源電圧とＬＳＩ内部回路の電源電圧の電位差を解消するために、昇圧回路１１の出力電位をレベルシフタ９、モード制御回路の出力トランジスタ１０、出力端子６のレベルシフタに供給する。
【００３６】
出力トランジスタ１０は動作モードの変更時や電源電圧レベルの復帰時にのみ動作するため非常に低速動作であり、昇圧回路の供給能力は数μＡ程度と非常に小さくて済み、昇圧回路自身も小さくすることができる。昇圧回路への入力信号ｈは通常動作時には昇圧回路を停止させるようにする。これに代えて、クロック入力を用いて昇圧を行う方法もある。
【００３７】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子動作の低電圧動作が可能となる。その結果、動作不要時のシステム回路部の電源電圧レベルをより低電圧で供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。また、動作モードにより動作電源電圧レベルの制御が可能なため、動作電源電流を削減する効果も得られる。
【００３８】
（第３の実施形態）
図３は、システムＬＳＩにおける本発明の第３の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図３において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、１１は昇圧回路、１２〜１４はレベルシフタ回路であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図１および図２と同様の構成要素については同一符号を付している。
【００３９】
各構成要素間の接続関係を具体的に説明すると、ｂとｃはシステム回路部１とレベルシフタ回路１３の間の入力および出力信号、ｄとｅはモード認識回路４とレベルシフタ回路１２の間の入力および出力信号であり、レベルシフタ回路１２、１３はモード制御回路３に接続されている。ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路３から出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と昇圧回路１１とに接続する入力信号である。
【００４０】
入力および出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｋ、ｊは１１の昇圧回路の出力電圧であり、ｋはモード制御回路３とレベルシフタ回路１２、１３の電源に、ｊは出力端子６のレベルシフタ回路の電源にそれぞれ接続されている。
【００４１】
以上のように構成された第３の実施形態の半導体集積回路装置について、以下に動作を説明する。第２の実施形態での半導体集積回路装置においてはモード制御回路の出力段のみを昇圧したが、本実施形態では出力端子６のレベルシフタ回路とモード制御回路３の全体に対して昇圧回路１１から電源が供給される。
【００４２】
これにより、動作不要時にシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、低電圧で出力端子６のレベルシフタ動作を保障するだけでなく、モード制御回路３自身を低電圧動作させることができるため、動作不要時のシステム回路部の電源電圧レベルをさらに低電圧にすることができ、より効果的に静止電源電流を削減することができる。
【００４３】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００４４】
（第４の実施形態）
図４は、システムＬＳＩにおける本発明の第４の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図４において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、１２〜１４はレベルシフタ回路、１５は降圧回路、１６は入出力系のＩＯ電源であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図３と同様の構成要素については同一符号を付している。
【００４５】
各構成要素間の接続関係を具体的に説明すると、ｂとｃはシステム回路部１とレベルシフタ回路１３の間の入力および出力信号、ｄとｅはモード認識回路４とレベルシフタ回路１２の間の入力および出力信号であり、レベルシフタ回路１２、１３はモード制御回路３に接続されている。ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路３から出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と降圧回路１５とに接続する入力信号である。
【００４６】
入力および出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｌはＩＯ電源１６の電圧であり降圧回路１５と入出力端子６〜８を含むＬＳＩ端子に電源を供給している。ｍは降圧回路１５の出力電圧であり、モード制御回路３、レベルシフタ回路１２、１３の電源に接続されている。
【００４７】
以上のように構成された第４の実施形態の半導体集積回路装置について、以下に動作を説明する。第２および第３の実施形態での半導体集積回路装置においては、低電圧動作における回路の律則個所に対して昇圧回路の電源を供給したが、本実施形態ではＩＯ電源１６を利用し、降圧回路１５で電圧レベルを降圧した電源電圧ｍをモード制御回路３に供給する。
【００４８】
これにより、動作不要時にシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、低電圧で出力端子６のレベルシフタ動作を保障するだけでなく、モード制御回路３自身を低電圧動作させることができるため、動作不要時のシステム回路部の電源電圧レベルをさらに低電圧にすることができ、より効果的に静止電源電流を削減することができる。
【００４９】
微細プロセスでは、通常はＩＯ端子の電源電圧が内部回路の電源電圧より高くなっているが、ＩＯ端子の電源電圧も従来の３Ｖから最近では１．８Ｖ程度に低電圧化が進んできている。その結果、ＩＯ端子の電源電圧と内部回路の電源電圧の電圧差はトランジスタの閾値電圧Ｖｔ程度の差になってきているため、降圧回路もトランジスタ１個分の電圧効果で対応でき、小さい降圧回路で対応できる。
【００５０】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００５１】
また、ＩＯ端子電源の低電圧化によりＩＯ電源電圧とＬＳＩ内部回路電源電圧の差が小さくなってきているため、より安定して出力端子とモード制御回路の低電圧動作が可能となるという優れた効果を得ることができる。
【００５２】
（第５の実施形態）
図５は、システムＬＳＩにおける本発明の第５の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図５において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８はレベルシフタ回路を内蔵する入出力端子である。システム回路部１にはプロッセサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４が内蔵されている。ここで、図１と同様の構成要素については同一符号を付しており、各構成要素間の接続関係は第１の実施形態の電源制御装置と同じである。
【００５３】
各回路を構成するトランジスタとして、内部回路用の内部トランジスタと入出力端子回路用のＩＯ系トランジスタとを使い分け、さらに、トランジスタの閾値電圧Ｖｔとして通常Ｖｔと低閾値の低Ｖｔとを次のように使い分ける。
【００５４】
システム回路部１は通常Ｖｔの内部トランジスタ、電源制御回路部２〜４は低Ｖｔの内部トランジスタ、入出力端子５および入出力端子６〜８の出力段は通常ＶｔのＩＯ系トランジスタ、入出力端子６〜８のレベルシフタ回路は低ＶｔのＩＯ系トランジスタで構成されている。
【００５５】
以上のように構成された第５の実施形態の半導体集積回路装置は、第１の実施形態の電源制御装置と同様の動作が可能であり、システム回路部の動作モード状態によるきめ細かい電源電圧レベルの制御ができるため、各回路の動作モードでの動作電源電流を削減することができる。
【００５６】
さらに、本実施形態の半導体集積回路装置は、電源制御回路部２と入出力端子６〜８のレベルシフタを低Ｖｔにすることにより、動作不要時におけるシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、入出力端子６〜８のレベルシフタ動作やモード制御回路３自身の動作を低電圧化することができるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができる。
【００５７】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子動作の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となる。そのため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果を得ることができる。
【００５８】
また、システム回路の動作モード状態によるきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モードでの動作電源電流を削減することもできるという優れた効果が得られる。また、閾値電圧Ｖｔ差におけるレベルシフタ回路や制御回路は不要であり、第１の実施形態における電源制御ソフトウェアを流用することができる。
【００５９】
（第６の実施形態）
図６は、システムＬＳＩにおける本発明の第６の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図６において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８は入出力端子、１７は基板制御回路、１８はレベルシフタ回路群である。システム回路部１にはプロッセサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４と基板制御回路１７が内蔵されている。ここで、図１と同様の構成要素については同一符号を付している。
【００６０】
本実施形態においては、システム回路部１には源制御回路部２の電源ＶＤＤとは異なる電源ＶＤＤ１が与えられ、システム回路部１と電源制御回路２とはレベルシフタ回路群１８を介して接続される構成になっている。
【００６１】
各構成要素間の接続関係を具体的に説明すると、ａとｓはシステム回路部１からモード認識回路４への出力信号、ｂとｑはモード制御回路３からシステム回路部１への出力信号、ｃとｐはシステム回路部１からモード制御回路３への出力信号、ｎとｔはシステム回路部１から基板制御回路１７への出力信号、ｏとｕは基板制御回路１７からシステム回路部１への出力信号であり、それぞれレベルシフタ回路群１８を介してシステム回路部１と電源制御回路部２の間を接続している。
【００６２】
さらに、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｖとｗは基板制御回路１７とモード認識回路４の間の入力および出力信号、ｆはシステム回路部１と入出力端子５の間に接続される入出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉとｈはモード制御回路３と出力端子６および入力端子７に接続される出力および入力信号である。
【００６３】
以上のように構成された第６の実施形態の半導体集積回路装置について、以下に動作を説明する。モード制御回路３とモード認識回路４による電源電圧を制御する電源制御では、動作状態によりシステム回路部１の電源を変更することにより、動作時の動作電源電流や動作停止時の静止電源電流の削減に効果をもたらすことができる。
【００６４】
さらに、第１の実施形態における半導体集積回路装置に対して、システム回路部１と電源制御回路２を別電源にし、システム回路部１の基板バイアスを制御する基板制御回路１７を内蔵することにより、動作不要時の静止電源電流を削減することができるようにする。電源制御と基板制御の切り替えは、モード認識回路４での動作モードによって切り替えられるようにする。
【００６５】
以上のように、本実施形態の半導体集積回路装置によれば、動作不要時の低電圧レベルの電源制御において、システム回路の動作モード状態に応じたきめ細かい電源電圧レベルの制御による動作電源電流および静止電源電流の削減を行うことができる上に、基板バイアス効果を利用した静止電源電流削減対策を選択することができる。その結果、より効果的に静止電源電流や動作電源電流を削減することができるという優れた効果を得ることができる。
【００６６】
【発明の効果】
本発明によれば、ＬＳＩチップサイズを必要最小限度の増加に押さえ、通常モード時の電流を増加させることなくＳＴＯＰモード時（動作不要時）の静止電源電流を削減できる。また、複数のシステム回路を内蔵した大規模なＬＳＩにおいても容易に電源制御を実施し静止電源電流を削減できる。また、電源制御における電圧設定をより低電圧化することができ、静止電源電流削減効果をより大きくすることができる。
【００６７】
また、本発明によれば、携帯電話機におけるように周期的にＳＴＯＰモードとノーマルモードを繰り返すＬＳＩや複数の通信システムを内蔵するＬＳＩおよびセット端末器において、ＬＳＩ電源制御を容易化することができ、静止電源電流を削減する効果だけでなく、ソフトウェア開発を容易にする環境を提供し、開発工数を削減し開発期間を短縮することができるという優れた効果が得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図２】本発明の第２の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図３】本発明の第３の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図４】本発明の第４の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図５】本発明の第５の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図６】本発明の第６の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図７】従来の電源供給遮断装置を有するシステムＬＳＩの構成例を示すブロック図。
【符号の説明】
１ システム回路部
２ 電源制御回路部
３ モード制御回路
４ モード認識回路
５ 入出力端子
６、８ 出力端子
７ 入力端子
９ レベルシフタ
１０ 出力トランジスタ
１１ 昇圧回路
１２、１３、１４ レベルシフタ
１５ 降圧回路
１６ ＩＯ電源
１７ 基板制御回路
１８ レベルシフタ回路群
７１ システム回路１
７２ システム回路２
７３ 電源遮断制御回路
７４ メモリ
７５ マイクロコンピュータ
７６ リーク電流制御回路
【発明の属する技術分野】
本発明は、消費電力を低減する電源制御を行うことが可能な電源制御機能を有する半導体集積回路装置に関し、特に、微細プロセスを用いたシステムＬＳＩにおける静止電源電流を低減するための電源制御を行う技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路においてはシステムＬＳＩ化が進み、１個のＬＳＩチップに搭載されるトランジスタ数はますます増大してきている。それに伴い、低消費電流化、低価格化対策として、より微細なプロセスが使用されてきている。しかしながら、０．２５μｍ以下の微細プロセスにおいては、１個あたりのトランジスタのリーク電流が増加し、ＬＳＩの動作停止時（ＳＴＯＰモード）における静止電源電流の増加が無視出来ない値になってきている。
【０００３】
特に、電池駆動の携帯端末機器においては、待機時には通常はＬＳＩがＳＴＯＰモードになっているが、この静止電源電流の増加により、セットとしての駆動時間、消費電流において問題になってきている。そのため、携帯端末機器向けのＬＳＩにおいては、通常動作時（通常モード）の低消費電流化だけでなく、ＳＴＯＰモードでの低消費電流化を図る必要がある。
【０００４】
従来、マイクロコンピュータ（ＣＰＵ）やデジタルシグナルプロセッサ（ＤＳＰ）を内蔵したシステムＬＳＩではＳＴＯＰモード信号により回路を停止させ、個別のシステム回路部等についてもクロックを停止したりリセット状態にしたりする対策が一般に施されていた。
【０００５】
しかしながら、回路を停止させて低消費電流化を図るだけでは、微細化プロセスによる静止電源電流の増加に対処することができないため、複数のシステム回路を内蔵するようなＬＳＩにおいては、個別のシステム回路ブロックに対して動作不要時に電源供給を遮断する制御方法を採用する例が従来報告されている。
【０００６】
図７は、このような個別の回路ブロックの動作不要時に電源供給を遮断するシステムＬＳＩの構成例を示すブロック図である。図７において、７１はシステム回路１、７２はシステム回路２、７３は電源遮断制御回路、７４はメモリ、７５はマイクロプロセッサ、７６はリーク電流制御回路である。
【０００７】
システム回路１とシステム回路２は、個別に動作停止と電源供給遮断が可能な回路ブロックであり、電源遮断制御回路７３により起動停止が制御される。さらに、電源遮断制御回路７３は、システム回路において電源遮断時に失われてはならないデータをメモリ７４に退避させ、電源供給再開時に退避させたデータをメモリ７４からシステム回路にダウンロードする制御を行う。
【０００８】
リーク電流制御回路７６は、システム回路１あるいはシステム回路２が電源遮断されたときに、電源供給されている回路部とのインターフェイスにおけるリーク電流対策を行う回路である。このようにして、ＳＴＯＰモード時の静止電源電流を最大限に削減するようにしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、電源遮断された回路部と電源供給されている回路部とのリーク電流対策や、メモリのデータが消滅することへの対策や、外部メモリからのデータダウンロード対応が必要であり、そのための設計工数も大きかった。
【００１０】
また、システムＬＳＩは、システムの複雑化と回路規模の著しい増加に伴い制御が複雑化し、ソフトウェア開発も非常に難しくなってきている。そのような状況において、上記従来の電源遮断方式ではソフトプログラムの変更量が大きく開発工数の増大を招いていた。
【００１１】
本発明は、上記従来の問題点を解決するものであり、微細プロセスを用いたシステムＬＳＩにおいて、動作不要なＳＴＯＰモード時において、電源遮断を行うことなく静止電源電流をより一層削減することができる電源制御機能を有する電源制御装置を提供することを目的とし、併せて、システムＬＳＩのソフトウェア開発工数を削減し、開発期間を短縮することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１の発明は、それぞれが複数の動作モードに応じて異なる電源電圧で動作可能な１つあるいは複数のシステム回路ブロックと、前記システム回路ブロック毎に設けられ前記システム回路ブロックの動作モードを制御するモード制御回路と、前記システム回路ブロック毎の動作モードを検知してＬＳＩ外部に伝達するモード認識回路とを備える。
【００１３】
上記構成によれば、ＬＳＩの動作不要時にＬＳＩ外部からの電源電圧供給レベルを通常動作電源電圧レベルより低電圧化することが可能となり、複数のシステム回路部を内蔵していても個別に動作不要時のシステム回路部の電源電圧レベルを制御することができ、静止電源電流を削減することができる。
【００１４】
また、システム回路部の動作モードに応じたきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モード毎に動作電源電流を削減することができる。また、ソフトウェア開発においても、少ない変更量で対応することができるため、開発工数を削減できるという優れた効果が得られる。
【００１５】
請求項２の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の端子側出力部に内蔵されるレベルシフタ回路および出力駆動回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記出力駆動回路に電源供給を行う昇圧回路とを備える。
【００１６】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となる。その結果、動作不要時のシステム回路部の電源電圧レベルをより低電圧で供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００１７】
請求項３の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う昇圧回路とを備える。
【００１８】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００１９】
請求項４の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、前記システム回路ブロックの電源と異なる電源の電位を降圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う降圧回路とを備える。
【００２０】
上記構成によれば、低電圧動作回路での律則個所である出力端子の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００２１】
請求項５の発明は、請求項１記載の電源制御機能を有する半導体集積回路装置において、前記システム回路部の基板バイアスを制御する基板制御回路と、前記モード制御回路および前記モード認識回路および前記基板制御回路を含む電源制御回路部と前記システム回路ブロックとの間に挿入されるレベルシフタ回路群とを備え、前記システム回路部と前記電源制御回路部には相異なる電源から電源供給が行われる。
【００２２】
上記構成によれば、動作不要時の低電圧レベルの電源制御において、システム回路の動作モード状態に応じたきめ細かい電源電圧レベルの制御による動作電源電流および静止電源電流の削減を行うことができる上に、基板バイアス効果を利用した静止電源電流削減対策を選択することができる。その結果、より効果的に静止電源電流や動作電源電流を削減することができるという優れた効果を得ることができる。
【００２３】
請求項６の発明は、請求項１から５のいずれか一項記載の電源制御機能を有する半導体集積回路装置において、前記システム回路ブロックは通常閾値の内部回路用トランジスタであり、前記モード制御回路およびモード認識回路は低閾値の内部回路用トランジスタであり、前記レベルシフタは低閾値のＩＯ系トランジスタであり、前記入出力端子回路は通常閾値のＩＯ系トランジスタである。
【００２４】
上記構成によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となる。そのため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果を得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８は入出力端子である。システム回路部１にはプロッセッサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４が内蔵されている。
【００２６】
各構成要素間の接続関係を具体的に説明すると、ａはシステム回路部１からモード認識回路４に接続される出力信号、ｂとｃはシステム回路部１とモード制御回路３の間の入力および出力信号、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｆはシステム回路部１と入出力端子５の間に接続される入出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉとｈはモード制御回路３と出力端子６および入力端子７に接続される出力および入力信号である。
【００２７】
以上のように構成された第１の実施形態の半導体集積回路装置について、以下に動作を説明する。システム回路部１は動作状態として、例えば、通常モード、ＳＬＥＥＰモード、ＳＴＯＰモードを有し、この動作状態をモード認識回路４に伝え、それを出力端子８からＬＳＩ外部に伝達する。
【００２８】
ＬＳＩ外部の電源回路は、この情報によりシステム回路部１が動作不要であるか、あるいは高速動作不要であるかを判断できるため、システム回路部１の動作状態に応じてＬＳＩへの供給電源電圧レベルを調整することが可能となる。ＬＳＩの供給電源を動作モードに応じた電源電圧レベルに落とすことにより、ＬＳＩの動作電源電流や静止電源電流を削減することができる。
【００２９】
ＬＳＩの電源電圧レベルを通常電圧レベルに復帰するタイミング制御はモード制御回路３で制御され、復帰情報を直接入出力端子からＬＳＩ外部に伝達する。このとき、モード認識回路４を経由してＬＳＩ外部に伝達してもよい。また、図１ではシステム回路部を１つにして説明しているが、複数のシステム回路部を内蔵し、それぞれに電源制御回路を持たせることにより、回路毎のきめ細かい電源電圧レベル制御が可能となる。
【００３０】
以上のように、本実施形態の半導体集積回路装置によれば、ＬＳＩの動作不要時にＬＳＩ外部からの電源電圧供給レベルを通常動作電源電圧レベルより低電圧化することが可能となり、複数のシステム回路部を内蔵していても個別に動作不要時のシステム回路部の電源電圧レベルを制御することができ、静止電源電流を削減することができる。
【００３１】
また、本実施形態の回路構成ではシステム回路部の動作モードに応じたきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モード毎に動作電源電流を削減することができる。特に、携帯電話機における周期的にＳＴＯＰモードと通常モードを繰り返すＬＳＩや、複数の通信システムを内蔵するＬＳＩおよびセット端末器においては、ＬＳＩの電源制御を容易化することができる。また、ソフトウェア開発においても、少ない変更量で対応することができるため、開発工数を削減できるという優れた効果が得られる。
【００３２】
（第２の実施形態）
図２は、システムＬＳＩにおける本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図２において、２は電源制御回路部、３はモード制御回路、４はモード認識回路、９はレベルシフタ回路、１０はモード制御回路の出力トランジスタ、１１は昇圧回路であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図１と同様の構成要素については同一符号を付している。
【００３３】
各構成要素間の接続関係を具体的に説明すると、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路の出力トランジスタ１０と出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と昇圧回路１１とに接続する入力信号である。
【００３４】
モード制御回路３の出力信号はレベルシフタ回路９と接続され、レベルシフタ回路９は出力トランジスタ１０と接続されている。入出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｋとｊは昇圧回路１１の出力電圧であり、ｋはレベルシフタ回路９と出力トランジスタ１０の電源に、ｊは出力端子６のレベルシフタ回路の電源に接続されている。
【００３５】
以上のように構成された第２の実施形態の半導体集積回路装置について、以下に動作を説明する。第１の実施形態の半導体集積回路装置においては、動作不要時のシステムＬＳＩの電源電圧レベルをさらに低電圧化しようとすると、低電圧における出力端子のレベルシフタ動作が律則してくる。そこで、入出力端子の電源電圧とＬＳＩ内部回路の電源電圧の電位差を解消するために、昇圧回路１１の出力電位をレベルシフタ９、モード制御回路の出力トランジスタ１０、出力端子６のレベルシフタに供給する。
【００３６】
出力トランジスタ１０は動作モードの変更時や電源電圧レベルの復帰時にのみ動作するため非常に低速動作であり、昇圧回路の供給能力は数μＡ程度と非常に小さくて済み、昇圧回路自身も小さくすることができる。昇圧回路への入力信号ｈは通常動作時には昇圧回路を停止させるようにする。これに代えて、クロック入力を用いて昇圧を行う方法もある。
【００３７】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子動作の低電圧動作が可能となる。その結果、動作不要時のシステム回路部の電源電圧レベルをより低電圧で供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。また、動作モードにより動作電源電圧レベルの制御が可能なため、動作電源電流を削減する効果も得られる。
【００３８】
（第３の実施形態）
図３は、システムＬＳＩにおける本発明の第３の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図３において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、１１は昇圧回路、１２〜１４はレベルシフタ回路であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図１および図２と同様の構成要素については同一符号を付している。
【００３９】
各構成要素間の接続関係を具体的に説明すると、ｂとｃはシステム回路部１とレベルシフタ回路１３の間の入力および出力信号、ｄとｅはモード認識回路４とレベルシフタ回路１２の間の入力および出力信号であり、レベルシフタ回路１２、１３はモード制御回路３に接続されている。ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路３から出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と昇圧回路１１とに接続する入力信号である。
【００４０】
入力および出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｋ、ｊは１１の昇圧回路の出力電圧であり、ｋはモード制御回路３とレベルシフタ回路１２、１３の電源に、ｊは出力端子６のレベルシフタ回路の電源にそれぞれ接続されている。
【００４１】
以上のように構成された第３の実施形態の半導体集積回路装置について、以下に動作を説明する。第２の実施形態での半導体集積回路装置においてはモード制御回路の出力段のみを昇圧したが、本実施形態では出力端子６のレベルシフタ回路とモード制御回路３の全体に対して昇圧回路１１から電源が供給される。
【００４２】
これにより、動作不要時にシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、低電圧で出力端子６のレベルシフタ動作を保障するだけでなく、モード制御回路３自身を低電圧動作させることができるため、動作不要時のシステム回路部の電源電圧レベルをさらに低電圧にすることができ、より効果的に静止電源電流を削減することができる。
【００４３】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子回路の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００４４】
（第４の実施形態）
図４は、システムＬＳＩにおける本発明の第４の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図４において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、１２〜１４はレベルシフタ回路、１５は降圧回路、１６は入出力系のＩＯ電源であり、６〜８は入出力端子でレベルシフタ回路を内蔵している。ここで、図３と同様の構成要素については同一符号を付している。
【００４５】
各構成要素間の接続関係を具体的に説明すると、ｂとｃはシステム回路部１とレベルシフタ回路１３の間の入力および出力信号、ｄとｅはモード認識回路４とレベルシフタ回路１２の間の入力および出力信号であり、レベルシフタ回路１２、１３はモード制御回路３に接続されている。ｇはモード認識回路４から出力端子８に接続される出力信号、ｉはモード制御回路３から出力端子６に接続される出力信号、ｈは入力端子７からモード制御回路３と降圧回路１５とに接続する入力信号である。
【００４６】
入力および出力端子６〜８には内部回路の電源電圧と入出力端子の電源電圧の電圧レベル差を調整するためのレベルシフタが内蔵されている。ｌはＩＯ電源１６の電圧であり降圧回路１５と入出力端子６〜８を含むＬＳＩ端子に電源を供給している。ｍは降圧回路１５の出力電圧であり、モード制御回路３、レベルシフタ回路１２、１３の電源に接続されている。
【００４７】
以上のように構成された第４の実施形態の半導体集積回路装置について、以下に動作を説明する。第２および第３の実施形態での半導体集積回路装置においては、低電圧動作における回路の律則個所に対して昇圧回路の電源を供給したが、本実施形態ではＩＯ電源１６を利用し、降圧回路１５で電圧レベルを降圧した電源電圧ｍをモード制御回路３に供給する。
【００４８】
これにより、動作不要時にシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、低電圧で出力端子６のレベルシフタ動作を保障するだけでなく、モード制御回路３自身を低電圧動作させることができるため、動作不要時のシステム回路部の電源電圧レベルをさらに低電圧にすることができ、より効果的に静止電源電流を削減することができる。
【００４９】
微細プロセスでは、通常はＩＯ端子の電源電圧が内部回路の電源電圧より高くなっているが、ＩＯ端子の電源電圧も従来の３Ｖから最近では１．８Ｖ程度に低電圧化が進んできている。その結果、ＩＯ端子の電源電圧と内部回路の電源電圧の電圧差はトランジスタの閾値電圧Ｖｔ程度の差になってきているため、降圧回路もトランジスタ１個分の電圧効果で対応でき、小さい降圧回路で対応できる。
【００５０】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果が得られる。
【００５１】
また、ＩＯ端子電源の低電圧化によりＩＯ電源電圧とＬＳＩ内部回路電源電圧の差が小さくなってきているため、より安定して出力端子とモード制御回路の低電圧動作が可能となるという優れた効果を得ることができる。
【００５２】
（第５の実施形態）
図５は、システムＬＳＩにおける本発明の第５の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図５において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８はレベルシフタ回路を内蔵する入出力端子である。システム回路部１にはプロッセサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４が内蔵されている。ここで、図１と同様の構成要素については同一符号を付しており、各構成要素間の接続関係は第１の実施形態の電源制御装置と同じである。
【００５３】
各回路を構成するトランジスタとして、内部回路用の内部トランジスタと入出力端子回路用のＩＯ系トランジスタとを使い分け、さらに、トランジスタの閾値電圧Ｖｔとして通常Ｖｔと低閾値の低Ｖｔとを次のように使い分ける。
【００５４】
システム回路部１は通常Ｖｔの内部トランジスタ、電源制御回路部２〜４は低Ｖｔの内部トランジスタ、入出力端子５および入出力端子６〜８の出力段は通常ＶｔのＩＯ系トランジスタ、入出力端子６〜８のレベルシフタ回路は低ＶｔのＩＯ系トランジスタで構成されている。
【００５５】
以上のように構成された第５の実施形態の半導体集積回路装置は、第１の実施形態の電源制御装置と同様の動作が可能であり、システム回路部の動作モード状態によるきめ細かい電源電圧レベルの制御ができるため、各回路の動作モードでの動作電源電流を削減することができる。
【００５６】
さらに、本実施形態の半導体集積回路装置は、電源制御回路部２と入出力端子６〜８のレベルシフタを低Ｖｔにすることにより、動作不要時におけるシステムＬＳＩの電源電圧レベルをさらに低電圧化したときに、入出力端子６〜８のレベルシフタ動作やモード制御回路３自身の動作を低電圧化することができるため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができる。
【００５７】
以上のように、本実施形態の半導体集積回路装置によれば、低電圧動作回路での律則個所である出力端子動作の低電圧動作が可能となるだけでなく、モード制御回路の低電圧動作が可能となる。そのため、動作不要時のシステム回路部の電源電圧レベルをより低電圧供給することができ、より効果的に静止電源電流を削減することができるという優れた効果を得ることができる。
【００５８】
また、システム回路の動作モード状態によるきめ細かい電源電圧レベルの制御も可能となるため、各回路の動作モードでの動作電源電流を削減することもできるという優れた効果が得られる。また、閾値電圧Ｖｔ差におけるレベルシフタ回路や制御回路は不要であり、第１の実施形態における電源制御ソフトウェアを流用することができる。
【００５９】
（第６の実施形態）
図６は、システムＬＳＩにおける本発明の第６の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図６において、１はシステム回路部、２は電源制御回路部、３はモード制御回路、４はモード認識回路、５〜８は入出力端子、１７は基板制御回路、１８はレベルシフタ回路群である。システム回路部１にはプロッセサとロジック回路やメモリが内蔵され、電源制御回路部２にはモード制御回路３とモード認識回路４と基板制御回路１７が内蔵されている。ここで、図１と同様の構成要素については同一符号を付している。
【００６０】
本実施形態においては、システム回路部１には源制御回路部２の電源ＶＤＤとは異なる電源ＶＤＤ１が与えられ、システム回路部１と電源制御回路２とはレベルシフタ回路群１８を介して接続される構成になっている。
【００６１】
各構成要素間の接続関係を具体的に説明すると、ａとｓはシステム回路部１からモード認識回路４への出力信号、ｂとｑはモード制御回路３からシステム回路部１への出力信号、ｃとｐはシステム回路部１からモード制御回路３への出力信号、ｎとｔはシステム回路部１から基板制御回路１７への出力信号、ｏとｕは基板制御回路１７からシステム回路部１への出力信号であり、それぞれレベルシフタ回路群１８を介してシステム回路部１と電源制御回路部２の間を接続している。
【００６２】
さらに、ｄとｅはモード制御回路３とモード認識回路４の間の入力および出力信号、ｖとｗは基板制御回路１７とモード認識回路４の間の入力および出力信号、ｆはシステム回路部１と入出力端子５の間に接続される入出力信号、ｇはモード認識回路４から出力端子８に接続される出力信号、ｉとｈはモード制御回路３と出力端子６および入力端子７に接続される出力および入力信号である。
【００６３】
以上のように構成された第６の実施形態の半導体集積回路装置について、以下に動作を説明する。モード制御回路３とモード認識回路４による電源電圧を制御する電源制御では、動作状態によりシステム回路部１の電源を変更することにより、動作時の動作電源電流や動作停止時の静止電源電流の削減に効果をもたらすことができる。
【００６４】
さらに、第１の実施形態における半導体集積回路装置に対して、システム回路部１と電源制御回路２を別電源にし、システム回路部１の基板バイアスを制御する基板制御回路１７を内蔵することにより、動作不要時の静止電源電流を削減することができるようにする。電源制御と基板制御の切り替えは、モード認識回路４での動作モードによって切り替えられるようにする。
【００６５】
以上のように、本実施形態の半導体集積回路装置によれば、動作不要時の低電圧レベルの電源制御において、システム回路の動作モード状態に応じたきめ細かい電源電圧レベルの制御による動作電源電流および静止電源電流の削減を行うことができる上に、基板バイアス効果を利用した静止電源電流削減対策を選択することができる。その結果、より効果的に静止電源電流や動作電源電流を削減することができるという優れた効果を得ることができる。
【００６６】
【発明の効果】
本発明によれば、ＬＳＩチップサイズを必要最小限度の増加に押さえ、通常モード時の電流を増加させることなくＳＴＯＰモード時（動作不要時）の静止電源電流を削減できる。また、複数のシステム回路を内蔵した大規模なＬＳＩにおいても容易に電源制御を実施し静止電源電流を削減できる。また、電源制御における電圧設定をより低電圧化することができ、静止電源電流削減効果をより大きくすることができる。
【００６７】
また、本発明によれば、携帯電話機におけるように周期的にＳＴＯＰモードとノーマルモードを繰り返すＬＳＩや複数の通信システムを内蔵するＬＳＩおよびセット端末器において、ＬＳＩ電源制御を容易化することができ、静止電源電流を削減する効果だけでなく、ソフトウェア開発を容易にする環境を提供し、開発工数を削減し開発期間を短縮することができるという優れた効果が得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図２】本発明の第２の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図３】本発明の第３の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図４】本発明の第４の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図５】本発明の第５の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図６】本発明の第６の実施形態の電源制御機能を有する半導体集積回路装置の構成を示すブロック図。
【図７】従来の電源供給遮断装置を有するシステムＬＳＩの構成例を示すブロック図。
【符号の説明】
１ システム回路部
２ 電源制御回路部
３ モード制御回路
４ モード認識回路
５ 入出力端子
６、８ 出力端子
７ 入力端子
９ レベルシフタ
１０ 出力トランジスタ
１１ 昇圧回路
１２、１３、１４ レベルシフタ
１５ 降圧回路
１６ ＩＯ電源
１７ 基板制御回路
１８ レベルシフタ回路群
７１ システム回路１
７２ システム回路２
７３ 電源遮断制御回路
７４ メモリ
７５ マイクロコンピュータ
７６ リーク電流制御回路
Claims (6)
- それぞれが複数の動作モードに応じて異なる電源電圧で動作可能な１つあるいは複数のシステム回路ブロックと、前記システム回路ブロック毎に設けられ前記システム回路ブロックの動作モードを制御するモード制御回路と、前記システム回路ブロック毎の動作モードを検知してＬＳＩ外部に伝達するモード認識回路とを備える電源制御機能を有する半導体集積回路装置。
- 入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の端子側出力部に内蔵されるレベルシフタ回路および出力駆動回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記出力駆動回路に電源供給を行う昇圧回路とを備える請求項１記載の電源制御機能を有する半導体集積回路装置。
- 入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、内部電源電位を昇圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う昇圧回路とを備える請求項１記載の電源制御機能を有する半導体集積回路装置。
- 入出力端子回路に内蔵されるレベルシフタ回路と、前記モード制御回路の前記システム回路ブロックとの接続部に内蔵されるレベルシフタ回路と、前記システム回路ブロックの電源と異なる電源の電位を降圧して前記レベルシフタ回路および前記モード制御回路に電源供給を行う降圧回路とを備える請求項１記載の電源制御機能を有する半導体集積回路装置。
- 前記システム回路部の基板バイアスを制御する基板制御回路と、前記モード制御回路および前記モード認識回路および前記基板制御回路を含む電源制御回路部と前記システム回路ブロックとの間に挿入されるレベルシフタ回路群とを備え、前記システム回路部と前記電源制御回路部には相異なる電源から電源供給が行われる請求項１記載の電源制御機能を有する半導体集積回路装置。
- 前記システム回路ブロックは通常閾値の内部回路用トランジスタであり、前記モード制御回路およびモード認識回路は低閾値の内部回路用トランジスタであり、前記レベルシフタは低閾値のＩＯ系トランジスタであり、前記入出力端子回路は通常閾値のＩＯ系トランジスタである請求項１から５のいずれか一項記載の電源制御機能を有する半導体集積回路装置。
Priority Applications (1)
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|---|---|---|---|
| JP2003160754A JP2004363374A (ja) | 2003-06-05 | 2003-06-05 | 電源制御機能を有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003160754A JP2004363374A (ja) | 2003-06-05 | 2003-06-05 | 電源制御機能を有する半導体集積回路装置 |
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| JP2003160754A Withdrawn JP2004363374A (ja) | 2003-06-05 | 2003-06-05 | 電源制御機能を有する半導体集積回路装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103047A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 半導体集積回路装置 |
| JP2011096117A (ja) * | 2009-10-30 | 2011-05-12 | Fujitsu Ltd | 集積回路装置 |
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2003
- 2003-06-05 JP JP2003160754A patent/JP2004363374A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103047A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 半導体集積回路装置 |
| US7675804B2 (en) | 2006-10-20 | 2010-03-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and semiconductor device including plurality of semiconductor circuits |
| JP2011096117A (ja) * | 2009-10-30 | 2011-05-12 | Fujitsu Ltd | 集積回路装置 |
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