KR20080071819A - 반도체 집적 회로 장치 및 그것의 전력 제어 방법 - Google Patents

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Abstract

여기에 제공되는 반도체 집적 회로 장치는 논리 블록과; 그리고 상기 논리 블록으로 공급되는 동작 전압을 제어하는 전압 제어 회로를 포함하며, 상기 전압 제어 회로는 상기 논리 블록의 초기 동작시 단계적으로 증가되도록 상기 동작 전압을 제어한다.

Description

반도체 집적 회로 장치 및 그것의 전력 제어 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND POWER CONTROL METHOD THEREOF}
도 1은 본 발명에 따른 반도체 집적 회로 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명에 따른 공급 전압의 변화를 보여주는 그래프이다.
도 3은 도 1에 도시된 반도체 집적 회로 장치의 파워 게이트 회로를 자세히 보여주는 블록도이다.
도 4는 본 발명에 따른 반도체 집적 회로 장치가 슬립 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 반도체 집적 회로 장치가 슬립 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 6은 본 발명에 따른 반도체 집적 회로 장치가 트랜지언트 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 반도체 집적 회로 장치가 트랜지언트 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 8은 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
도 9는 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 10은 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때의 노이즈 감소 효과를 보여주는 그래프이다.
도 11은 본 발명에 따른 반도체 집적 회로 장치가 리텐션 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
도 12는 본 발명에 따른 반도체 집적 회로 장치가 리텐션 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 집적 회로 장치 110 : 파워 게이트 회로
120 : 전압 검출기 130 : 제어기
140 : 제어부 200 : 논리 블록
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 누설 전력을 줄일 수 있는 반도체 집적 회로 장치에 관한 것이다.
반도체 제조 공정이 미세 공정(예를 들면, 수십 nm)으로 진입함에 따라 반도체 메모리 장치의 누설 전력이 기하급수적으로 증가한다. 따라서 휴대용 배터리로부터 전력을 공급받는 모바일 장치에 있어서는 누설 전력을 감소시키는 것이 중요 하다.
누설 전력을 감소시키기 위한 다양한 기술들이 제안되었다. 이 중 파워 게이팅(Power Gating)은 최근에 개발된 대기상태에서의 효율적인 누설 전력 감소 기술이다. 파워 게이팅에서는 스위치로서 슬립 트랜지스터(Sleep Transistor)를 사용하여 대기상태에 있는 블록으로의 전원 공급을 차단한다. 따라서 누설 전력을 근본적으로 감소시키는 것이 가능해진다. 그런데 대기 상태에서 정상 동작 상태로 전환하는 과정에서 다시 동작시키고자 하는 블록에 전원을 공급해야 한다. 그러나 이 과정에서 전류의 급격한 변화가 발생하고 이는 시스템에 불필요한 노이즈를 발생시킨다. 이러한 노이즈를 일반적으로 그라운드 바운스 노이즈(Ground Bounce Noise)라고 하며 이는 회로에 악영향을 주어 시스템의 오동작을 유발시킨다.
따라서 이러한 노이즈를 줄이기 위하여 일반적인 파워 게이팅 회로에서는 시간차(Time Delay)를 두고 슬립 트랜지스터들을 순차적으로 턴 온(Turn On) 시키는 방법이 사용된다. 슬립 트랜지스터들이 순차적으로 턴 온 되기 때문에 전류의 급격한 변화가 발생하지 않는다. 그러나 충분한 지연을 위해서는 다수의 딜레이(Delay) 소자들이 필요하기 때문에 칩의 크기가 커진다.
또한 두 개의 슬립 트랜지스터들을 직렬로 연결하고 슬립 트랜지스터들 사이에 커패시터를 연결하여 전류의 급격한 변화를 막는 방법도 있다. 그러나 이 경우 슬립 트랜지스터에 의한 전압 강하가 발생하여 칩의 성능이 저하된다.
따라서 그라운드 바운스 노이즈를 최소화하면서도 크기와 성능이 양호한 파워 게이팅 회로가 요구된다.
본 발명의 목적은 노이즈에 의한 영향을 받지 않고, 누설 전류를 최소화할 수 있는 반도체 집적 회로 장치 및 그것의 전력 제어 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전력 소모를 줄일 수 있는 반도체 집적 회로 장치의 전력 제어 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 논리 블록과; 그리고 상기 논리 블록으로 공급되는 동작 전압을 제어하는 전압 제어 회로를 포함하며, 상기 전압 제어 회로는 상기 논리 블록의 초기 동작시 단계적으로 증가되도록 상기 동작 전압을 제어하는 반도체 집적 회로 장치를 제공한다.
예시적인 실시예에 있어서, 상기 전압 제어 회로는 상기 논리 블록으로 상기 동작 전압을 공급하는 파워 게이트 회로와; 그리고 상기 동작 전압과 외부로부터의 명령에 응답하여 상기 파워 게이트 회로를 제어하도록 구성되는 제어부를 포함하며, 상기 제어부는 상기 동작 전압이 단계적으로 증가되도록 상기 파워 게이트 회로를 제어한다.
예시적인 실시예에 있어서, 상기 파워 게이트 회로는 외부 전원에 연결되며 상기 제어부에 의해서 제어되는 제 1 및 제 3 트랜지스터들과; 상기 제 1 및 제 3 트랜지스터들 사이에 연결되며 상기 제어부에 의해서 제어되는 제 2 트랜지스터와; 그리고 상기 제 2 및 제 3 트랜지스터들의 연결 단자에 연결된 일단과 접지된 타단을 갖는 커패시터를 포함하며, 상기 제 1 및 제 2 트랜지스터 사이의 단자 전압이 상기 동작 전압으로서 상기 논리 블록에 공급된다.
예시적인 실시예에 있어서, 상기 제어부는 상기 동작 전압을 검출하는 전압 검출기와; 그리고 상기 동작 전압 검출 결과 및 외부로부터의 명령에 응답하여 상기 파워 게이트 회로를 제어하는 제어기를 포함한다.
예시적인 실시예에 있어서, 외부로부터 전압 공급 명령이 입력되는 경우, 상기 제어기는 상기 커패시터와 상기 논리 블록 사이에 차지 셰어링(Charge Sharing)이 일어나도록 상기 제 1 트랜지스터를 턴 오프 시키고, 상기 제 2 및 제 3 트랜지스터를 교대로 턴 온 시키는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 동작 전압이 기준 전압에 도달하는 경우, 상기 제어기는 상기 논리 블록에 상기 외부 전원이 직접 공급되도록 상기 제 1 트랜지스터를 턴 온 시키는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 파워 게이트 회로는 상기 외부 전원과 상기 제 2 트랜지스터 사이에 연결된 전류원을 추가로 포함한다.
예시적인 실시예에 있어서, 데이터 유지 모드시 상기 전압 제어 회로는 상기 논리 블록에서 누설되는 전류를 보충하도록 상기 전류원을 제어하는 것을 특징으로 한다.
본 발명의 다른 예시적인 실시예들은 논리 블록을 포함하는 반도체 집적 회로 장치의 전력 제어 방법에 있어서: 슬립 모드시 상기 논리 블록으로의 외부 전원 공급을 차단하는 단계와; 상기 슬립 모드에서 액티브 모드로 전이하는 과정에서 동작 전압을 단계적으로 증가시켜 상기 논리 블록에 공급하는 단계와; 그리고 상기 동작 전압이 기준 전압에 도달한 경우 상기 논리 블록에 상기 외부 전원을 직접 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 전력 제어 방법을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 논리 블록을 포함하는 반도체 집적 회로 장치의 전력 제어 방법에 있어서: 상기 논리 블록으로 동작 전압을 공급하는 정상 동작 단계와; 그리고 상기 논리 블록이 상기 정상 동작 단계에서 데이터 유지 모드로 전이하는 경우 상기 논리 블록에 저장된 데이터가 유지되도록 상기 논리 블록에서 누설되는 전류를 보상하는 단계를 포함하는 반도체 집적 회로 장치의 전력 제어 방법을 제공한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서 반도체 집적 회로 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 반도체 집적 회로 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 반도체 집적 회로 장치(100)는 파워 게이트 회로(110), 전압 검출기(120), 그리고 제어기(130)를 포함한다. 그리고 이 실시예에서 전압 검출기(120)와 제어기(130)는 제어부(140)를 구성한다.
파워 게이트 회로(110)는 외부 전원(VDD)을 논리 블록(200)으로 공급하거나 차단한다. 파워 게이트 회로(110)가 외부 전원(VDD)을 논리 블록(200)으로 공급할지 여부는 제어기(130)에 의해 결정된다. 파워 게이트 회로(110)에 의해서 생성되는 가상 전압(Virtual VDD, 이하 VVDD라고 표기함)은 전압 검출기(120)에 의해 검출된다. 이 실시예에서 가상 전압(VVDD)은 외부 전원(VDD)을 논리 블록(200)에 직접 공급되지 않고, 외부 전원(VDD)을 가공하여 생성된 전압을 의미한다. 전압 검출기(120)는 가상 전압(VVDD)을 검출하고 검출결과를 제어기(130)로 출력한다. 제어기(130)는 검출결과와 외부 명령(CMD)에 응답하여 파워 게이트 회로(110)를 제어한다.
시스템이 소모하는 전력을 줄이기 위해서, 논리 블록(200)이 사용되지 않는 경우에는 논리 블록(200)에 외부 전원(VDD)을 공급하지 않는다. 그리고 후에 논리 블록(200)을 사용하는 경우 논리 블록(200)에 외부 전원(VDD)을 공급하는데 이 과정에서 전류의 급격한 변화로 인한 노이즈가 발생한다. 따라서 논리 블록(200)에 외부 전원(VDD)을 단계적으로 증가시켜 공급함으로써 노이즈의 발생을 막을 수 있다. 이렇게 외부 전원(VDD)을 단계적으로 증가시켜 공급하는 단계를 트랜지언트 모 드(Transient Mode)라고 하며 후술할 도 2에 잘 나타나 있다.
도 2는 본 발명에 따른 공급 전압의 변화를 보여주는 그래프이다.
도 2를 참조하면, 슬립 모드에서는 논리 블록(200)에 전원(VVDD)이 공급되지 않는다. 외부에서 전원 공급 명령(CMD)이 입력되면, 트랜지언트 모드가 진행된다. 트랜지언트 모드에서는 논리 블록에 공급되는 전압(VVDD)이 계단식으로 증가한다. 논리 블록에 공급되는 전압(VVDD)이 기준 전압(Vb)에 도달하면, 액티브 모드가 진행되어 외부 전원(VDD)이 논리 블록(200)에 직접 공급된다.
따라서 논리 블록(200)이 슬립 상태에서 외부 전원(VDD)을 곧바로 입력받을 때보다 노이즈가 억제된다.
도 3은 도 1에 도시된 반도체 집적 회로 장치의 파워 게이트 회로를 자세히 보여주는 블록도이다.
도 3을 참조하면, 파워 게이트 회로(110)는 세 개의 PMOS 트랜지스터들(M1, M2, M3)과 하나의 커패시터(C)를 포함한다. 트랜지스터(M1)은 슬립 트랜지스터로서 동작하고 다른 트랜지스터들(M2, M3)은 스위치로서 동작한다. 커패시터(C)는 일반적인 커패시터이거나 MTM(Metal To Metal) 커패시터일 수 있다.
트랜지스터들(M1, M3)의 소오스들과 트랜지스터들(M1, M2, M3)의 기판들은 외부 전원(VDD)에 연결된다. 트랜지스터(M2)의 드레인은 트랜지스터(M1)의 드레인에 연결되고 소오스는 트랜지스터(M3)의 드레인에 연결된다. 커패시터(C)의 한쪽은 트랜지스터(M2)와 트랜지스터(M3) 사이의 단자에 연결되고 다른 쪽은 접지된다.
트랜지스터들(M1, M2, M3)의 게이트들에는 제어기(130)로부터 출력된 제어 신호들(POWER, SWITCH, WAKE UP)이 각각 입력된다.
전압 검출기(120)는 트랜지스터(M1)과 트랜지스터(M2)를 연결하는 단자의 가상 전압(VVDD)을 검출하여 검출 결과를 제어기(130)에 인가한다. 제어기(130)는 검출 결과와 외부로부터의 명령(CMD)에 응답하여 제어 신호들(POWER, SWITCH, WAKE UP)을 파워 게이트 회로(110)에 인가한다.
계속해서 도 3을 참조하면, 본 발명에 따른 반도체 집적 회로 장치(100)는 네 개의 모드들을 지원한다. 네 개의 모드들은 슬립 모드(Sleep mode), 트랜지언트 모드(Transient mode), 액티브 모드(Active mode), 그리고 리텐션 모드(Retention mode)로 구성된다. 이후, 각 모드시 반도체 집적 회로 장치의 동작이 후술할 도면들에 의거하여 설명될 것이다.
도 4는 본 발명에 따른 반도체 집적 회로 장치가 슬립 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
슬립 모드는 논리 블록(200)이 사용되지 않기 때문에 외부 전원(VDD)의 공급이 중단된 상태를 의미한다. 따라서 불필요한 전력 소모가 발생하지 않아 시스템의 저전력 동작이 가능해 진다.
도 4를 참조하면, 외부로부터 슬립 모드 진입 명령(CMD)을 받는 경우 제어기(130)는 제어 신호들(POWER, SWITCH, WAKE UP)을 대응하는 트랜지스터들(M1, M2, M3)에 인가한다. 이 경우 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M1)은 턴 오프 된다. 따라서 외부 전원(VDD)이 논리 블록(200)에 공급되는 것을 차단함으로써 전력 누설을 억제할 수 있다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M3)는 턴 오프 된다. 따라서 외부 전원(VDD)이 커패시터(C)와 분리되어 커패시터(C)에 전하가 유입되지 않는다.
트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M2)는 턴 오프 되고 이는 커패시터(C)와 논리 블록(200)을 분리시켜 커패시터(C)에 저장된 전하가 논리 블록(200)으로 이동하지 않게 한다.
결국, 반도체 집적 회로 장치(100)가 슬립 모드에 있는 경우에는, 외부 전원(VDD)과 논리 블록(200)이 완전하게 분리되기 때문에 누설 전력을 억제하는 것이 가능해진다.
도 5는 본 발명에 따른 반도체 집적 회로 장치가 슬립 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 5를 참조하면, 파워 게이트 회로(110)내의 세 개의 트랜지스터들(M1, M2, M3)의 각 게이트에 인가되는 제어 신호들(POWER, SWITCH, WAKE UP)은 모두 하이 값(VCC)을 갖는다. 따라서 세 개의 트랜지스터들(M1, M2, M3)은 모두 턴 오프 되어 외부 전원(VDD)과 논리 블록(200)간의 연결이 차단된다. 이는 커패시터 전압(Vx)과 가상 전압(VVDD)의 값을 0[V]가 되게 한다. 결국 전류 누설을 근본적으로 방지할 수 있다.
도 6은 본 발명에 따른 반도체 집적 회로 장치가 트랜지언트 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
일반적인 파워 게이팅 회로는 슬립 모드에서 액티브 모드로 전이하는 과정에서 논리 블록(200)에 외부 전원(VDD)을 공급한다. 이 과정에서 급격한 전류의 변화가 발생한다. 급격한 전류의 변화는 논리 블록(200)에 노이즈를 발생시킨다. 이는 패러데이의 법칙(Faraday's Law)으로 설명될 수 있다. 패러데이의 법칙은 잘 알려져 있으므로 설명의 간결화를 위해서 이에 대한 자세한 설명은 생략한다. 따라서 슬립 모드에서 액티브 모드로 전이시에 생기는 급격한 전류의 변화를 방지하기 위하여 본 발명의 트랜지언트 모드가 사용된다.
도 6을 참조하면, 외부로부터 전원 공급 명령(CMD)이 입력된 경우 트랜지언트 모드가 개시된다. 제어기(130)는 전원 공급 명령(CMD)에 응답하여 제어 신호들(POWER, WAKE UP, SWITCH)을 각 트랜지스터(M1, M2, M3)에 인가한다.
트랜지언트 모드시 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M1)은 턴 오프 된다. 따라서 슬립 모드에서와 마찬가지로 논리 블록(200)에 외부 전원(VDD)이 공급되지 않는다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 로우 값(0V)과 하이 값(VCC)을 교대하여 갖는다. 따라서 트랜지스터(M3)는 턴 온과 턴 오프 상태를 반복한다. 따라서 외부 전원(VDD)은 커패시터(C)와 연결과 분리를 반복한다. 외부 전원(VDD)이 커패시터(C)에 연결되는 경우 커패시터(C)에 전하가 저장된다.
그리고 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 교대하여 하이 값(VCC)과 로우 값(0V)을 갖는다. 따라서 트랜지스터(M2)는 턴 오프와 턴 온 상태를 반복한다. 따라서 커패시터(C)는 논리 블록(200)과 분리와 연결을 반복한다.
트랜지스터들(M2, M3)에 인가되는 제어 신호들은 서로 반대의 값을 갖는다. 예를 들어, 제어 신호(WAKE UP)가 로우 값(0V)을 가질 때 제어 신호(SWITCH)는 하이 값(VCC)을 갖는다. 따라서 두 개의 트랜지스터들(M2, M3)은 교대로 턴 온된다.
도 7은 본 발명에 따른 반도체 집적 회로 장치가 트랜지언트 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 7을 참조하면, 파워 게이팅 회로(110) 내의 세 개의 트랜지스터들(M1, M2, M3)의 각 게이트에 인가되는 제어 신호들(POWER, SWITCH, WAKE UP)은 시간에 따라 서로 다른 값을 갖는다.
먼저 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 하이(VCC) 상태를 유지한다. 따라서 트랜지스터(M1)은 턴 오프된다. 결국 외부 전원(VDD)이 논리 블록(200)에 공급되지 않는다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 로우 값(0V)에서 시작하여 로우 값(0V)과 하이 값(VCC)을 교대하여 갖는다. 따라서 트랜지스터(M3)는 턴 온 상태에서 시작하여 턴 온과 턴 오프 상태를 반복한다. 따라서 외부 전원(VDD)은 커패시터(C)와 연결과 분리를 반복한다.
그리고 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 하이 값(VCC)에서 시작하여 하이 값(VCC)과 로우 값(0V)을 번갈아 갖는다. 따라서 트랜지스터(M2)는 턴 오프와 턴 온 상태를 반복한다. 따라서 커패시터(C)는 논리 블 록(200)과 분리와 연결을 반복한다.
도 7에서 알 수 있듯이, 트랜지스터들(M2, M3)에 인가되는 제어 신호들(SWITCH, WAKE UP)은 서로 반대의 값을 갖는다. 예를 들어, 제어 신호(WAKE UP)가 로우 값(0V)을 가질 때 제어 신호(SWITCH)는 하이 값(VCC)을 갖는다. 따라서 두 개의 트랜지스터들(M2, M3)은 번갈아가며 턴 온 된다.
커패시터 전압(Vx)은 제어 신호(WAKE UP)이 로우 값(0V)을 갖고 제어 신호(SWITCH)가 하이 값(VCC)을 가질 때 외부 전원(VDD)과 같은 레벨까지 상승한다. 자세히 설명하면, 제어 신호(WAKE UP)이 로우 값(0V)을 갖는 경우 트랜지스터(M3)가 턴 온 되어 외부 전원(VDD)과 커패시터(C)가 연결된다. 따라서 커패시터(C)가 외부 전원(VDD)에 의해 충전된다. 그리고 제어 신호(SWITCH)가 하이 값(VCC)을 갖는 경우 커패시터(C)와 논리 블록(200)이 분리된다. 따라서 논리 블록(200)으로 전하가 이동하지 않는다.
반대로 커패시터 전압(Vx)은 제어 신호(WAKE UP)이 하이 값(VCC)을 갖고 제어 신호(SWITCH)가 로우 값(0V)을 가질 때 하강한다. 자세히 설명하면, 제어 신호(WAKE UP)이 하이 값(VCC)을 갖는 경우 트랜지스터(M3)가 턴 오프 되어 외부 전원(VDD)과 커패시터(C)가 분리된다. 그리고 제어 신호(SWITCH)가 로우 값(0V)을 갖는 경우 커패시터(C)와 논리 블록(200)이 연결된다. 이 경우 차지 셰어링(Charge Sharing)이 발생한다. 따라서 커패시터(C)에 저장된 전하가 가상 전압(VVDD) 단자로 이동한다. 차지 셰어링이라 함은 커패시터들이 직렬로 연결되는 경우, 각 커패시터가 전하를 분배하여 저장하는 것을 말한다. 커패시터(C)의 전기용량을 C1[F], 가상 전압(VVDD) 단자에서 바라본 등가 전기용량을 Ceq[F], 그리고 차지 셰어링 후의 전압을 Vcs[V]라 하면 다음과 같은 등식이 성립한다.
Figure 112007009630010-PAT00001
정리하면,
Figure 112007009630010-PAT00002
일반적으로 Ceq가 C1보다 크기 때문에(Ceq>>C1) 커패시터 전압(Vx)의 변동 값보다 가상 전압(VVDD)의 변동 값이 작다.
가상 전압(VVDD)은 제어 신호(WAKE UP)이 하이 값(VCC)을 갖고 제어 신호(SWITCH)가 로우 값(0V)을 가질 때 상승한다. 이 경우 커패시터(C)와 논리 블록(200)간의 차지 셰어링을 통해 가상 전압(VVDD)이 상승한다. 그리고 제어 신호(WAKE UP)이 로우 값(0V)을 갖고 제어 신호(SWITCH)가 하이 값(VCC)을 가질 때, 트랜지스터(M2)가 턴 오프 되어 가상 전압(VVDD) 단자에 전하가 유입되지 않는다. 따라서 가상 전압(VVDD)은 기존 레벨을 유지한다.
따라서 가상 전압(VVDD)이 순간적으로 상승하지 않고 계단식으로 증가하기 때문에 전압의 급격한 변화로 인해 발생하는 노이즈를 줄일 수 있다.
도 8은 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
액티브 모드는 논리 블록(200)이 정상 동작하는 모드를 말한다. 따라서 논리 블록(200)이 동작하는 데 필요한 동작 전압의 공급이 요구된다. 상기한 트랜지언트 모드에서 가상 전압(VVDD)가 일정한 레벨에 이를 경우 자동으로 액티브 모드로 전이하여야 하는 데 이는 제어기(130)에 의해 제어된다.
자세히 설명하면, 전압 검출기(120)는 가상 전압(VVDD)을 검출하여 검출 결과를 제어기(130)에 전달한다. 제어기(130)는 검출 결과가 미리 정해진 기준 전압(Vb)에 도달한 경우 트랜지언트 모드에서 액티브 모드로 전이한다. 기준 전압(Vb)은 사용자에 의해 임의로 설정될 수 있다. 그러나 트랜지언트 모드에서 가상 전압(VVDD)이 동작 전압에 도달하기까지는 긴 시간이 걸리기 때문에 기준 전압(Vb)을 동작 전압 이하로 설정하는 것이 바람직하다.
액티브 모드에서 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M1)은 턴 온 된다. 따라서 외부 전원(VDD)이 논리 블록(200)에 직접 공급된다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M3)는 턴 오프 된다. 따라서 외부 전원(VDD)이 커패시터(C)와 분리된다.
그리고 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M2)는 턴 온 된다. 따라서 커패시터(C)와 논리 블록(200)이 연결된다.
트랜지스터(M2)가 턴 온 되기 때문에 커패시터 전압(Vx)는 외부 전원(VDD)의 크기와 같은 값을 갖는다. 또한 트랜지스터(M1)가 턴 온 되기 때문에 가상 전 압(VVDD)은 외부 전원(VDD)의 크기와 같은 값을 갖는다. 또한 외부 전원(VDD)이 논리 블록(200)에 연결되는 경우 논리 블록(200)과 커패시터(C) 간에 차지 셰어링이 발생한다. 여기서 커패시터(C)는 일종의 저역 통과 필터(Low Pass Filter, LPF)로서 기능한다. 따라서 외부 전원(VDD)에 섞여 들어오는 노이즈가 억제된다.
도 9는 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 9를 참조하면, 파워 게이트 내의 세 개의 트랜지스터들(M1, M2, M3)의 각 게이트에 인가되는 제어 신호들(POWER, SWITCH, WAKE UP)은 서로 다른 값을 갖는다.
먼저 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M1)은 턴 온 된다. 결국 외부 전원(VDD)이 논리 블록(200)에 공급된다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M3)는 턴 오프 된다. 따라서 외부 전원(VDD)이 커패시터(C)와 분리된다.
그리고 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M2)는 턴 온 된다. 따라서 커패시터(C)와 논리 블록(200)이 연결된다. 트랜지스터(M2)가 턴 온 되기 때문에 커패시터 전압(Vx)는 외부 전원(VDD)과 같은 값을 갖는다. 또한 트랜지스터(M1)가 턴 온 되기 때문에 가상 전압(VVDD)은 외부 전원(VDD)과 같은 값을 갖는다.
도 10은 본 발명에 따른 반도체 집적 회로 장치가 액티브 모드에 있을 때의 노이즈 감소 효과를 보여주는 그래프이다.
도 10을 참조하면, 본 발명에 따른 반도체 집적 회로 장치는 일반적인 파워 게이팅 회로에 비해 출력 전압의 크기는 작지만 외부 전원(VDD)에 의한 노이즈가 감소하였음을 알 수 있다. 이것은 본 발명의 파워 게이팅 회로 내의 커패시터(C)가 저역 통과 필터(LPF) 역할을 하여 외부 전원(VDD)에 섞여 들어온 노이즈 성분을 감소시키기 때문이다. 잘 알려진 바와 같이 저역 통과 필터는 고 주파수 성분을 차단하고 저 주파수 성분을 통과시키는 역할을 한다.
도 11은 본 발명에 따른 반도체 집적 회로 장치가 리텐션 모드에 있을 때 파워 게이트 회로의 동작 조건을 설명하기 위한 도면이다.
상술한 바와 같이 파워 게이팅은 사용되지 않는 논리 블록(200)으로의 외부 전원(VDD) 공급을 차단함으로써 누설전력을 줄이는 기술이다. 그런데 슬립 모드에서 외부 전원(VDD)의 공급을 완전히 차단하는 경우, 논리 블록(200) 내에 저장된 모든 데이터가 소멸된다. 따라서 별도로 데이터를 백업하고 복원하는 과정이 필요하며 이는 시스템의 성능을 저하시킨다. 그러므로 데이터를 백업하고 복원하는 과정을 생략하여 시스템의 성능을 향상시키기 위해 리텐션 모드가 사용된다. 다시 말해서, 리텐션 모드는 논리 블록(200) 내의 데이터가 유지될 수 있는 최소한의 전원을 공급하여 데이터를 유지시키는 동시에 액티브 모드에 비해 전력 소모를 줄이기 위한 것이다.
리텐션 모드를 수행하기 위해서 파워 게이트 회로(110)는 전류원(I)을 추가 로 포함한다. 전류원(I)은 논리 블록(200)으로 누설되는 전류를 보충한다. 도면에는 도시되지 않았지만 전류원(I)이 흘리는 전류의 양은 제어기(130)에 의해 제어된다. 예를 들어, 전류원(I)은 제어기(130)에 의해 제어되는 트랜지스터일 수 있는데, 트랜지언트 모드를 수행하기 위해서는 트랜지스터가 완전히 턴 온(Fully Turn On)될 것이 요구된다.
제어기(130)는 전압 검출기(120)를 통해 가상 전압(VVDD)를 검출하여 가상 전압(VVDD)이 유지 전압(Vr)보다 낮은 경우 전류원(I)이 흘리는 전류의 양을 증가시킨다. 또한, 가상 전압(VVDD)이 유지 전압(Vr)보다 높은 경우 전류원(I)이 흘리는 전류의 양을 감소시킨다.
외부로부터 리텐션 모드 진입 명령(CMD)이 입력되면 제어기(130)는 복수의 제어 신호들(POWER, WAKE UP, SWITCH)을 인가하여 복수의 트랜지스터들(M1, M2, M3)을 제어한다. 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M1)은 턴 오프 된다. 따라서 외부 전원(VDD)이 논리 블록(200)에 공급되지 않는다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M3)는 턴 온 된다. 따라서 외부 전원(VDD)이 커패시터(C)와 연결된다.
그리고 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 로우 값(0V)을 갖는다. 따라서 트랜지스터(M2)는 턴 온 된다. 따라서 커패시터(C)와 논리 블록(200)이 연결된다.
트랜지스터들(M2, M3)이 턴 온 되기 때문에 가상 전압(VVDD) 단자에는 전류원(I)에 의해 전류가 흐른다. 전류원(I)이 흘리는 전류는 논리 블록(200)에서 누설되는 전류를 보충하고, 전류의 양에 따라 가상 전압(VVDD)이 결정된다. 가상 전압(VVDD)은 논리 블록(200) 내에 저장된 데이터가 유지 가능한 범위에서 최소한으로 정해지며 이를 유지 전압(Retention Voltage, 이하 Vr로 표기함)이라 한다. 유지 전압(Vr)은 미리 정해지거나 또는 시스템의 상태에 따라 적절하게 조절될 수 있다. 예를 들어, 시스템의 온도가 상승하는 경우에는 논리 블록(200)으로 누설되는 전류가 증가하기 때문에 유지 전압(Vr)을 증가시킬 필요가 있다.
상술한 바와 같이 동작 전압보다 낮은 전압으로 논리 블록(200) 내의 데이터를 유지하여 동작 전압과 유지 전압(Vr) 간의 차이만큼 전력 이득을 얻을 수 있다.
도 12는 본 발명에 따른 반도체 집적 회로 장치가 리텐션 모드에 있을 때의 각 제어 신호의 타이밍 도이다.
도 12를 참조하면, 파워 게이트 내의 세 개의 트랜지스터들(M1, M2, M3)의 각 게이트에 인가되는 제어 신호들(POWER, SWITCH, WAKE UP)은 서로 다른 값을 갖는다.
먼저 트랜지스터(M1)의 게이트에 인가되는 제어 신호(POWER)는 하이 값(VCC)을 갖는다. 따라서 트랜지스터(M1)은 턴 오프 된다. 결국 외부 전원(VDD)이 논리 블록(200)에 공급되지 않는다.
트랜지스터(M3)의 게이트에 인가되는 제어 신호(WAKE UP)와 트랜지스터(M2)의 게이트에 인가되는 제어 신호(SWITCH)는 로우 값(0V)을 갖는다. 따라서 트랜지 스터(M3)와 트랜지스터(M2)는 턴 온 된다. 따라서 전류원(I)에 의해 전류가 유입된다. 유입된 전류에 의해 논리 블록(200)에서 누설되는 전류가 보충된다. 그리고 전류원(I)이 흘리는 전류의 양을 조절하여 가상 전압(VVDD)이 유지 전압(Vr)과 동일한 레벨이 되도록 조절할 수 있다.
따라서 논리 블록(200) 내의 데이터를 유지하면서도 동작 전압과 유지 전압(Vr)의 차이만큼의 전압 이득을 얻을 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 논리 블록에 공급되는 외부 전원을 단계적으로 증가시킴으로써 급격한 전류 변화에 의해 발생하는 노이즈를 줄이는 것이 가능하다.
또한 논리 블록에 데이터가 유지 가능한 최소한의 전압만을 공급함으로써 전력 이득을 얻는 것이 가능하다.

Claims (10)

  1. 논리 블록과; 그리고
    상기 논리 블록으로 공급되는 동작 전압을 제어하는 전압 제어 회로를 포함하며,
    상기 전압 제어 회로는 상기 논리 블록의 초기 동작시 단계적으로 증가되도록 상기 동작 전압을 제어하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 전압 제어 회로는
    상기 논리 블록으로 상기 동작 전압을 공급하는 파워 게이트 회로와; 그리고
    상기 동작 전압과 외부로부터의 명령에 응답하여 상기 파워 게이트 회로를 제어하도록 구성되는 제어부를 포함하며,
    상기 제어부는 상기 동작 전압이 단계적으로 증가되도록 상기 파워 게이트 회로를 제어하는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 파워 게이트 회로는
    외부 전원에 연결되며 상기 제어부에 의해서 제어되는 제 1 및 제 3 트랜지스터들과;
    상기 제 1 및 제 3 트랜지스터들 사이에 연결되며 상기 제어부에 의해서 제어되는 제 2 트랜지스터와; 그리고
    상기 제 2 및 제 3 트랜지스터들의 연결 단자에 연결된 일단과 접지된 타단을 갖는 커패시터를 포함하며,
    상기 제 1 및 제 2 트랜지스터 사이의 단자 전압이 상기 동작 전압으로서 상기 논리 블록에 공급되는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 제어부는
    상기 동작 전압을 검출하는 전압 검출기와; 그리고
    상기 동작 전압 검출 결과 및 외부로부터의 명령에 응답하여 상기 파워 게이트 회로를 제어하는 제어기를 포함하는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    외부로부터 전압 공급 명령이 입력되는 경우, 상기 제어기는 상기 커패시터와 상기 논리 블록 사이에 차지 셰어링(Charge Sharing)이 일어나도록 상기 제 1 트랜지스터를 턴 오프 시키고, 상기 제 2 및 제 3 트랜지스터를 교대로 턴 온 시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제 4 항에 있어서,
    상기 동작 전압이 기준 전압에 도달하는 경우, 상기 제어기는 상기 논리 블록에 상기 외부 전원이 직접 공급되도록 상기 제 1 트랜지스터를 턴 온 시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 3 항에 있어서,
    상기 파워 게이트 회로는 상기 외부 전원과 상기 제 2 트랜지스터 사이에 연결된 전류원을 추가로 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    데이터 유지 모드시 상기 전압 제어 회로는 상기 논리 블록에서 누설되는 전류를 보충하도록 상기 전류원을 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 논리 블록을 포함하는 반도체 집적 회로 장치의 전력 제어 방법에 있어서:
    슬립 모드시 상기 논리 블록으로의 외부 전원 공급을 차단하는 단계와;
    상기 슬립 모드에서 액티브 모드로 전이하는 과정에서 동작 전압을 단계적으로 증가시켜 상기 논리 블록에 공급하는 단계와; 그리고
    상기 동작 전압이 기준 전압에 도달한 경우 상기 논리 블록에 상기 외부 전원을 직접 공급하는 단계를 포함하는 전력 제어 방법.
  10. 논리 블록을 포함하는 반도체 집적 회로 장치의 전력 제어 방법에 있어서:
    상기 논리 블록으로 동작 전압을 공급하는 정상 동작 단계와; 그리고
    상기 논리 블록이 상기 정상 동작 단계에서 데이터 유지 모드로 전이하는 경우 상기 논리 블록에 저장된 데이터가 유지되도록 상기 논리 블록에서 누설되는 전류를 보상하는 단계를 포함하는 반도체 집적 회로 장치의 전력 제어 방법.
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