JP2004047810A

JP2004047810A - 半導体集積回路

Info

Publication number: JP2004047810A
Application number: JP2002204492A
Authority: JP
Inventors: Kenji Onishi; 大西　賢治
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2004-02-12
Also published as: US20040008075A1; US6838927B2

Abstract

【課題】電圧降下回路の出力電圧Ｖｃｃ１を不安定にすることなくＬＳＩに内蔵する安定化容量が占める面積を削減し、ＬＳＩの面積を小さくすることが可能な半導体集積回路を得る。
【解決手段】電源電圧を降圧して取り出したＶｃｃ１を複数の機能ブロックに供給する電圧降下回路、Ｖｃｃ１を安定化させる安定化容量、Ｖｃｃ１とＶｓｓを選択的に切り替えてＶｃｃ２として取り出して対応する機能ブロックのそれぞれに供給する機能ブロック毎に設けられた複数の電圧切り替え回路を備え、機能ブロックのそれぞれが、Ｖｃｃ１とＶｃｃ２により自己の半導体構造から電圧降下回路の出力を安定化するための容量を形成する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は集積化された個別機能ブロックを複数個配置し、任意の個別機能ブロックをスタンバイ状態に制御できる電源供給手段を組み込んだ半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路（以下ＬＳＩと称す）はプロセスの微細化によりトランジスタの耐圧や信頼性を維持するため、印加できる電源電圧が低くなっている。また、トランジスタで流れるサブスレッショルド電流も増加傾向にある。しかしながら、安価なシステムを構築する場合、ＬＳＩ以外のデバイスの電源電圧を下げることができない場合が多く、ＬＳＩ内部に電圧降下回路を内蔵するケースが多くなっている。電圧降下回路には電圧安定化の負荷容量が必要であるが、システムの部品点数削減および端子数の制約等によりこの負荷容量もＬＳＩ内部に内蔵する傾向にあり、プロセスを微細化してもＬＳＩの面積縮小効果が小さくなっている。
【０００３】
また、バッテリ駆動型の携帯型電子機器等で使用されるＬＳＩに対して、スタンバイ時の低消費電力の要求が強くなっているが、電圧降下回路は内部にコンパレータを有するため電圧降下回路自身の消費電力が大きく、電圧降下回路を内蔵するＬＳＩにおいて、スタンバイ時の低消費電力化が技術的な課題となっている。
【０００４】
ＬＳＩの消費電力を削減する技術として、例えば、特開平６−２３２３４９号公報「半導体集積回路」（文献１）に開示されている技術がある。この技術は、使用しない機能ブロックの電源電圧Ｖｃｃを電源切り替え回路において基準電圧Ｖｓｓに切り替えて非アクティブ状態にすることにより消費電力を削減するものである。また、電圧降下回路を内蔵したＬＳＩにおいて消費電力を削減する手法として、特開２００２−４９４４３号公報「内部降圧制御方式」（文献２）に開示されている技術がある。この技術は、機能ブロックごとに電圧降下回路を設けて機能ブロックごとに電圧を下げることによりＬＳＩ全体の消費電力を削減するものである。
【０００５】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、以下のような問題があった。文献１に示された技術を、電圧降下回路を内蔵するＬＳＩに適用した場合、スタンバイ時に機能ブロックの電源を基準電圧Ｖｓｓ（接地電位）に切り替えると、機能ブロックのゲート寄生容量がなくなるため、あらかじめ電圧降下回路の安定化容量を大きい値を入れておく必要があり、その分ＬＳＩの面積を増大させてしまうことになる。また、文献２に示された技術は、電圧降下回路を機能ブロック毎に設けているため面積的に不利であるばかりでなく、各電圧降下回路で消費される消費電力の総量が大きくなってしまう。
【０００６】
この発明は上記のような問題を解決するためになされたもので、電圧降下回路の出力電圧を不安定にすることなくＬＳＩに内蔵する安定化容量が占める面積を削減し、ＬＳＩの面積を小さくすることが可能な半導体集積回路を得ることを目的とする。
また、この発明は内蔵する電圧降下回路の消費電力を削減してＬＳＩのスタンバイ時の消費電力を削減することが可能な半導体集積回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体集積回路は、複数の機能ブロックを備えた半導体集積回路において、外部から供給された電源電圧を降圧して取り出した第１の電圧を複数の機能ブロックに供給する電圧降下回路と、第１の電圧を安定化させる安定化容量と、第１の電圧と基準電圧を選択的に切り替えて第２の電圧として取り出して対応する機能ブロックのそれぞれに供給する機能ブロック毎に設けられた複数の電圧切り替え回路とを備え、機能ブロックのそれぞれが、第１の電圧と第２の電圧により自己の半導体構造から電圧降下回路の出力を安定化するための容量を形成するようにしたものである。
【０００８】
この発明に係る半導体集積回路は、各機能ブロックの半導体構造において、第２の電圧がＰウエルおよびＰ型トランジスタのソースに供給され、第１の電圧がＰ型トランジスタ領域の素子分離ゲートに供給されるようにしたものである。
【０００９】
この発明に係る半導体集積回路は、各機能ブロックの半導体構造において、第２の電圧がＰウエルおよびＰ型トランジスタのソースに供給され、第１の電圧がＰ型トランジスタ領域の動作上機能しないゲートに供給されるようにしたものである。
【００１０】
この発明に係る半導体集積回路は、電圧降下回路が、電源電圧から第１の電圧を得るドライバと、参照電圧と第１の電圧とを比較して第１の電圧を所定値に保持するようドライバを制御する感度の異なる複数のコンパレータとを有し、第１の電圧の変動値に応じてコンパレータが切り替わるようにしたものである。
【００１１】
この発明に係る半導体集積回路は、電圧降下回路が、電源電圧から第１の電圧を得るドライバと、第１の参照電圧を発生する第１の参照電圧発生回路と、第１の参照電圧と第１の電圧を比較し、第１の電圧を所定値に保持するようドライバを制御する感度の異なる複数のコンパレータと、第１の参照電圧より低くかつ第１の電圧が供給されるトランジスタの動作下限電圧より高い第２の参照電圧を発生する第２の参照電圧発生回路と、第１の電圧と第２の参照電圧とを比較して比較結果を出力するアンダーシュート検出回路と、第１の電圧が第２の参照電圧より低い場合を表すアンダーシュート回路の比較結果に応じて複数のコンパレータの感度の高い方を動作状態にすると共に、残りのコンパレータを休止状態とし、また第１の電圧が第２の参照電圧より高い場合を表すアンダーシュート検出回路の比較結果に応じて複数のコンパレータの感度の低い方を動作状態にすると共に、残りのコンパレータを休止状態にするコンパレータ切り替え回路とを有したものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１乃至４による半導体集積回路の回路構成を示すブロック図である。図において、Ｖｄｄは電源電圧、Ｖｓｓは基準電圧（例えば、接地電位）、１は半導体集積回路、１０は電源電圧Ｖｄｄを降圧して電圧Ｖｃｃ１（第１の電圧）を取り出す電圧降下回路、２１，２２，２３は電圧Ｖｃｃ１と基準電圧Ｖｓｓを切り替えて電圧Ｖｃｃ２（第２の電圧）として取り出す電圧切り替え回路である。３０は電圧降下回路１０の出力電圧Ｖｃｃ１の電圧ライン、３１は基準電圧Ｖｓｓの電圧ライン、４１，４２，４３は電圧切り替え回路２１，２２，２３がそれぞれ出力する電圧Ｖｃｃ２の電圧ラインである。５１，５２，５３は電圧Ｖｃｃ１および電圧Ｖｃｃ２が供給される機能ブロックで、ロジック回路、メモリ、アナログセルなどの機能セルを搭載したものである。２００は電圧降下回路１０の安定化容量であり通常ＣＭＯＳ容量で構成される。
【００１３】
図２は図１の機能ブロック５１に配置されたインバータの概略構成を示す説明図、図３は図２のＰｃｈ領域の断面構造を示す説明図である。図において５１１，５１３は素子分離ゲート、５１２はインバータを構成するトランジスタのＰｃｈゲートである。
図４は素子分離ゲート５１１の寄生容量について示す説明図である。図において７１はドレインオーバラップ容量Ｃｇｄｏ、７２はソースオーバラップ容量Ｃｇｓｏ、７３はゲートエリア容量Ｃｓ、７４はソースおよびドレインのジャンクション容量Ｃｊ、７５は周辺ジャンクション容量Ｃｊｓｗである。
【００１４】
通常動作時は、ライン４１，４２，４３の電圧Ｖｃｃ２として電圧Ｖｃｃ１と同一電圧が供給されており、各機能ブロック５１，５２，５３は電圧Ｖｃｃ１と基準電圧Ｖｓｓの２電源で動作する。このとき、Ｎｗｅｌｌ（以下、ｗｅｌｌを「ウエル」とする）とインバータ（トランジスタ）のソースは電圧Ｖｃｃ１と同電位であり、素子分離ゲート５１１，５１３において、素子のドレイン側が基準電圧Ｖｓｓレベルの時だけ、ドレインオーバラップ容量７１のみが電圧降下回路１０の安定化容量２００に加わる容量として機能する。素子分離ゲート５１１，５１３は素子の分離に使用されるため、ゲートの両側がソースとなることはあまり無く、片側または両側にドレインが配置される。また、電圧Ｖｃｃ２はソースにのみ接続されるため、ソースのジャンクション容量７４および周辺ジャンクション容量７５のみが電圧降下回路１０の安定化容量２００に加わる容量として機能する。
【００１５】
スタンバイ時に電圧切り替え回路２１の出力電圧Ｖｃｃ２を基準電圧Ｖｓｓに切り替えると、Ｐｃｈ領域のウエルおよびソースは全て基準電圧Ｖｓｓとなる。機能ブロック５１はＰｃｈ領域の素子分離ゲートを除いてウエル、ソース、ドレイン全てが基準電圧Ｖｓｓとなる。これによりサブスレッショルド電流をカットすることができる。このとき、素子分離ゲートの寄生容量はゲートエリア容量７３とソース／ドレインオーバラップ容量７１，７２の合計となり、これらのトータル容量が電圧降下回路１０の安定化容量２００に加わる容量として機能する。そのため、機能ブロック５１をオフ状態にしたときに寄生容量の減少が小さくなり、電圧降下回路１０の安定化容量２００を小さくすることができる。
【００１６】
以上のように、この実施の形態１によれば、機能ブロック５１，５２，５３のそれぞれが、電圧Ｖｃｃ１と電圧Ｖｃｃ２により自己の半導体構造から電圧降下回路の出力電圧を安定にするための容量を形成するようにしたもので、そのために、電圧Ｖｃｃ２をＰウエルおよびＰ型トランジスタのソースに供給し、電圧Ｖｃｃ１をＰ型トランジスタ領域の素子分離ゲートに供給する構成を持つものである。したがって、機能ブロック５１，５２，５３をスタンバイにした場合でも電圧Ｖｃｃ１の寄生容量の縮小を小さくすることができ、電圧降下回路１０の出力電圧Ｖｃｃ１を不安定にすることもなくＬＳＩに実際に内蔵させる安定化容量２００を小さくすることができる効果がある。
【００１７】
実施の形態２．
図５はこの発明の実施の形態２に係る論理ゲートの概略構成を示す説明図である。図において６１，６２は論理構成時に未使用であったＰｃｈおよびＮｃｈトランジスタのゲートである。ゲート６１，６２は電圧降下回路１０の出力電圧Ｖｃｃｌのライン３０に接続され、ソース／ドレインは基準電圧Ｖｓｓの電圧ライン３１に接続されている。
電圧Ｖｃｃ２が電圧Ｖｃｃ１と同電位の場合、ゲート６１のフリンジ容量とゲート６２のエリア容量およびフリンジ容量が電圧降下回路１０の安定化容量２００に加わる容量として機能する。電圧Ｖｃｃ２を基準電圧Ｖｓｓに切り替えた場合、上記容量に加えてゲート６１のエリア容量が安定化のための容量として機能するため、機能ブロック５１，５２，５３をスタンバイにした時に電圧降下回路１０の安定化のための容量が増加する。この効果によりマクロセルの機能素子の容量減少を補完することができる。
【００１８】
以上のように、実施の形態２によれば、各機能ブロック５１，５２，５３の半導体構造において、電圧Ｖｃｃ２がＰウエルおよびＰ型トランジスタのソースに供給され、電圧Ｖｃｃ１がＰ型トランジスタ領域の動作上機能しないゲートに供給されるようにしているので、機能ブロック５１，５２，５３をスタンバイにした場合でも、電圧降下回路１０の出力電圧Ｖｃｃ１を不安定にすることもなくＬＳＩに実際に内蔵させる安定化容量２００を小さくすることができる効果がある。
【００１９】
実施の形態３．
図６はこの発明の実施の形態３に係る電圧降下回路の構成を示す回路図である。図において、１０２，１０３はコンパレータで、コンパレータ１０２はコンパレータ１０３よりも感度が高く、消費電流が大きいタイプである。１０５は電圧Ｖｃｃ１を出力するドライバ、１１１は電圧Ｖｃｃ１の所定値の参照電圧Ｖｒｅｆ１を発生する参照電圧発生回路である。
コンパレータ１０２，１０３は、参照電圧発生回路１１１が発生する参照電圧Ｖｒｅｆ１と出力電圧Ｖｃｃ１とを比較し、電圧Ｖｃｃ１が低下した場合、所定値に保たれるようにドライバ１０５を制御するが、その制御の分担は次のように行われる。
【００２０】
機能ブロック５１，５２，５３がすべて動作する通常動作時は出力電圧Ｖｃｃ１の変動が大きいため、感度が高い方のコンパレータ１０２を使用し、感度が低い方のコンパレータ１０３を休止状態とする。一方、機能ブロック５１，５２，５３のいずれかをスタンバイ状態にした場合には、スタンバイ状態の機能ブロックの数が多ければ、その分に応じて電圧Ｖｃｃ１の変動が小さくなる。このような時には、感度が低い方のコンパレータ１０３に切り替え、感度が低い方のコンパレータ１０２を休止状態とする。コンパレータの切り替えは、機能ブロックのスタンバイ状態を制御する制御回路（図示せず）によって行われる。このことにより、電圧降下回路１０の消費電流を削減することができる。この場合、従来の電圧降下回路の配置に対して、感度の異なるコンパレータのみを追加しているだけであるのでＬＳＩの面積増加をほとんど伴うこと無く、消費電流の削減を可能としている。
【００２１】
以上のように、実施の形態３によれば、電圧降下回路１０が、感度が異なる複数のコンパレータ１０２，１０３を有し、電圧切り替え回路２１，２２，２３により電圧Ｖｃｃ２として基準電圧Ｖｓｓが選択されている機能ブロック５１，５２，５３の数に応じて電圧Ｖｃｃ１が変化した場合、その変化に応じてコンパレータの感度を切り替えるようにしたので、スタンバイ時における電圧降下回路１０の消費電流を削減する効果が得られる。
【００２２】
実施の形態４．
図７はこの発明の実施の形態４に係る電圧降下回路の構成を示す回路図である。図において、図６と同じ部分は同一符号で示す。１１２は参照電圧発生回路１１１の参照電圧（第１の参照電圧）Ｖｅｒｆ１より低い参照電圧（第２の参照電圧）Ｖｅｒｆ２を発生する第２の参照電圧発生回路、１１３はコンパレータ切り替え回路、１１４はコンパレータからなるアンダーシュート検出回路である。
ドライバ１０５は、参照電圧発生回路１１１の参照電圧Ｖｒｅｆ１と同一電圧を電圧降下回路１０の出力電圧Ｖｃｃ１として電圧ライン３０に供給しているが、コンパレータの能力が出力電圧Ｖｃｃ１の変動に対して小さい場合、出力電圧Ｖｃｃ１は、この電圧Ｖｃｃ１を供給されて動作するトランジスタの動作限界電圧より低くなる。そこで、参照電圧Ｖｒｅｆ２を参照電圧Ｖｒｅｆ１より低くトランジスタの動作限界電圧より高い電圧値に設定し、アンダーシュート検出回路１１４で出力電圧Ｖｃｃ１をモニタする。電圧低下が起こっても、アンダーシュート検出回路１１４において出力電圧Ｖｃｃ１が参照電圧Ｖｒｅｆ２より低いことを検出した場合には、コンパレータ切り替え回路１１３は感度の高い方のコンパレータ１０２を動作状態に選択する。このとき、選択されていないコンパレータ１０３は休止状態となる。
【００２３】
一方、電圧Ｖｃｃ１が参照電圧Ｖｒｅｆ２より高い場合の変動に対しては、アンダーシュート検出回路１１４の出力はコンパレータ切り替え回路１１３に対して感度が低い方のコンパレータ１０３を選択し動作状態にすると共に、コンパレータ１０２を休止状態にする。このことにより、最適な感度のコンパレータを設定することができ、また電圧降下回路１０の消費電力を最適化することができる。
上記説明では、参照電圧Ｖｒｅｆ１を用いるコンパレータが２つの場合について説明してきたが、その数を増やすことにより、より細かい調整が可能となる。その場合、アンダーシュート検出回路の出力により一つのコンパレータを動作状態に選択した場合、残りコンパレータを休止状態にする。
【００２４】
以上のように、この実施の形態４によれば、ドライバ１０５を制御する感度の異なる複数のコンパレータ１０２，１０３に対し、第２の参照電圧発生回路１１２から第１の参照電圧Ｖｒｅｆ１より低く、かつトランジスタの動作下限電圧より高い第２の参照電圧Ｖｒｅｆ２を発生させ、アンダーシュート検出回路１１４により出力電圧Ｖｃｃ１と第２の参照電圧Ｖｒｅｆ２とを比較して比較結果を出力し、その比較結果で、出力電圧Ｖｃｃ１が第２の参照電圧Ｖｒｅｆ２より低い場合には感度の高い方のコンパレータ１０２を動作状態にすると共に、残りのコンパレータ１０３を休止状態とする。また出力電圧Ｖｃｃ１が第２の参照電圧Ｖｒｅｆ２より高い場合には感度の低い方のコンパレータ１０３を動作状態とすると共に、残りのコンパレータ１０２を休止状態にするようコンパレータ切り替え回路１１３で制御するようにしたので、電圧降下回路１０の出力電圧Ｖｃｃ１の変動の状態に対して最適な感度のコンパレータを設定することができるため、スタンバイ時の電圧降下回路１０の消費電流を削減し、スタンバイ時／通常動作時における消費電力を最適化する効果が得られる。
【００２５】
【発明の効果】
以上のように、この発明によれば、複数の機能ブロックを備えた半導体集積回路において、外部から供給された電源電圧を降圧して取り出した第１の電圧を複数の機能ブロックに供給する電圧降下回路と、第１の電圧を安定化させる安定化容量と、第１の電圧と基準電圧を選択的に切り替えて第２の電圧として取り出して対応する機能ブロックのそれぞれに供給する機能ブロック毎に設けられた複数の電圧切り替え回路とを備え、機能ブロックのそれぞれが、第１の電圧と第２の電圧により自己の半導体構造から電圧降下回路の出力を安定化するための容量を形成するように構成したので、機能ブロックをスタンバイ状態にした場合も電圧降下回路の出力電圧（第１の電圧）の寄生容量の縮小を小さくすることができるため、電圧降下回路の出力を不安定にすることもなくＬＳＩに内蔵させる電圧降下回路の安定化容量を小さくする効果がある。
【００２６】
この発明によれば、電圧降下回路が、電源電圧から第１の電圧を得るドライバと、参照電圧を発生する参照電圧発生回路と、参照電圧と第１の電圧とを比較して第１の電圧を所定値に保持するようドライバを制御する感度の異なる複数のコンパレータとを有し、第１の電圧の変動値に応じてコンパレータが切り替わるように構成したので、スタンバイ時の電圧降下回路の消費電流を削減し、スタンバイ時／通常動作時における電圧降下回路の消費電力を最適化する効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１乃至４による半導体集積回路の回路構成を示すブロック図である。
【図２】同実施の形態１に係る機能ブロック内のインバータの概略構成を示す説明図である。
【図３】同実施の形態１に係るインバータのＰｃｈ領域の断面構造を示す説明図である。
【図４】同実施の形態１に係る素子分離ゲートの寄生容量について示す説明図である。
【図５】同実施の形態２に係る論理ゲートの概略構成を示す説明図である。
【図６】同実施の形態３に係る電圧降下回路の構成を示す回路図である。
【図７】同実施の形態４に係る電圧降下回路の構成を示す回路図である。
【符号の説明】
１　半導体集積回路、１０　電圧降下回路、２１，２２，２３　電圧切り替え回路、３０，３１，４１，４２，４３　電圧ライン、５１，５２，５３　機能ブロック、７１　ドレインオーバラップ容量、７２　ソースオーバラップ容量、７３　ゲートエリア容量、７４　ジャンクション容量、７５　周辺ジャンクション容量、１０２，１０３　コンパレータ、１０５　ドライバ、１１１　参照電圧発生回路、１１２　第２の参照電圧発生回路、１１３　コンパレータ切り替え回路、１１４　アンダーシュート検出回路、２００　安定化容量、５１１，５１３　素子分離ゲート、５１２　Ｐｃｈゲート。

Claims

複数の機能ブロックを備えた半導体集積回路において、
外部から供給された電源電圧を降圧して取り出した第１の電圧を前記複数の機能ブロックに供給する電圧降下回路と、
前記第１の電圧を安定化させる安定化容量と、
前記第１の電圧と基準電圧を選択的に切り替えて第２の電圧として取り出して対応する前記機能ブロックのそれぞれに供給する前記機能ブロック毎に設けられた複数の電圧切り替え回路とを備え、
前記機能ブロックのそれぞれが、前記第１の電圧と前記第２の電圧により自己の半導体構造から前記電圧降下回路の出力を安定化するための容量を形成するようにしたことを特徴とする半導体集積回路。
各機能ブロックの半導体構造において、第２の電圧がＰウエルおよびＰ型トランジスタのソースに供給され、第１の電圧がＰ型トランジスタ領域の素子分離ゲートに供給されるようにしたことを特徴とする請求項１記載の半導体集積回路。
各機能ブロックの半導体構造において、第２の電圧がＰウエルおよびＰ型トランジスタのソースに供給され、第１の電圧がＰ型トランジスタ領域の動作上機能しないゲートに供給されるようにしたことを特徴とする請求項１記載の半導体集積回路。
電圧降下回路が、
電源電圧から第１の電圧を得るドライバと、
参照電圧を発生する参照電圧発生回路と、
参照電圧と前記第１の電圧とを比較して前記第１の電圧を所定値に保持するよう前記ドライバを制御する感度の異なる複数のコンパレータとを有し、
前記第１の電圧の変動値に応じて前記コンパレータが切り替わるようにしたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。
電圧降下回路が、
電源電圧から第１の電圧を得るドライバと、
第１の参照電圧を発生する第１の参照電圧発生回路と、
前記第１の参照電圧と前記第１の電圧を比較し、前記第１の電圧を所定値に保持するよう前記ドライバを制御する感度の異なる複数のコンパレータと、
前記第１の参照電圧より低くかつ前記第１の電圧が供給されるトランジスタの動作下限電圧より高い第２の参照電圧を発生する第２の参照電圧発生回路と、
前記第１の電圧と前記第２の参照電圧とを比較して比較結果を出力するアンダーシュート検出回路と、
前記第１の電圧が前記第２の参照電圧より低い場合を表す前記アンダーシュート回路の比較結果に応じて前記複数のコンパレータの感度の高い方を動作状態にすると共に、残りのコンパレータを休止状態とし、また前記第１の電圧が前記第２の参照電圧より高い場合を表す前記アンダーシュート検出回路の比較結果に応じて前記複数のコンパレータの感度の低い方を動作状態にすると共に、残りのコンパレータを休止状態にするコンパレータ切り替え回路とを有したことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。