JP2009053984A - データ処理装置、電源電圧生成回路及びその電源電圧生成方法 - Google Patents

Abstract

【課題】従来の電源電圧変動抑制回路では、システムの消費電流が増加する問題があった。
【解決手段】本発明にかかるデータ処理装置は、第１電源電圧ＶＤＤが入力される電源端子ＰＷＲと、第１電源電圧ＶＤＤに基づき第２電源電圧ＶＤＤｉを生成するレギュレータと、第２電源電圧ＶＤＤｉが電源ライン１２を介して供給される内部回路１６と、電源端子ＰＷＲと電源ライン１２との間に接続される電源電圧変動抑制回路２０と、を備え、電源電圧変動抑制回路２０は、内部回路１６の動作クロックＣＰＵ＿ＣＬＫに同期した補助期間を設定し、補助期間において電源ライン１２へ補助電流ＩＳを供給するものである。
【選択図】図１

Description

本発明にかかるデータ処理装置、電源電圧生成回路及びその電源電圧生成方法は、特に内部回路の動作電源を生成するレギュレータ回路を有するデータ処理装置、電源電圧生成回路及びその電源電圧生成方法に関する。

近年、携帯機器等に搭載される半導体装置において、省電力化及び小型化の要求が高まっている。半導体装置では、製造プロセスの微細化によって、省電力化及び小型化の要求に応えている。しかし、半導体装置が搭載されるシステムにおいて使用される電源は３Ｖあるいは５Ｖである。そのため、システムにおいて使用される電源を直接使用した場合、半導体装置の省電力化が困難になる。そこで、半導体装置では、レギュレータ等を使用してシステムにおいて使用される電源よりも低い電圧の内部電源を生成して、内部電源を用いて内部回路を動作させることで省電力化を実現している。

しかし、レギュレータは、内部回路の消費電流（以下、負荷電流と称す）の増減に応じて出力電圧が変動する。レギュレータの出力電圧に変動が生じた場合、内部電源の電圧が内部回路の動作可能電源電圧を下回った場合に、内部回路が誤動作する可能性がある。そこで、レギュレータの出力電圧の変動を抑制するために電圧安定用コンデンサをレギュレータの出力に接続することが一般的に行なわれている。電圧安定用コンデンサの容量値は、負荷電流の変動幅に依存するが、一般的には半導体装置に内蔵できない程度の容量値となる。そのため、半導体装置では電圧安定用コンデンサを接続するための端子が必要となる。このようなことから、レギュレータを搭載した半導体装置では、電圧安定用コンデンサを接続するための端子が必要となり、他に必要な端子を設けられない場合がある。

そこで、電圧安定用コンデンサに依存することなく負荷電流の変動による電圧変動を抑制する電源電圧変動抑制回路が特許文献１に開示されている。特許文献１に開示される電源電圧変動抑制回路１００を図１４に示す。ＣＰＵ１０９は、ストップクロック端子から入力されるストップクロック信号の信号レベルに基づき動作状態と休止状態とを切り替える。ＣＰＵ１０９が消費する負荷電流Ｉｃは、休止状態のときよりも動作状態のときの方が多くなる。制御回路部１２０は、電流値制御端子１２１に入力される電流値制御信号に基づきトランジスタ１０６に流れる電流Ｉｔの電流量を制御する。また、制御回路部１２０は、時定数制御端子１２２に入力される時定数制御信号に基づきトランジスタ電流Ｉｔの変化率を制御する。

電源電圧変動抑制回路１００の動作を示すタイミングチャートを図１５に示す。図１５に示すように、ＣＰＵ１０９は、ストップクロック信号がロウレベルであるときに休止状態となり、ストップクロック信号がハイレベルであるとき動作状態となる。そして、電流値制御信号は、ストップクロック信号がハイレベルとなる期間の前後においてロウレベルとなる（タイミングｔ１〜ｔ４及びタイミングｔ７〜ｔ９）。また、時定数設定信号は、ストップクロック信号がハイレベルとなる期間を含み、ストップクロック信号がハイレベルとなる期間よりも長い期間の間ハイレベルとなる。（タイミングｔ３〜ｔ８）。つまり、ストップクロック信号、電流値制御信号及び時定数設定信号をこのように制御することによって、トランジスタ１０６に流れるトランジスタ電流Ｉｔは、ＣＰＵ１０９が消費するＣＰＵ電流Ｉｃが増加する前に徐々に増加し、ＣＰＵ電流Ｉｃの増加を相殺するように減少する。また、ＣＰＵ電流Ｉｃが減少したとき、トランジスタ電流Ｉｔは、ＣＰＵ電流Ｉｃの減少を相殺するように増加し、その後徐々に減少する。

つまり、電源電圧変動抑制回路１００は、トランジスタ電流Ｉｔを用いることで電源ライン１０２からＣＰＵ１０９に流れる電流の急激な変動を防止して、電源ライン１０２の電圧変動を抑制する。図１６に電源電圧変動抑制回路１００におけるＣＰＵ端子の電圧波形（電源ライン１０２の電圧波形）を示す。図１６に示すように、電源電圧変動抑制回路１００がない場合、動作状態と休止状態とが切り替わりに応じて電圧波形にオーバーシュート及びアンダーシュートが発生し電源電圧の変動幅が大きくなる。これに対して、電源電圧変動抑制回路１００を設けた場合、電源電圧変動幅を電源電圧変動抑制回路１００がない場合の半分程度に抑制することができる。

また、特許文献２には、装置の負荷電力が第１の電池が供給可能な負荷電力を超えた場合に、第１の電池に加えて第２の電池を用いることで、装置が必要とする負荷電力を供給する携帯型情報読取装置が開示されている。
特開２０００−３０５６６８号公報 特開２００６−２８５５３９号公報

ここで、電源電圧変動抑制回路１００におけるＣＰＵ電流Ｉｃ及びトランジスタ電流Ｉｔの関係を図１７に示す。図１７に示すように、電源電圧変動抑制回路１００は、ＣＰＵ電流Ｉｃに加えてトランジスタ電流Ｉｔを必要とする。つまり、特許文献１に記載の電源電圧変動抑制回路１００では、トランジスタ電流Ｉｔを余分に消費することになり、消費電力の増加を招く問題がある。消費電力増加の問題は、ＣＰＵ１０９の動作状態と休止状態とを頻繁に切り替えるシステムにおいてはより顕著な問題となる。

本発明の一態様は、第１電源電圧が入力される電源端子と、前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、前記第２電源電圧が電源ラインを介して供給される内部回路と、前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、を備え、前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源ラインへ補助電流を供給するデータ処理装置である。

本発明の別の態様は、第１電源電圧が入力される電源端子と、前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、前記第２電源電圧が電源ラインを介して供給される内部回路と、前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、を備え、前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源端子と前記電源ラインとを接続させるデータ処理装置である。

本発明の別の態様は、第１電源電圧に基づいて内部回路に供給される第２電源電圧を生成する電源電圧生成回路であって、前記第１の電源電圧が入力される電源端子と、前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、前記内部回路に前記第２電源電圧を供給する電源ラインと、前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、を備え、前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源ラインへ補助電流を供給する電源電圧生成回路である。

本発明の別の態様は、レギュレータによって第１電源電圧に基づいた第２の電源電圧を生成し、前記第２の電源電圧を電源ラインを介して内部回路に供給し、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源ラインへ補助電流を供給する電源電圧生成方法である。

本発明にかかるデータ処理装置、電源電圧生成回路及びその電源電圧生成方法は、動作クロックに同期して増加する内部回路の負荷電流に対応した補助期間を設定し、補助期間において電源ラインに補助電流を供給する。つまり、本発明にかかるデータ処理装置、電源電圧生成回路及びその電源電圧生成方法は、内部回路の動作に応じて変動する内部回路の負荷電流の変動にレギュレータの応答速度が追従できない場合に電源ラインにおける負荷電流の増加分を補助電流によって補う。

本発明にかかるデータ処理装置及びその制御方法によれば、データ処理装置における消費電流を増加させることなく、第２電源電圧の電圧変動を抑制することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるデータ処理装置１のブロック図を示す。なお、データ処理装置１の各ブロックは、同一の半導体基板に形成されたものでも良く、個別の半導体装置として搭載されていても良い。データ処理装置１は、電源端子ＰＷＲ、レギュレータ１１、電源ライン１２、メインクロック発振器１３、サブクロック発振器１４、クロック制御回路１５、内部回路１６、電源電圧変動抑制回路２０を有している。なお、データ処理装置１では、レギュレータ１１及び電源電圧変動抑制回路２０によって電源電圧生成回路１０を構成する。

電源端子ＰＷＲは、外部で生成される第１電源電圧ＶＤＤの入力端子である。レギュレータ１１は、第１電源電圧ＶＤＤに基づき第２電源電圧ＶＤＤｉを生成する。レギュレータ１１の回路の例を図２に示す。図２に示すように、レギュレータ１１は、増幅器３２、出力トランジスタ３３、抵抗Ｒ１、Ｒ２を有する。増幅器３２の反転入力端子が抵抗Ｒ１と抵抗Ｒ２の抵抗分割点に接続され、非反転入力端子にバンドギャップ電圧源３１が接続される。レギュレータ１１は、抵抗Ｒ１、Ｒ２の抵抗比に基づいてバンドギャップ電圧源３１が生成する電圧値を増幅して出力する。そして、この出力電圧は、出力トランジスタのソース側端子から出力され、第２電源電圧ＶＤＤｉとなる。なお、第２電源電圧ＶＤＤｉの電圧値は、本実施の形態では第１電源電圧ＶＤＤの電圧値よりも小さいものとする。レギュレータ１１の出力には、負荷及びコンデンサＣ１が接続される。負荷は、例えば内部回路１６であって、本実施の形態ではＣＰＵ（Central Processing Unit）１７及び周辺回路１８となる。コンデンサＣ１は、電源安定用コンデンサであって、半導体基板上に形成可能な程度の容量値を有するものである。なお、図１においてはバンドギャップ電圧源３１及びコンデンサＣ１は図面を簡略化するため図示していない。

また、レギュレータ１１の動作のフローチャートを図３に示す。図３に示すように、レギュレータ１１は、レギュレータ１１の出力電流Ｉ１によってコンデンサＣ１に電荷を蓄積する（ステップ１）。続いて、コンデンサＣ１に蓄積された電荷に基づき生成される電流Ｉ２によって内部回路１６に電流を供給する（ステップ２）。ステップ２によって、コンデンサＣ１に蓄積された電荷量が減少すると、第２電源電圧ＶＤＤｉの電圧レベルが低下する（ステップ３）。続いて、レギュレータ１１は、第２電源電圧ＶＤＤｉの電圧レベルの低下を検知するとレギュレータの出力ドライバ（例えば出力トランジスタ３３）を導通状態（ＯＮ状態）とする（ステップ４）。これによって、コンデンサＣ１に再度電荷が蓄積される。つまり、レギュレータ１１は、第２電源電圧ＶＤＤｉの電圧値の変動を抑制する。このとき、レギュレータ１１は、ステップ３の電圧変動の検知からステップ４の出力トランジスタ３３を動作させるまでに所定の応答時間を有する。そのため、この応答時間の間、第２電源電圧ＶＤＤｉの電圧値が低下する。

内部回路１６は、データ処理装置１の処理部である。本実施の形態ではＣＰＵ１７及びその周辺回路１８を有する。ＣＰＵ１７及び周辺回路１８は、電源ライン１２を介して供給される第２電源電圧ＶＤＤｉを動作電源とし、動作クロックＣＰＵ＿ＣＬＫに同期して動作する。ここで、内部回路１６で消費される負荷電流ＩＬと動作クロックＣＰＵ＿ＣＬＫとの関係を図４に示す。図４に示すように、内部回路１６は、動作クロックＣＰＵ＿ＣＬＫの立ち上がりに同期して動作するため、動作クロックＣＰＵ＿ＣＬＫの立ち上がりに同期して負荷電流ＩＬが増加する。また、ＣＰＵ１７は動作モードを通知する動作モード通知信号として動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２を出力する。動作モード通知信号は、ＣＰＵ１７が処理を行なった結果ＣＰＵ１７が出力するものでも良く、外部からＣＰＵ１７に入力される制御信号（不図示）に応じて生成されるものであっても良い。動作モードについての詳細は後述する。

メインクロック発振器１３、サブクロック発振器１４、クロック制御回路１５は、内部回路１６に入力する動作クロックＣＰＵ＿ＣＬＫを生成及び制御を行なう。メインクロック発振器１３及びサブクロック発振器１４は、クロック信号を生成する。このとき、メインクロック発振器１３は、サブクロック発振器１４で生成されるクロック信号よりも周波数の高い信号を生成する。クロック制御回路１５は、メインクロック発振器１３及びサブクロック発振器１４が生成するクロック信号のうちいずれか一方を選択して選択したクロック信号を動作クロックＣＰＵ＿ＣＬＫとして出力する。クロック制御回路１５は、ＣＰＵ１７からの制御信号（不図示）に基づき選択するクロック信号を決定しても良く、外部から入力される制御信号（不図示）に基づき選択するクロック信号を決定しても良い。

電源電圧変動抑制回路２０は、内部回路１６の負荷電流ＩＬが増加する期間に対応した補助期間を動作クロックＣＰＵ＿ＣＬＫに同期して生成する。さらに、電源電圧変動抑制回路２０は、補助期間に電源ライン１２に対して補助電流ＩＳを供給する。本実施の形態では、補助電流ＩＳは、電源端子ＰＷＲから電源電圧変動抑制回路２０を介して電源ライン１２に供給される。

電源電圧変動抑制回路２０は、遅延回路２１〜２３、補助電流供給回路２４、クランプ回路２５を有する。遅延回路２１〜２３は、直列に接続され、初段に接続される遅延回路２１には動作クロックＣＰＵ＿ＣＬＫが入力される。そして、遅延回路２１〜２３は、それぞれ位相が異なる遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣを出力する。補助電流供給回路２４は、動作モード通知信号に基づき遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣのいずれか一つを選択し、選択した遅延クロックと動作クロックＣＰＵ＿ＣＬＫとの遅延時間に基づき補助期間を設定する。そして、補助電流供給回路２４は、補助期間に補助電流ＩＳを出力する。

補助電流供給回路２４は、セレクタ２４ａ、インバータ２４ｂ、ゲート回路（例えば、ＮＡＮＤ回路）２４ｃ、スイッチトランジスタ２４ｄを有する。セレクタ２４ａは、動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２に基づき遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣのうちいずれか一つを選択し、選択した遅延クロックをクロック信号ＣＫＡとして出力する。インバータ２４ｂは、クロック信号ＣＫＡを反転させてクロック信号ＣＫＢとして出力する。ＮＡＮＤ回路２４ｃは、動作クロックＣＰＵ＿ＣＬＫとクロック信号ＣＫＢとの反転論理積をスイッチ制御信号ＶＯＮとして出力する。スイッチトランジスタ２４ｄは、例えばＰＭＯＳトランジスタで形成される。この場合、スイッチトランジスタ２４ｄは、スイッチ制御信号ＶＯＮがロウレベルである場合に導通状態となり、スイッチ制御信号ＶＯＮがハイレベルである場合に非導通状態となる。スイッチトランジスタ２４ｄは、ソースが電源端子ＰＷＲに接続され、ソースが電源ライン１２に接続され、ゲートがＮＡＮＤ回路２４ｃの出力に接続される。なお、スイッチトランジスタ２４ｄのドレインが電源電圧変動抑制回路２０の出力となる。

クランプ回路２５は、補助電流供給回路２４の出力と電源ライン１２の接続ノードに接続される。クランプ回路２５は、電源ライン１２の電圧値（例えば、第２電源電圧ＶＤＤｉ）が所定の電圧を上回らないように接続ノード電圧値を抑制する。

ここで、内部回路１６の動作モードについて説明する。本実施の形態における内部回路１６は、動作モードとして、メインＲＵＮモード、ストップモード、サブＲＵＮモード、サブＨＡＬＴモードを有する。メインＲＵＮモードは、ＣＰＵ１７及び周辺回路１８がともにメインクロック発振器１３によって生成される動作クロック（以下、メインクロックと称す）基づき動作するモードである。メインＲＵＮモードにおける内部回路１６の負荷電流ＩＬは、例えば３ｍＡ程度である。ストップモードは、ＣＰＵ１７及び周辺回路１８がともに停止する動作モードである。ストップモードでは、内部回路１６に供給される動作クロックも停止される。ストップモードにおける内部回路１６の負荷電流ＩＬは、例えば１μＡ程度である。サブＲＵＮモードは、ＣＰＵ１７及び周辺回路１８がともにサブクロック発振器１４で生成される動作クロック（以下、サブクロックと称す）に基づき動作するモードである。サブＲＵＮモードにおける内部回路１６の負荷電流ＩＬは、例えば１０μＡ程度である。サブＨＡＬＴモードは、ＣＰＵ１７が停止し、周辺回路１８がサブクロックに基づき動作するモードである。

図５に、内部回路１６の動作モードの状態遷移図を示す。図５に示すように、内部回路１６は、リセット解除が行なわれ、動作可能な状態になると、まずメインＲＵＮモードで動作を開始する。メインＲＵＮモードからは、サブＲＵＮモード及びストップモードに状態を遷移させることができる。また、サブＨＡＬＴモードへの状態遷移は、メインＲＵＮモードからサブＲＵＮモードを経由することで行なわれる。

内部回路１６の状態が遷移した場合における、各動作モードにおける負荷電流ＩＬ及び動作モード通知信号のタイミングチャートの一例を図６に示す。図６に示す例では、動作モードは、メインＲＵＮモード、サブＲＵＮモード、サブＨＡＬＴモード、サブＲＵＮモード、メインＲＵＮモード、ストップモード、メインＲＵＮモードの順に遷移する。このとき、負荷電流ＩＬは、メインＲＵＮモードで多くなり、サブＲＵＮモード、サブＨＡＬＴモード、ストップモードの順に少なくなる。サブＲＵＮモード、サブＨＡＬＴモード、ストップモードにおいても負荷電流ＩＬの差はあるものの、メインＲＵＮモードとサブＲＵＮモード程の差はない。動作クロックステータス信号Ｓ１は、内部回路１６がサブクロックで動作するサブＲＵＮモード、サブＨＡＬＴモードにおいてロウレベルとなり、内部回路１６がメインクロックで動作するメインＲＵＮモード及びクロックが停止されるストップモードでハイレベルとなる。ストップモードステータス信号Ｓ２は、ストップモードのときのみハイレベルとなる。

ここで、電源電圧変動抑制回路２０の動作について説明する。本実施の形態では、図６に示したように、内部回路１６の動作モードによって負荷電流ＩＬの大きさが変動する。そのため、電源電圧変動抑制回路２０は、内部回路１６の動作モードに応じて補助期間の長さを変更する。図７にサブＲＵＮモード及びメインＲＵＮモードにおけるデータ処理装置１の動作のタイミングチャートを示す。図７に示すように、内部回路１６は、サブＲＵＮモードでは、低速の動作クロックＣＰＵ＿ＣＬＫに基づき動作し、メインＲＵＮモードでは、高速の動作クロックＣＰＵ＿ＣＬＫに基づき動作する。負荷電流ＩＬは、サブＲＵＮモードよりもメインＲＵＮモードの方が多くなる。動作クロックステータス信号Ｓ１は、サブＲＵＮモードでは、ロウレベルであり、メインＲＵＮモードでは、ハイレベルとなる。ストップモードステータス信号Ｓ２は、サブＲＵＮモード及びメインＲＵＮモードにおいて常にロウレベルとなる。

電源電圧変動抑制回路２０は、動作モードの違いによる内部回路１６の負荷電流ＩＬの違いに応じて補助期間の長さを調節する。電源電圧変動抑制回路２０の動作について図７のタイミングチャートを参照して説明する。サブＲＵＮモードでは、負荷電流ＩＬが少ないため、補助期間は短く設定される。電源電圧変動抑制回路２０では、動作クロックＣＰＵ＿ＣＬＫに対して遅延した多相の遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣを生成する。そして、サブＲＵＮモードでは、動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２がともにロウレベルである。この動作モード通知信号の状態に応じてセレクタ２４ａは、遅延クロック遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣのうち最も遅延時間の小さな遅延クロックを選択する。そして、セレクタ２４ａは、選択した遅延クロックをクロック信号ＣＫＡとして出力する。

このクロック信号はインバータ２４ｂによって反転されてクロック信号ＣＫＢとなる。続いて、ＮＡＮＤ回路２４ｃは、クロック信号ＣＫＢと動作クロックＣＰＵ＿ＣＬＫの反転論理和をスイッチ制御信号ＶＯＮとして出力する。これによって、スイッチ制御信号ＶＯＮは、動作クロックＣＰＵ＿ＣＬＫの立ち上がりに同期して立ち下がるパルス信号となる（図７のタイミングＴ１０〜Ｔ１１）。このパルス信号のロウレベル幅は、遅延回路２１で設定される遅延時間に相当し、パルス信号のロウレベル期間が補助期間となる。このスイッチ制御信号ＶＯＮの信号レベルに応じて補助電流供給回路２４は、スイッチ制御信号ＶＯＮがロウレベルとなる補助期間において、スイッチトランジスタ２４ｄを導通状態とする。これによって、電源電圧変動抑制回路２０は、補助期間に電源端子ＰＷＲから電源ライン１２に向かって補助電流ＩＳを出力する。なお、サブＨＡＬＴモードにおける動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２の論理レベルは、サブＲＵＮモードと同じであるため、サブＨＡＬＴモードにおける電源電圧変動抑制回路２０の動作は、サブＲＵＮモードと同じになる。

メインＲＵＮモードでは、負荷電流ＩＬが多いため、補助期間は長く設定される。メインＲＵＮモードでは、動作クロックステータス信号Ｓ１がハイレベルとなり、ストップモードステータス信号Ｓ２がロウレベルである。この動作モード通知信号の状態に応じてセレクタ２４ａは、遅延クロックＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣのうち最も遅延時間の大きな遅延クロックを選択する。そして、セレクタ２４ａは、選択した遅延クロックをクロック信号ＣＫＡとして出力する。

このクロック信号はインバータ２４ｂによって反転されてクロック信号ＣＫＢとなる。続いて、ＮＡＮＤ回路２４ｃは、クロック信号ＣＫＢと動作クロックＣＰＵ＿ＣＬＫの反転論理和をスイッチ制御信号ＶＯＮとして出力する。これによって、スイッチ制御信号ＶＯＮは、動作クロックＣＰＵ＿ＣＬＫの立ち上がりに同期して立ち下がるパルス信号となる（図７のタイミングＴ１２〜Ｔ１３）。このパルス信号のロウレベル幅は、遅延回路２１〜２３の３つの遅延回路によって設定される遅延時間に相当し、パルス信号のロウレベル期間が補助期間となる。このスイッチ制御信号ＶＯＮの信号レベルに応じて補助電流供給回路２４は、スイッチ制御信号ＶＯＮがロウレベルとなる補助期間において、スイッチトランジスタ２４ｄを導通状態とする。これによって、電源電圧変動抑制回路２０は、補助期間に電源端子ＰＷＲから電源ライン１２に向かって補助電流ＩＳを出力する。

図８にストップモード及びメインＲＵＮモードにおけるデータ処理装置１の動作のタイミングチャートを示す。なお、メインＲＵＮモードにおける、電源電圧変動抑制回路２０の動作は図７に示す例と同じであるためここでの説明は省略する。図８に示すように、内部回路１６は、ストップモードでは、動作クロックＣＰＵ＿ＣＬＫが停止し、メインＲＵＮモードでは、高速の動作クロックＣＰＵ＿ＣＬＫに基づき動作する。負荷電流ＩＬは、ストップモードよりもメインＲＵＮモードの方が多くなる。ストップモードにおける動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２はハイレベルである。

この場合における電源電圧変動抑制回路２０の動作について図８のタイミングチャートを参照して説明する。ストップモードでは、動作クロックＣＰＵ＿ＣＬＫが停止しているためスイッチ制御信号ＶＯＮはハイレベルを維持する。そのため、電源電圧変動抑制回路２０は、補助電流ＩＳを出力することはない。

ここで、ストップモードからメインＲＵＮモードにモードが遷移した場合における第２電源電圧ＶＤＤｉの電圧変動について説明する。図９にストップモードからメインＲＵＮモードにモードが遷移した場合の第２電源電圧ＶＤＤｉの電圧変動を示すタイミングチャートを示す。なお、サブＲＵＮモードの負荷電流ＩＬとメインＲＵＮモードの負荷電流ＩＬとの差も、ストップモードの負荷電流ＩＬとメインＲＵＮモードの負荷電流ＩＬとの差と大きな違いはないため、サブＲＵＮモードからメインＲＵＮモードへのモード遷移における第２電源電圧ＶＤＤｉの電圧変動も図９に示す例とほぼ同じになる。一方、サブＨＡＬＴモードからサブＲＵＮモードへのモード遷移における負荷電流ＩＬの変動は、ストップモードからメインＲＵＮモードへのモード遷移おける負荷電流ＩＬの変動に比べ極端に小さいため、第２電源電圧ＶＤＤｉの電圧変動はほとんど発生しない。

ストップモードにおけるレギュレータ１１は供給電流を抑制した状態である。一方、メインＲＵＮモードにおいて、レギュレータ１１はストップモードよりも遙かに大きな電流を電源ライン１２側に供給可能な状態である。しかし、レギュレータ１１は、第２電源電圧ＶＤＤｉの電圧低下を検出した後、電流能力を十分に増大させるまでに所定の応答時間を必要とする。そのため、モードの切り替わり時点からレギュレータ１１の応答時間が経過するまでは電源ライン１２の負荷電流ＩＬは、図２におけるコンデンサＣ１に蓄積された電荷によって供給される。このようなことから、モード切り替わり時点において図９に示すような第２電源電圧ＶＤＤｉの電圧低下が発生する（タイミングＴ１６〜Ｔ１８）。

このとき、電源電圧変動抑制回路２０がない場合、モード切り替わり直後の負荷電流ＩＬはコンデンサＣ１に蓄積された電荷のみによって賄われるため、第２電源電圧ＶＤＤｉの電圧変動が大きくなる。この場合、第２電源電圧ＶＤＤｉの電圧は、内部回路１６の最低動作電源電圧を下回り、内部回路１６は誤動作する可能性がある。一方、電源電圧変動抑制回路２０がある場合、電源電圧変動抑制回路２０は、負荷電流ＩＬが増加する動作クロックＣＰＵ＿ＣＬＫの立ち上がりに同期して補助電流ＩＳを出力する。そのため、モード切り替わり後のレギュレータ１１の応答時間内であっても、負荷電流ＩＬはコンデンサＣ１及び電源電圧変動抑制回路２０が出力する補助電流ＩＳによって賄われる。つまり、モード切り替わり後の第２電源電圧ＶＤＤｉの電圧が低下する期間において、コンデンサＣ１に蓄積された電荷の消費を抑制することができる。これによって、電源電圧変動抑制回路２０がある場合、第２電源電圧ＶＤＤｉの電圧の低下が抑制される。

上記説明より、本実施の形態にかかるデータ処理装置１は、電源電圧変動抑制回路２０が内部回路１６の負荷電流ＩＬが増加する動作クロックＣＰＵ＿ＣＬＫの立ち上がりタイミングに同期して補助電流ＩＳを電源ライン１２に出力する。この補助電流ＩＳは、負荷電流の増加に応じて電源ライン１２に補助的に供給されるものであって、コンデンサＣ１から出力される電流を補うものである。つまり、電源電圧変動抑制回路２０が出力する補助電流ＩＳは、データ処理装置１の消費電流を増加させるものではない。また、補助電流ＩＳは、データ処理装置１の動作クロックに応じて増加する消費電流に対して第２電源電圧ＶＤＤｉの変動を低減できる程度に適切な量だけ電源ライン１２に供給されるものである。従って、本実施の形態におけるデータ処理装置１では、消費電流の増加を抑制することができる。

また、電源電圧変動抑制回路２０は、内部回路１６の負荷電流ＩＬが増加する期間に対応した補助期間を設定し、補助期間においてのみ補助電流ＩＳを出力する。これによって、コンデンサＣ１に蓄積された電荷の消費が抑制され、第２電源電圧ＶＤＤｉの電圧変動を抑制することが可能である。つまり、本実施の形態におけるデータ処理装置１は、データ処理装置１の消費電流を増加させることなく、第２電源電圧ＶＤＤｉの電圧変動を抑制することが可能である。

レギュレータ１１に接続されるコンデンサＣ１に蓄積される電荷は、内部回路１６の負荷電流ＩＬによって、電源ライン１２の電圧が低下し、レギュレータ１１が電圧低下を検知してから、出力ドライバがＯＮするまでの期間に使用される。ここで、本実施の形態にかかる電源電圧変動抑制回路２０がない場合、コンデンサＣ１は、メインＲＵＮモードのような大きな負荷電流ＩＬに対応できるように大きな容量を必要とする。しかしながら、本実施の形態では、電源電圧変動抑制回路２０は負荷電流ＩＬが増加する期間に負荷電流を電源ライン１２に供給することで、コンデンサＣ１に蓄積された電荷の消費量を抑制する。従って、本実施の形態にかかる電源電圧変動抑制回路２０を有するデータ処理装置１は、コンデンサＣ１の容量値を小さくすることができる。コンデンサＣ１の容量値を小さくすることで、コンデンサＣ１を半導体基板上に設けることが可能となる。つまり、データ処理装置１の外部にコンデンサＣ１を接続する必要がないため、データ処理装置１はコンデンサＣ１を接続するための端子を設ける必要がない。

また、本実施の形態では、電源電圧変動抑制回路２０がクランプ回路２５を有している。クランプ回路２５は、電源ライン１２の電圧が所定の電圧を上回るのを防止する。つまり、クランプ回路２５によって、内部回路１６に規定の電圧値以上の電圧が印加されることを防止し、内部回路１６の過電圧による破壊を防止することが可能である。

実施の形態２
実施の形態２にかかるデータ処理装置２のブロック図を図１０に示す。図１０に示すように、データ処理装置２は、実施の形態１にかかるデータ処理装置１の電源電圧生成回路１０に対して動作制御回路２６を追加した電源電圧生成回路１０ａを有する。動作制御回路２６は、電源電圧変動抑制回路２０を動作させる期間を制御する。動作制御回路２６は、メインＲＵＮモードでの動作開始から所定の期間のみ電源電圧変動抑制回路２０を動作させる。より具体的には、動作制御回路２６は、メインＲＵＮモードでの動作開始から所定の期間のみ電源電圧変動抑制回路２０に動作クロックＣＰＵ＿ＣＬＫを供給する。以下の説明では、内部回路１６に供給される動作クロックＣＰＵ＿ＣＬＫと動作制御回路２６が出力する動作クロックＣＰＵ＿ＣＬＫとを区別するため、動作制御回路２６が出力する動作クロックＣＰＵ＿ＣＬＫを制御クロックＬＣ＿ＣＬＫと称す。

動作制御回路２６には、動作クロックステータス信号Ｓ１、ストップモードステータス信号Ｓ２及び動作クロックＣＰＵ＿ＣＬＫが入力され、所定期間の間のみ制御クロックＬＣ＿ＣＬＫを出力する。動作制御回路２６のブロック図を図１１に示す。動作制御回路２６は、インバータ４１、４４、ＡＮＤ回路４２、４５、カウンタ４３を有する。

ＡＮＤ回路４２には、動作クロックステータス信号Ｓ１と、インバータ４１で反転されたストップモードステータス信号Ｓ２とが入力される。ＡＮＤ回路４２は、入力される２つの信号の論理和をスタートストップ信号Ｓ３として出力する。カウンタ４３は、スタートストップ信号Ｓ３の立ち上がりエッジを開始信号として、動作クロックＣＰＵ＿ＣＬＫの数をカウントする。カウンタ４３は、カウントの開始からカウント値が規定の値に達するまでの間出力信号をロウレベルとし、その他の期間は出力信号をハイレベルとする。カウンタ４３の出力信号は、インバータ４４で反転されて動作イネーブル信号Ｓ４となる。ＡＮＤ回路４５は、スタートストップ信号Ｓ３、動作イネーブル信号Ｓ４及び動作クロックＣＰＵ＿ＣＬＫが入力される。そして、ＡＮＤ回路４５は、スタートストップ信号Ｓ３及び動作イネーブル信号Ｓ４がともにハイレベルである期間に動作クロックＣＰＵ＿ＣＬＫを制御クロックＬＣ＿ＣＬＫとして出力する。つまり、ＡＮＤ回路４５は、動作制御回路２６におけるゲート回路として動作する。

動作制御回路２６の動作を図１２に示すタイミングチャートを参照して説明する。図１２に示すように、スタートストップ信号Ｓ３は、動作クロックステータス信号Ｓ１及びストップモードステータス信号Ｓ２の論理レベルに応じてメインＲＵＮモードにおいてのみハイレベルとなる（タイミングＴ２０〜Ｔ２１及びタイミングＴ２２〜Ｔ２３）。カウンタ４３は、メインＲＵＮモードでの動作開始に応じて動作クロックＣＰＵ＿ＣＬＫのカウントを開始する。そして、カウンタ４３のカウント開始に応じて動作イネーブル信号Ｓ４はロウレベルからハイレベルになる。続いて、カウンタ４３のカウント値がオーバーフロー状態（カウント値が規定の値を超えた状態）に達するとカウンタ４３の出力がロウレベルからハイレベルになる。そして、カウンタ４３の出力信号の変化に応じて動作イネーブル信号Ｓ４はハイレベルからロウレベルになる。つまり、動作イネーブル信号Ｓ４がハイレベルとなる期間は、スタートストップ信号Ｓ３のハイレベル期間に含まれる。従って、動作イネーブル信号Ｓ４がハイレベルとなる期間に動作制御回路２６は、制御クロックＬＣ＿ＣＬＫを出力する。

ここで、動作制御回路２６の動作を考慮したデータ処理装置２の動作を図１３に示すタイミングチャートを参照して説明する。図１３では、ストップモードからメインＲＵＮモードにモードが切り替わった場合を動作の一例として示す。また、この例では、カウンタ４３は４つの動作クロックＣＰＵ＿ＣＬＫをカウントすることでオーバーフローするものとする。

図１３に示すように、データ処理装置２は、動作モードがメインＲＵＮモードとなった時点から５つ目の動作クロックＣＰＵ＿ＣＬＫが入力されるまでの期間に動作イネーブル信号Ｓ４をハイレベルとする（タイミングＴ２４〜Ｔ２５）。そして、制御クロックＬＣ＿ＣＬＫは、動作イネーブル信号Ｓ４がハイレベルとなる期間においてのみ出力される。従って、電源電圧変動抑制回路２０は、タイミングＴ２４〜Ｔ２５の期間においてのみロウレベル期間を有するスイッチ制御信号ＶＯＮを生成する。つまり、電源電圧変動抑制回路２０は、タイミングＴ２４〜Ｔ２５の期間においてのみ補助電流ＩＳを出力する。

上記説明より、実施の形態２にかかるデータ処理装置２では、動作制御回路２６によって、メインＲＵＮモードの開始から所定の期間においてのみ電源電圧変動抑制回路２０から補助電流ＩＳを出力する。データ処理装置２では、メインＲＵＮモードにおける負荷電流ＩＬが他の動作モードに比べ極端に大きく、メインＲＵＮモードでの動作開始時点で第２電源電圧ＶＤＤｉの大きな電圧低下が発生する（図９のタイミングＴ１６〜Ｔ１８）。そのため、データ処理装置２では、第２電源電圧ＶＤＤｉの電圧が大きく低下する期間においてのみ電源電圧変動抑制回路２０を動作させ、この期間における第２電源電圧ＶＤＤｉの大きな電圧低下を抑制する。第２電源電圧ＶＤＤｉの電圧低下が大きくなる期間にのみ電源電圧変動抑制回路２０を動作させることで、電源電圧変動抑制回路２０が消費する電流を抑制することができる。つまり、データ処理装置２は、データ処理装置１よりも消費電流の増加を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、内部回路１６の負荷電流ＩＬが動作クロックＣＰＵ＿ＣＬＫの立ち下がりで多くなる場合、補助期間は動作クロックＣＰＵ＿ＣＬＫの立ち下がりに同期させても良い。また、補助電流供給回路は、上記実施の形態で示したものに限られず回路構成を定期変更することが可能である。例えば、スイッチングトランジスタをＮＭＯＳトランジスタで構成することも可能である。さらに、上記実施の形態では、セレクタ２４ａが遅延クロックＤＬＹ＿ＣｌｋＡを選択する場合と遅延クロックＤＬＹ＿ＣｌｋＣを選択する場合について述べたが、負荷電流ＩＳの大きさによっては、遅延クロックＤＬＹ＿ＣｌｋＢを選択するモードを設定しても良い。

実施の形態１にかかるデータ処理装置のブロック図である。 実施の形態１にかかるレギュレータの回路図である。 実施の形態１にかかるレギュレータの動作を示すフローチャートである。 実施の形態１にかかるデータ処理装置における動作クロックと負荷電流の関係を示す図である。 実施の形態１にかかるデータ処理装置における内部回路のモード遷移を示す状態遷移図である。 実施の形態１にかかるデータ処理装置における内部回路のモード遷移を示すタイミングチャートである。 実施の形態１にかかるデータ処理装置の動作を示すタイミングチャートである。 実施の形態１にかかるデータ処理装置の動作を示すタイミングチャートである。 実施の形態１にかかるデータ処理装置における第２電源電圧の電圧変動を示すタイミングチャートである。 実施の形態２にかかるデータ処理装置のブロック図である。 実施の形態２にかかる動作制御回路のブロック図である。 実施の形態２にかかる動作制御回路の動作を示すタイミングチャートである。 実施の形態２にかかるデータ処理装置の動作を示すタイミングチャートである。 特許文献１にかかる電源電圧変動抑制回路のブロック図である。 特許文献１にかかる電源電圧変動抑制回路の動作を示すタイミングチャートである。 特許文献１にかかる電源電圧変動抑制回路におけるＣＰＵ端子の電圧波形を示す図である。 特許文献１にかかる電源電圧変動抑制回路の問題点を説明するための図である。

符号の説明

１、２ データ処理装置
１０、１０ａ 電源電圧生成回路
１１ レギュレータ
１２ 電源ライン
１３ メインクロック発振器
１４ サブクロック発振器
１５ クロック制御回路
１６ 内部回路
１７ ＣＰＵ
１８ 周辺回路
２０ 電源電圧変動抑制回路
２１〜２３ 遅延回路
２４ 補助電流供給回路
２４ａ セレクタ
２４ｂ インバータ
２４ｃ ＮＡＮＤ回路
２４ｄ スイッチトランジスタ
２５ クランプ回路
２６ 動作制御回路
４１、４４ インバータ
４２、４５ ＡＮＤ回路
ＶＤＤ 第１電源電圧
ＶＤＤｉ 第２電源電圧
ＰＷＲ 電源端子
ＩＬ 負荷電流
ＩＳ 補助電流
ＣＫＡ、ＣＫＢ クロック信号
ＣＰＵ＿ＣＬＫ 動作クロック
ＤＬＹ＿ＣｌｋＡ〜ＤＬＹ＿ＣｌｋＣ 遅延クロック
ＶＯＮ スイッチ制御信号
ＬＣ＿ＣＬＫ 制御クロック
４３ カウンタ
３１ バンドギャップ電圧源
３２ 増幅器
３３ 出力トランジスタ
Ｒ１、Ｒ２ 抵抗
Ｃ１ コンデンサ
Ｉ１、Ｉ２ 電流
Ｓ１ 動作クロックステータス信号
Ｓ２ ストップモードステータス信号
Ｓ３ スタートストップ信号
Ｓ４ 動作イネーブル信号

Claims (20)

1. 第１電源電圧が入力される電源端子と、
   前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、
   前記第２電源電圧が電源ラインを介して供給される内部回路と、
   前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、
   を備え、
   前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源ラインへ補助電流を供給する
   データ処理装置。
2. 前記電圧変動抑制回路は、前記内部回路の動作モードに応じて前記補助期間の長さを変更する請求項１に記載のデータ処理装置。
3. 前記内部回路は、前記電源電圧変動抑制回路に動作モードを通知する動作モード通知信号を出力し、前記電源電圧変動抑制回路は、前記動作モード通知信号に応じて前記補助電流を出力する期間を変更する請求項１に記載のデータ処理装置。
4. 前記電源電圧変動抑制回路は、前記動作クロックを遅延させた遅延クロックを出力する遅延回路と、前記動作クロックと前記遅延クロックとの遅延時間に応じて前記電源端子と前記電源ラインとを接続する期間を制御する補助電流供給回路と、を有する請求項１乃至３のいずれか１項に記載のデータ処理装置。
5. 前記遅延回路は、直列に接続された複数の遅延回路を有し、前記補助電流供給回路は、前記複数の遅延回路から出力される複数の遅延クロックのうちいずれか一つを選択し、選択した遅延クロックと前記動作クロックとの遅延時間に応じて前記電源端子と前記電源ラインとを接続し、前記電源端子から前記電源ラインに前記補助電流を供給する請求項４に記載のデータ処理装置。
6. 前記電源電圧変動抑制回路は、前記電源電圧変動抑制回路の出力と前記電源ラインとの接続ノードに接続され、前記電源ラインの電圧の上昇を抑制するクランプ回路を有する請求項１乃至５のいずれか１項に記載のデータ処理装置。
7. 前記データ処理装置は、前記内部回路の動作モードの切り替わりから所定期間の間前記電源電圧変動抑制回路に前記動作クロックを供給する動作制御回路を有する請求項１乃至６のいずれか１項に記載のデータ処理装置。
8. 前記動作制御回路は、前記動作モードの切り替わり時点から前記動作クロックの個数をカウントするカウンタと、前記カウンタのカウント値に応じて前記動作クロックの出力と停止とを切り替えるゲート回路とを有する請求項７に記載のデータ処理装置。
9. 第１電源電圧が入力される電源端子と、
   前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、
   前記第２電源電圧が電源ラインを介して供給される内部回路と、
   前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、
   を備え、
   前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源端子と前記電源ラインとを接続させる
   データ処理装置。
10. 前記電源電圧変動抑制回路は、前記動作クロックを遅延させた遅延クロックを出力する遅延回路と、前記動作クロックと前記遅延クロックとの遅延時間に応じて前記電源端子と前記電源ラインとを接続する期間を制御する補助電流供給回路と、を有する請求項９に記載のデータ処理装置。
11. 前記遅延回路は、直列に接続された複数の遅延回路を有し、前記補助電流供給回路は、前記複数の遅延回路から出力される複数の遅延クロックのうちいずれか一つを選択し、選択した遅延クロックと前記動作クロックとの遅延時間に応じて前記電源端子と前記電源ラインとを接続し、前記電源端子から前記電源ラインに前記補助電流を供給する請求項１０に記載のデータ処理装置。
12. 前記補助電流供給回路は、前記電源端子と前記電源ラインとの間に接続されるスイッチトランジスタを有し、前記補助電流供給回路は、前記スイッチトランジスタの開閉状態を制御して、前記電源端子から前記電源ラインへ補助電流を供給する請求項１０又は１１に記載のデータ処理装置。
13. 前記データ処理装置は、前記内部回路の動作モードの切り替わりから所定期間の間前記電源電圧変動抑制回路に前記動作クロックを供給する動作制御回路を有する請求項９乃至１２のいずれか１項に記載のデータ処理装置。
14. 前記動作制御回路は、前記動作モードの切り替わり時点から前記動作クロックの個数をカウントするカウンタと、前記カウンタのカウント値に応じて前記動作クロックの出力と停止とを切り替えるゲート回路とを有する請求項１３に記載のデータ処理装置。
15. 第１電源電圧に基づいて内部回路に供給される第２電源電圧を生成する電源電圧生成回路であって、
    前記第１の電源電圧が入力される電源端子と、
    前記第１電源電圧に基づき第２電源電圧を生成するレギュレータと、
    前記内部回路に前記第２電源電圧を供給する電源ラインと、
    前記電源端子と前記電源ラインとの間に接続される電源電圧変動抑制回路と、
    を備え、
    前記電源電圧変動抑制回路は、前記内部回路の動作クロックに同期した補助期間を設定し、前記補助期間において前記電源ラインへ補助電流を供給する
    電源電圧生成回路。
16. 前記電圧変動抑制回路は、前記内部回路の動作モードに応じて前記補助期間の長さを変更する請求項１５に記載のデータ処理装置。
17. 前記内部回路は、前記電源電圧変動抑制回路に動作モードを通知する動作モード通知信号を出力し、前記電源電圧変動抑制回路は、前記動作モード通知信号に応じて前記補助電流を出力する期間を変更する請求項１５に記載のデータ処理装置。
18. 前記データ処理装置は、前記内部回路の動作モードの切り替わりから所定期間の間前記電源電圧変動抑制回路に前記動作クロックを供給する動作制御回路を有する請求項１５乃至１７のいずれか１項に記載のデータ処理装置。
19. レギュレータによって第１電源電圧に基づいた第２の電源電圧を生成し、
    前記第２の電源電圧を電源ラインを介して内部回路に供給し、
    前記内部回路の動作クロックに同期した補助期間を設定し、
    前記補助期間において前記電源ラインへ補助電流を供給する
    電源電圧生成方法。
20. 前記補助期間は、前記内部回路の動作モードに応じて長さが決定される請求項１９に記載の電源電圧生成方法。

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