JP4774000B2 - 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 - Google Patents
半導体集積回路及び半導体集積回路が組み込まれた半導体装置 Download PDFInfo
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Description
富士通ユーザー向け技術情報誌 FIND Vol.22 NO.5 2004年(47〜51頁)
以下に本発明の特徴を付記する。
(付記1)
外部制御回路からの制御によって電位を制御される第1電源と、
前記外部制御回路からの制御によって電位を制御され、前記第1電源とは独立して電位の設定が可能な第2電源と、
前記第1電源により駆動される回路から構成される第1電源系統と、
前記第2電源により駆動される回路から構成される第2電源系統と、
前記外部制御回路から、前記第1電源系統及び前記第2電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第1電源系統の第1高電位線と前記第2電源系統の第2高電位線との接続動作をする接続回路と、を備えることを特徴とする半導体集積回路。
(付記2)
前記接続回路は、前記電位一致信号を受け、間欠的に前記第1電源系統の前記第1高電位線と前記第2電源系統の前記第2高電位線との接続動作を行うことを特徴とする付記1に記載の半導体集積回路。
(付記3)
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、第1パルス信号を出力するパルス回路と、
前記第1パルス信号のパルス期間中に、前記第1電源系統又は前記第2電源系統の接地電位の監視を行ない、前記接地電位が変動した期間に応じた第2パルス期間を有する第2パルス信号を出力する監視回路と、
前記第2パルス信号をゲート端子に受け、前記第2パルス信号の前記第2パルス期間中に、前記第1電源系統の前記第1高電位線と第2電源系統の前記第2高電位線とを接続するスイッチと、
を備えることを特徴とする付記1記載又は付記2記載の半導体集積回路。
(付記4)
前記第1電源系統又は前記第2電源系統の接地電位の監視は、外部の接地電源が接続する端子から入力された直後の接地電位と、前記第1電源系統又は前記第2電源系統の接地電位との比較により行うことを特徴とする付記3記載の半導体集積回路。
(付記5)
前記第1電源系統又は前記第2電源系統の接地電位の監視は、前記第1電源系統又は前記第2電源系統に外部の接地電位を供給するための端子とは独立して設けられた、外部の接地電源が接続する端子からの接地電位と、前記第1電源系統又は前記第2電源系統の接地電位との比較により行うことを特徴とする付記3記載の半導体集積回路。
(付記6)
電位が一定の第3の電源により駆動される第3電源系統と、
前記第3電源系統に属する第1クロック発生回路と、をさらに備え、
前記クロック信号は前記第1クロック発生回路から出力されることを特徴とする付記4又は付記5に記載された半導体集積回路。
(付記7)
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、前記電位一致信号を受けている期間において、前記クロック信号の立ち上がりエッジに応じたパルス信号を出力するパルス回路と、
前記パルス信号をゲート端子に受け、前記パルス信号のパルス期間中に、前記第1電源系統と第2電源系統とを接続するスイッチと、
を備えることを特徴とすることを特徴とする付記1又は付記2に記載の半導体集積回路。
(付記8)
前記第2電源系統に属し、前記第2電源系統に属する回路群に供給する第2クロック発生回路をさらに備え、
前記クロック信号は前記第2クロック発生回路から出力されることを特徴とする付記7記載の半導体集積回路。
(付記9)
前記スイッチはP型MOSトランジスタであることを特徴とする付記1乃至付記8の内の一つに記載の半導体集積回路。
(付記10)
外部制御回路からの制御によって電位を制御される第1電源と、
前記外部制御回路からの制御によって電位を制御され、前記第1電源とは独立して電位の設定が可能な第2電源と、
前記第1電源により駆動される回路から構成される第1電源系統と、
前記第2電源により駆動される回路から構成される第2電源系統と、
前記外部制御回路から、前記第1電源系統及び前記第2電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第1電源系統の第1高電位線と前記第2電源系統の第2高電位線との接続動作をする接続回路と、からなる半導体集積回路を備えることを特徴とする半導体装置。
(付記11)
前記接続回路は、前記電位一致信号を受け、間欠的に前記第1電源系統の前記第1高電位線と前記第2電源系統の前記第2高電位線との接続動作を行うことを特徴とする付記10に記載の半導体装置。(図3、図8)
2、10 回路群A
3、11 回路群B
4、43 回路群C
9、14、42 DC/DCコンバータ
12 接続回路
13 スイッチ
15 LSIシステム
16 スイッチ制御回路
17 制御信号
18 電位一致信号
19a、19b、19c 基準電圧
20 制御回路
21 コントロール回路
22 電源制御回路A
23 電源制御回路B
24 接続信号出力回路
25 CPU
26 レベル変換回路
27 電源制御回路C
31 P型MOSトランジスタ
32 キャパシタ
33、34、35 N型MOSトランジスタ
36 2入力OR回路
37、38、39 インバータ回路
41a クロック発生回路
41b クロック
45、46、49 波形
50 Vss2
51 Vss
52 Vss端子
53 Vss専用端子
54 その他の端子
55 高電位線Vdd2
56 高電位線Vdd1
57 高電位線Vdd3
58 Vdd1端子
59 Vdd2端子
60 Vdd3端子
100 LSI
101 回路群B
102 接続回路
103 スイッチ回路
105 CLK発生回路
106 アーリークロック発生回路
110 3入力AND
111 インバータ
112 3入力NAN
113 インバータ
114 CLK
115 CLK1
116 N型MOSトランジスタ
117 P型MOSトランジスタ
Claims (6)
- 外部制御回路からの制御によって電位を制御される第1電源と、
前記外部制御回路からの制御によって電位を制御され、前記第1電源とは独立して電位の設定が可能な第2電源と、
前記第1電源により駆動される回路から構成される第1電源系統と、
前記第2電源により駆動される回路から構成される第2電源系統と、
前記外部制御回路から、前記第1電源系統及び前記第2電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第1電源系統の第1高電位線と前記第2電源系統の第2高電位線との接続動作をする接続回路と、を備え、
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、第1パルス信号を出力するパルス回路と、
前記第1パルス信号のパルス期間中に、前記第1電源系統又は前記第2電源系統の接地電位の監視を行ない、前記接地電位が変動した期間に応じた第2パルス期間を有する第2パルス信号を出力する監視回路と、
前記第2パルス信号をゲート端子に受け、前記第2パルス信号の前記第2パルス期間中に、前記第1電源系統の前記第1高電位線と第2電源系統の前記第2高電位線とを接続するスイッチと、を備えることを特徴とする半導体集積回路。 - 前記第1電源系統又は前記第2電源系統の接地電位の監視は、外部の接地電源が接続する端子から入力された直後の接地電位と、前記第1電源系統又は前記第2電源系統の接地電位との比較により行うことを特徴とする請求項1記載の半導体集積回路。
- 前記第1電源系統又は前記第2電源系統の接地電位の監視は、前記第1電源系統又は前記第2電源系統に外部の接地電位を供給するための端子とは独立して設けられた、外部の接地電源が接続する端子からの接地電位と、前記第1電源系統又は前記第2電源系統の接地電位との比較により行うことを特徴とする請求項1記載の半導体集積回路。
- 電位が一定の第3の電源により駆動される第3電源系統と、
前記第3電源系統に属する第1クロック発生回路と、をさらに備え、
前記クロック信号は前記第1クロック発生回路から出力されることを特徴とする請求項2又は請求項3に記載の半導体集積回路。 - 前記スイッチはP型MOSトランジスタであることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体集積回路。
- 外部制御回路からの制御によって電位を制御される第1電源と、
前記外部制御回路からの制御によって電位を制御され、前記第1電源とは独立して電位の設定が可能な第2電源と、
前記第1電源により駆動される回路から構成される第1電源系統と、
前記第2電源により駆動される回路から構成される第2電源系統と、
前記外部制御回路から、前記第1電源系統及び前記第2電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第1電源系統の第1高電位線と前記第2電源系統の第2高電位線との接続動作をする接続回路と、からなる半導体集積回路を備え、
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、第1パルス信号を出力するパルス回路と、
前記第1パルス信号のパルス期間中に、前記第1電源系統又は前記第2電源系統の接地電位の監視を行ない、前記接地電位が変動した期間に応じた第2パルス期間を有する第2パルス信号を出力する監視回路と、
前記第2パルス信号をゲート端子に受け、前記第2パルス信号の前記第2パルス期間中に、前記第1電源系統の前記第1高電位線と第2電源系統の前記第2高電位線とを接続するスイッチと、を備えることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007071386A JP4774000B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 |
US12/050,486 US7777556B2 (en) | 2007-03-19 | 2008-03-18 | Semiconductor integrated circuit and semiconductor apparatus integrally having semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007071386A JP4774000B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008234195A JP2008234195A (ja) | 2008-10-02 |
JP4774000B2 true JP4774000B2 (ja) | 2011-09-14 |
Family
ID=39774074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007071386A Expired - Fee Related JP4774000B2 (ja) | 2007-03-19 | 2007-03-19 | 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7777556B2 (ja) |
JP (1) | JP4774000B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6232726B2 (ja) * | 2013-04-03 | 2017-11-22 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の電源制御方法 |
US10310580B2 (en) * | 2015-10-09 | 2019-06-04 | Sandisk Technologies Llc | Voltage level detection and analog circuit arrangements for memory systems |
US9755631B2 (en) * | 2015-11-24 | 2017-09-05 | Intel Corporation | Apparatus and method for reducing di/dt during power wake-up |
TWI744581B (zh) * | 2018-12-18 | 2021-11-01 | 新唐科技股份有限公司 | 電子裝置以及供電方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63168896A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体集積回路装置 |
JP4046382B2 (ja) * | 1997-03-27 | 2008-02-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JPH1124765A (ja) * | 1997-07-08 | 1999-01-29 | Fujitsu Ltd | 降圧回路装置 |
JP4074697B2 (ja) * | 1997-11-28 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体装置 |
FR2792781B1 (fr) * | 1999-04-26 | 2001-07-13 | Cit Alcatel | Procede et dispositif d'alimentation electrique dans un appareil mobile |
KR100616496B1 (ko) * | 1999-06-28 | 2006-08-25 | 주식회사 하이닉스반도체 | 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치 |
JP4420156B2 (ja) * | 2000-06-14 | 2010-02-24 | 日本電気株式会社 | 半導体装置 |
JP3487428B2 (ja) * | 2000-10-31 | 2004-01-19 | 松下電器産業株式会社 | 電源回路および非接触icカード |
JP2005101522A (ja) * | 2003-08-21 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2006018666A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 電源制御装置 |
JP4820571B2 (ja) * | 2005-04-15 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2007
- 2007-03-19 JP JP2007071386A patent/JP4774000B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-18 US US12/050,486 patent/US7777556B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008234195A (ja) | 2008-10-02 |
US7777556B2 (en) | 2010-08-17 |
US20080231349A1 (en) | 2008-09-25 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110224 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110624 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140701 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |