JP2013102371A

JP2013102371A - 半導体集積回路装置

Info

Publication number: JP2013102371A
Application number: JP2011245386A
Authority: JP
Inventors: Daisuke Katagiri; 大介片桐
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-11-09
Filing date: 2011-11-09
Publication date: 2013-05-23

Abstract

【課題】半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避する。
【解決手段】半導体集積回路装置（１）において、内部回路（１７）と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路（１１）と、上記内部回路が正常に動作可能な周波数のクロック信号を形成する内蔵発振器（１４）とを設ける。また上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路（１３）を設ける。さらに上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路（１６）を設けることで、内部回路の暴走を回避する。
【選択図】図１

Description

本発明は、半導体集積回路装置、さらには上記半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避するための技術に関する。

特許文献１には、半導体集積回路装置におけるクロック供給技術が記載されている。例えば、はんだ接続の不良などによって水晶振動子の接続端子がはずれたり、この接続端子と他の信号端子との接触などが生じた場合、クロック発振器の発振が停止してしまい、半導体集積回路装置の誤動作などを招いてしまう虞れがある。それを回避するため、例えば発振信号端子に外部接続された外部発振器が発生する発振信号の信号状態を検出し、外部発振器の発振信号が正常の際には、外部発振器の発振信号に基づいてシステムクロック信号を生成し、外部発振器の発振信号が異常の際には、内部発振信号に基づいてシステムクロック信号を生成するクロック発生部が設けられる。

特許文献２には、半導体集積回路装置において発振検出修繕回路が設けられ、この発振検出修繕回路によって、外部接続されたクロック発振器で生成されたクロック信号の正常／異常が検出されるようになっている。

特開２０１０−３１９９号公報国際公開第２００５／０３９０５３号パンフレット

水晶振動子には、決められた周波数の３倍や５倍の周波数でも発振する機能がある。これを「オーバートーン発振」という。半導体集積回路装置に外付けされた水晶振動子を使用した水晶発振回路においてオーバートーン発振が生じた場合、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなる。かかる場合には、半導体集積回路装置の内部回路が暴走状態に陥るおそれがある。

しかしながら従来の技術においては、はんだ接続の不良などによって水晶振動子の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路の発振動作が停止する場合については考慮されているものの、水晶振動子のオーバートーン発振等に起因して、水晶発振回路の発振周波数が正常時よりも上昇した場合については考慮されていない。このため、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなった場合には、半導体集積回路装置の内部回路が暴走状態に陥るおそれがある。

本発明の目的は、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、供給されたクロック信号に基づいて動作可能な内部回路と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路と、上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器とを設ける。また、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路を設ける。さらに、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路を設ける。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振等に起因して正常時よりも高くなった場合の上記内部回路の暴走を回避するための技術を提供することができる。

本発明にかかる半導体集積回路装置の構成例ブロック図である。図１に示される半導体集積回路装置における異常高速発振検出回路の構成例回路図である。図２に示される異常高速発振検出回路における主要部の動作タイミング図である。図２に示される異常高速発振検出回路における主要部の別の動作タイミング図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（１）は、供給されたクロック信号に基づいて動作可能な内部回路（１７）と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路（１１）と、上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器（１４）とを含む。また半導体集積回路装置（１）は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路（１３）を含む。さらに半導体集積回路装置（１）は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路（１６）を含む。

上記の構成によれば、異常高速発振検出信号がハイレベルにアサートされた場合に、制御回路の制御により、水晶発振回路から出力されるクロック信号に代えて、内部発振器から出力されるクロック信号が選択されてそれが内部回路に供給される。このため、半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、オーバートーン発振などで正常時よりも高くなった場合の上記内部回路の暴走を回避することができる。

〔２〕上記〔１〕において、上記制御回路は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記内部回路に供給される異常発振検出信号（ＨＯＡＤ）をアサートするように構成することができる。これにより、水晶発振回路の異常発振時において、内部回路を適切な状態に制御することが可能となる。

〔３〕上記〔２〕において、上記異常発振検出信号を外部出力可能な端子（２０）を設けることができる。これにより、この半導体集積回路装置が搭載されたユーザシステムにおいて、半導体集積回路装置を適切な状態に制御することが可能となる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１には、本発明にかかる半導体集積回路装置の構成例が示される。

図１に示される半導体集積回路装置１は、特に制限されないが、水晶発振回路１１、異常低速発振検出回路１２、異常高速発振検出回路１３、内蔵発振器１４、セレクタ１５、制御回路１６、内部回路１７を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。半導体集積回路装置１には、端子１８，１９，２０が設けられている。端子１８，１９は、水晶発振回路１１に結合される。また端子１８，１９には、半導体集積回路装置１がユーザシステムのボードに搭載された状態で、水晶振動子２１が接続される。水晶発振回路１１は、端子１８，１９を介して水晶振動子２１が結合されることで所定周波数のクロック信号ＣＬＫ１を形成する。このクロック信号ＣＬＫ１は、異常低速発振回路１２、異常高速発振回路１３及びセレクタ１５に伝達される。異常低速発振検出回路１２は、水晶発振回路１１の状態が異常低速発振状態になったことを検出して異常低速発振検出信号ＬＯＡＤを例えばハイレベルにアサートする。異常高速発振検出回路１３は、水晶発振回路１１の状態が異常高速発振状態になったことを検出して異常高速発振検出信号ＨＯＡＤを例えばハイレベルにアサートする。内蔵発振器１４は、内部回路が正常に動作可能な周波数のクロック信号ＣＬＫ２を形成する。セレクタ１５は、水晶発振回路１１で形成されたクロック信号ＣＬＫ１と、内蔵発振器１４で形成されたクロック信号ＣＬＫ２とを選択的に後段の内部回路１７に供給する。内部回路１７は、特に制限されないが、ＣＰＵ（中央処理装置）やその周辺回路を含み、セレクタ１５を介して入力されたクロック信号ＣＬＫ１又はＣＬＫ２に同期して所定の信号処理を実行する。制御回路１６は、異常低速発振検出信号ＬＯＡＤや常高速発振検出信号ＨＯＡＤに基づいてセレクタ１５の選択動作を制御する。すなわち、制御回路１６は、異常低速発振検出信号ＬＯＡＤ及び常高速発振検出信号ＨＯＡＤの双方がローレベルの場合には、水晶発振回路１１から出力されたクロック信号ＣＬＫ１を選択的に内部回路１７に供給するように、セレクタ１５を制御する。これに対して、制御回路１６は、異常低速発振検出信号ＬＯＡＤ又は異常高速発振検出信号ＨＯＡＤがハイレベルにアサートされた場合には、水晶発振回路１１から出力されるクロック信号ＣＬＫ１に代えて、内部発振器１４から出力されるクロック信号ＣＬＫ２を選択してそれを内部回路１７に供給するように、セレクタ１５を制御する。さらに、制御回路１６は、異常低速発振検出信号ＬＯＡＤ又は異常高速発振検出信号ＨＯＡＤがローレベルにアサートされた場合に、異常発振検出信号ＡＯＤＳをハイレベルにアサートする。この異常発振検出信号ＡＯＤＳは内部回路１７に伝達されるとともに、端子２０を介して外部出力可能とされる。

上記の構成において、内蔵発振器１４は、水晶発振回路１１が動作している期間、水晶発振回路１１とは独立して発振動作を行っている。水晶振動子２１の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路１１の発振動作が停止され、あるいは異常低速発振状態になった場合、その状態が異常低速発振検出回路１２によって検出され、異常低速発振検出信号ＬＯＡＤがハイレベルにアサートされる。また、水晶発振回路１１で得られるクロック信号が、オーバートーン発振などで、内部回路１７の正常動作の周波数範囲よりも上昇した場合、その状態が異常高速発振検出回路１３によって検出され、異常高速発振検出信号ＨＯＡＤがハイレベルにアサートされる。異常低速発振検出信号ＬＯＡＤがハイレベルにアサートされた場合、又は異常高速発振検出信号ＨＯＡＤがハイレベルにアサートされた場合、制御回路１６は、水晶発振回路１１から出力されるクロック信号ＣＬＫ１に代えて、内部発振器１４から出力されるクロック信号ＣＬＫ２を選択してそれを内部回路１７に供給する。内部発振器１４から出力されるクロック信号ＣＬＫ２は、内部回路１７が正常に動作可能な周波数のクロック信号とされるので、そのようなクロック信号ＣＬＫ２が供給された内部回路１７は、正常に動作する。また、制御回路１６によって異常発振検出信号ＡＯＤＳがハイレベルにアサートされることによって、内部回路１７におけるＣＰＵは、水晶発振回路１１の異常発振状態を把握し、内部回路１７を適切な状態に制御することができる。

ここで、水晶発振回路１１が水晶発振回路１１がオーバートーン発振などで異常高速発振状態になった場合、内部回路１７は、高速な周波数に追従できないため暴走状態となるおそれがあるし、水晶振動子２１の接続端子がはずれたり、この接続端子と他の信号端子との接触などに起因して水晶発振回路１１の発振動作が停止され、あるいは異常低速発振状態になった場合にも、不安定なクロック信号により暴走状態となるおそれがある。しかし、図１に示される構成によれば、異常低速発振検出信号ＬＯＡＤ又は異常高速発振検出信号ＨＯＡＤがハイレベルにアサートされた場合に、制御回路１６の制御により、水晶発振回路１１から出力されるクロック信号ＣＬＫ１に代えて、内部発振器１４から出力されるクロック信号ＣＬＫ２が選択されてそれが内部回路１７に供給されるため、内部回路１７は正常に動作する。また、異常発振検出信号ＡＯＤＳが、端子２０を介して外部出力可能とされるため、ユーザシステムによって半導体集積回路装置１を適切な状態に制御することが可能となる。

図２には、異常高速発振検出回路１３の構成例が示される。

分周器１３１が設けられ、この分周器１３１は、入力されたクロック信号ＣＬＫ１を１／ｎに分周する。フリップフロップ回路１３３が設けられ、このフリップフロップ回路１３３のクロック端子ＣＫには、分周器１３１の分周出力が伝達される。フリップフロップ回路１３３のリセット端子ＲＳＴには、リセット信号ＲＳＴＳが伝達される。フリップフロップ回路１３３の出力端子ＯＵＴからの出力信号がインバータ１３２を介してフリップフロップ回路１３３のフィードバック端子ＦＢＩＮに伝達されることで、チャタリング防止が図られている。フリップフロップ回路１３３の出力は、インバータ１３７に伝達されるとともに、インバータ１３４及びノアゲート１３６を介してバッファ１３８に伝達される。ノアゲート１３６には、インバータ１３５を介してリセット信号ＲＳＴＳが伝達される。インバータ１３７及びバッファ１３８は、この常高速発振検出回路１３内の他のデバイスに比べて駆動能力が低く抑えられている。また、インバータ１３７の出力側ノードＮ２や、バッファ１３８の出力側ノードＮ３には、キャパシタ１３９，１４０が設けられている。このキャパシタ１３９，１４０の他方の端子は低電位側電源Ｖｓｓに結合される。ノアゲート１４１が設けられ、このノアゲート１４１によって、インバータ１３７の出力とバッファ１３８の出力とのノア論理が得られる。ノアゲート１４１の出力側ノードＮ４は、後段のｐチャネル型ＭＯＳトランジスタ１４２に伝達される。このｐチャネル型ＭＯＳトランジスタ１４２のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャネル型ＭＯＳトランジスタ１４２には、ｎチャネル型ＭＯＳトランジスタ１４３が直列接続される。このｎチャネル型ＭＯＳトランジスタ１４３のゲート電極には所定のバイアス電圧ｎｂｉａｓが供給される。ｎチャネル型ＭＯＳトランジスタ１４３のソース電極は、低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタ１４２とｎチャネル型ＭＯＳトランジスタ１４３との直列接続ノードＮ５にはキャパシタ１４４が接続される。このキャパシタ１４４の他端は低電位側電源Ｖｓｓに結合される。またノードＮ５には、ｐチャネル型ＭＯＳトランジスタ１４５が設けられる。このｐチャネル型ＭＯＳトランジスタ１４５のソース電極は高電位側電源Ｖｄｄに結合される。ｐチャネル型ＭＯＳトランジスタ１４５のゲート電極には、リセット信号ＲＳＴＳが伝達され、リセット信号ＲＳＴＳがローレベルにされた状態（リセット状態）で、ノードＮ５が高電位側電源Ｖｄｄのレベルにプリチャージされるようになっている。さらにノードＮ５は、コンパレータ１４６の反転入力端子（−）に結合されている。コンパレータ１４６の非反転入力端子（−）には、所定のリファレンス電圧ｖｒｅｆが印加され、コンパレータ１４６において、ノードＮ５の電位とリファレンス電圧ｖｒｅｆとの比較が行われるようになっている。コンパレータ１４７の後段には、フリップフロップ回路１４７が設けられている。フリップフロップ回路１４７のクロック端子ＣＫには、分周器１３１の分周出力が伝達される。フリップフロップ回路１４７のリセット端子ＲＳＴには、リセット信号ＲＳＴＳが伝達される。フリップフロップ回路１４７の出力端子ＯＵＴからの出力信号がインバータ１４８を介してフリップフロップ回路１４７のフィードバック端子ＦＢＩＮに伝達されることで、チャタリング防止が図られている。また、インバータ１４８の出力はバッファ１４９を介して出力される。このバッファ１４９の出力信号が異常高速発振検出信号ＨＯＡＤとされる。尚、フリップフロップ回路１３３，１４７は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタ１５１，１５２、ｎチャネル型ＭＯＳトランジスタ１５３，１５４，１５５が結合されて成る。

図３及び図４には、図２に示される常高速発振検出回路１３における主要部の動作タイミングが示される。

半導体集積回路１への電源投入時にリセット信号ＲＳＴＳがローレベルにされる。このとき、異常高速発振検出信号ＨＯＡＤはローレベルとなる。そしてリセット信号ＲＳＴＳがローレベルにされることで、リセット状態が解除されると、分周器１３１の出力に応じて、フリップフロップ回路１３３からクロック信号が出力され、それにより、ノードＮ１の論理レベルが変化される。インバータ１３７及びバッファ１３８は、この常高速発振検出回路１３内の他のデバイスに比べて駆動能力が低く抑えられ、また、インバータ１３７の出力側ノードＮ２や、バッファ１３８の出力側ノードＮ３には、キャパシタ１３９，１４０が設けられることで、ノードＮ２，Ｎ３の電位変化は、フリップフロップ回路１３３から出力されたクロック信号の周波数に応じて異なる。つまり、フリップフロップ回路１３３から出力されたクロック信号の周波数が高くなるほど、ノードＮ２，Ｎ３の電位の変化幅が小さくなる。例えば、フリップフロップ回路１３３から出力されたクロック信号の周波数が比較的低い場合には、図３に示されるように、ノードＮ２，Ｎ３の電位の変化幅が大きいため、ノードＮ５の電位は、リファレンス電圧ｖｒｅｆよりも低くなることはない。この場合、コンパレータ１４６の出力によってノードＮ６はローレベルとされるので、異常高速発振検出信号ＨＯＡＤもローレベルとされる。

これに対して、フリップフロップ回路１３３から出力されたクロック信号の周波数が比較的高い場合には、図４に示されるように、ノードＮ２，Ｎ３の電位の変化幅が小さくなる。つまり、ノードＮ２，Ｎ３の電位は、低電位側電源Ｖｓｓレベルから大きく変化することはない。これにより、キャパシタ１４４への充電が十分に行われなくなるので、ノードＮ５の電位が低下される。そしてノードＮ５の電位がリファレンス電圧ｖｒｅｆよりも低くなると、コンパレータ１４６の出力によってノードＮ６はハイレベルとされるので、異常高速発振検出信号ＨＯＡＤもハイレベルとされる。このようにして水晶発振回路１１の異常高速発振状態を検出することができる。

尚、インバータ１３７、バッファ１３８の駆動能力や、キャパシタ１３９，１４０の静電容量値、リファレンス電圧ｖｒｅｆの値などは、内部回路１７の正常動作の周波数範囲に基づいて決定することができる。

実施の形態１によれば、以下の作用効果を奏する。

（１）異常低速発振検出信号ＬＯＡＤ又は異常高速発振検出信号ＨＯＡＤがハイレベルにアサートされた場合に、制御回路１６の制御により、水晶発振回路１１から出力されるクロック信号ＣＬＫ１に代えて、内部発振器１４から出力されるクロック信号ＣＬＫ２が選択されてそれが内部回路１７に供給されるため、内部回路１７の暴走を回避することができる。

（２）異常発振検出信号ＡＯＤＳが内部回路１７に供給されるため、水晶発振回路１１の異常発振時において、内部回路１７を適切な状態に制御することが可能となる。

（３）異常発振検出信号ＡＯＤＳが、端子２０を介して外部出力可能とされるため、この半導体集積回路装置１が搭載されたユーザシステムにおいて、半導体集積回路装置１を適切な状態に制御することが可能となる。

（４）内蔵発振器１４や制御回路１６は、水晶発振回路１１で得られたクロック信号を用いないで動作する構成とされるため、水晶発振回路１１の異常発振時において、内蔵発振器１４や制御回路１６の暴走を回避することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１半導体集積回路装置
１１水晶発振回路
１２異常低速発振検出回路
１３異常高速発振検出回路
１４内蔵発振器
１５セレクタ
１６制御回路
１７内部回路
１８，１９，２０端子
２１水晶振動子

Claims

供給されたクロック信号に基づいて動作可能な内部回路と、
水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路と、
上記内部回路が正常に動作可能な周波数のクロック信号を形成するための内蔵発振器と、
上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路と、
上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路と、を含む半導体集積回路装置。
上記制御回路は、上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇した場合に、上記異常高速発振検出回路での検出結果に基づいて、上記内部回路に供給される異常発振検出信号をアサートする請求項１記載の半導体集積回路装置。
上記異常発振検出信号を外部出力可能な端子を備えた請求項２記載の半導体集積回路装置。