JP2005269516A - 集積回路装置 - Google Patents

Abstract

【課題】 内部回路が動作した場合の影響がクロック信号出力回路に及ぶことを回避できる集積回路装置を提供する。
【解決手段】 ワンチップマイコン４１において、内部電源生成回路４３によって生成された内部電源を、電源配線４４，コンデンサ接続端子４６，外部配線パターン５１，外部電源供給端子４９，電源配線４８を経由して内部回路４２に供給し、リングオシレータを備えて構成されるクロック信号出力回路１に対しては、電源配線４５をコンデンサ接続端子４６に接続することで供給する。
【選択図】 図１

Description

本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ（Phase Locked Loop）動作により逓倍した逓倍クロック信号を生成して出力する、クロック信号出力回路を備えた集積回路装置に関する。

近年、マイクロコンピュータなどの集積回路装置においては動作クロック周波数が上昇しているため、集積回路装置にＰＬＬ回路を利用して構成されるクロック逓倍回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してＣＰＵなどに供給する構成を採用するものが多い。また、そのようなクロック逓倍回路には、リングオシレータを用いてデジタル的なＰＬＬ（デジタルＰＬＬ，ＤＰＬＬ）動作により逓倍クロック信号を生成して出力するように構成されるものがある。

リングオシレータは、複数個の遅延ゲート（例えばＮＯＴゲート）をリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。ところが、ＮＯＴゲートなどは供給される電源電圧に応じてゲート遅延時間が変化するため、電源電圧が変動すると逓倍回路より出力される逓倍クロック信号の周波数も変動してしまう（ジッタの発生）。

このため、上記構成の逓倍回路を用いる場合は、集積回路装置にシリーズレギュレータなどで構成される内部電源発生回路を内蔵しておき、外部より供給される電源電圧が変動した場合でも、安定した電圧をクロック逓倍回路やその他の内部回路などに供給するようにしている。

更にクロック逓倍回路の発振動作を安定化させる技術として、例えば、特許文献１には、内部電源発生回路により生成された内部電圧を動作電源とし、外部供給される基準クロック信号をもとに中間クロック信号を生成する第１ＰＬＬモジュールと、外部電源を動作電源とし、前記中間クロック信号もとに内部クロック信号を生成する第２ＰＬＬモジュールとを備えて構成したＰＬＬ回路が開示されている。

また、特許文献２には、位相比較器と、この位相比較器の出力信号に応じたレベルの信号を形成する第１回路と、この第１回路の出力レベルに応じた周波数のクロック信号を生成する第２回路とを備えてＰＬＬ回路を構成し、第１回路の電源端子と第２回路の電源端子との間にローパスフィルタを介在させ、第２回路で生じたノイズが電源ラインを介して第１回路へ伝達されるのを阻止し、ＰＬＬ回路におけるジッタの低減を達成する技術が開示されている。
特開２０００−１６５２３４号公報 特開２００２−１１１４８４号公報

ところで、逓倍クロック信号が供給されて動作する、デジタル回路などのような集積回路の内部回路においては、クロック同期で動作する回路部分の動作状況に応じて消費電流が変化する。従って、内部電源発生回路によって安定化させた内部電源を逓倍回路と内部回路との双方に供給する場合には、内部回路側の動作状況によって内部電源電圧が変動してしまうという問題がある。しかしながら、特許文献１，２に開示されている技術は、そのような問題については全く考慮されておらず、内部電源電圧の変動に基づくジッタの発生を回避することはできない。

本発明は上記事情に鑑みてなされたものであり、その目的は、内部回路が動作することによる影響が、クロック信号出力回路に及ぶことを回避できる集積回路装置を提供することにある。

請求項１記載の集積回路装置によれば、内部電源生成回路によって生成された内部電源を、クロック信号出力回路に対しては、少なくともリングオシレータについて、内部電源生成回路とコンデンサ接続端子との間で供給し、内部回路に対しては、コンデンサ接続端子を経由する配線を介して供給する。
斯様に構成すれば、内部回路が動作することで内部電源が変動して電源配線にノイズが載った場合でも、そのノイズは、電源配線の抵抗成分とノイズ除去用コンデンサとで形成されるローパスフィルタによって除去される。従って、内部電源電圧が変動した影響がクロック信号出力回路を構成するリングオシレータに及ぶことを防止でき、リングオシレータの発振動作を安定化させて逓倍クロック信号の周波数をより安定させることが可能となる。

請求項２記載の集積回路装置によれば、クロック信号出力回路を構成する全ての回路部に対して、内部電源生成回路とコンデンサ接続端子との間で内部電源を供給する。斯様に構成すれば、リングオシレータとその他の回路とに供給される電源電圧が、配線インピーダンスの影響によって異なってしまうことを防止でき、クロック信号出力回路の動作をより安定化させることができる。

請求項３記載の集積回路装置によれば、クロック信号出力回路を構成するリングオシレータとその他の回路部に対しては、夫々第１，第２電源供給端子が内部電源配線に直接接続されることで内部電源の供給が行われる。従って、クロック信号出力回路の内部においても、リングオシレータとその他の回路部とが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。

請求項４記載の集積回路装置によれば、比較的周波数が高い領域のノイズ成分を、内部回路の電源供給端子に接続される低容量のノイズ除去用コンデンサと電源配線のインダクタンス成分とによって除去することができる。従って、内部電源配線のノイズレベルを更に低減することが可能となる。

請求項５記載の集積回路装置によれば、内部回路の電源供給端子に接続される外部電源供給端子を備える。斯様に構成した場合、集積回路装置の外部においてコンデンサ接続端子と外部電源供給端子とを、例えば集積回路装置が搭載される回路基板上の（外部）配線パターンなどで接続することになる。すると、内部回路に対する電源供給経路は、
内部電源生成回路→コンデンサ接続端子→外部配線パターン→
外部電源供給端子→内部回路
となって、外付けのノイズ除去用コンデンサは電源電流が流れる外部配線パターンに接続されることになる。従って、集積回路装置内部の電源配線に対してコンデンサ接続端子の一点で接続される場合に比較して、外付けコンデンサのノイズ除去機能をより有効に作用させることができる。

請求項６記載の集積回路装置によれば、内部電源生成回路の電源出力端子の近傍に、クロック信号出力回路の電源供給端子を接続するので、前記電源供給端子とコンデンサ接続端子との電源配線がより長くなる。従って、電源配線の抵抗成分がより大きくなるので、その抵抗成分によって内部回路側より伝搬するノイズのレベルをより大きく減衰させることができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図８を参照して説明する。図２は、ＤＰＬＬで構成されるクロック信号出力回路１の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報又は特開２０００−３５７９４７を参照）。制御回路２には、発振回路３より出力される基準クロック信号ＰREF が与えられている。制御回路２は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をＤＣＯ（Digital Controlled Oscillator）４及びカウンタ・データラッチ回路５に出力するようになっている。

ＤＣＯ４は、内部にリングオシレータ６を備えている。リングオシレータ６は、例えば図３に示すように、遅延ゲートとして２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。

また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。

再び、図２を参照して、カウンタ・データラッチ回路５には、制御回路２より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰREF １周期に相当するパルス幅を有しており、制御回路２におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。

また、カウンタ・データラッチ回路５には、リングオシレータ６より出力されるクロック信号Ｒ１３がＲＣＫとして与えられ、そのクロック信号ＲＣＫによって内部のアップカウンタ（例えば１６ビット）によるカウント動作を行う。そして、カウンタ・データラッチ回路５は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントする。

そのカウントデータは、制御回路２よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳが、ＤＣＯ４を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、第７周期で制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされる。
カウンタ・データラッチ回路５は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、外部のＣＰＵ（図示せず）により与えられる逓倍数設定データＤＶの値例えば“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチする。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ４に出力される。ＤＣＯ４が出力する逓倍クロック信号ＰOUT ′は、デューティ比を調整するための分周回路３９を介して２分周されて、逓倍クロック信号ＰOUT として出力される。

図１は、クロック信号出力回路１を搭載したワンチップマイクロコンピュータ（以下、マイコンと称す，集積回路装置）４１の構成を概略的に示すものである。マイコン４１は、半導体基板上に、クロック信号出力回路１，内部回路４２，内部電源発生回路４３を搭載したものである。内部電源発生回路４３は、例えばシリーズレギュレータなどで構成されており、マイコン４１の外部より供給される例えば５Ｖの電源を受けて例えば３．３Ｖの内部電源を生成し、クロック信号出力回路１及び内部回路４２に供給するようになっている。

そして、クロック信号出力回路１によって出力される逓倍クロック信号は、内部回路４２に供給される。内部回路４２は、具体的には図示しないが、例えばＣＰＵ及びその周辺回路（例えばメモリやゲートアレイ）などであり、前記クロック信号に同期して動作するロジック回路などを中心として構成されている。

内部電源発生回路４３の電源出力端子に接続される電源配線４４と、クロック信号出力回路１の電源供給端子に接続される電源配線４５とは、マイコン４１の外部端子であるコンデンサ接続端子４６に共通に接続されている。そして、コンデンサ接続端子４６は、ノイズ除去用コンデンサ４７を介してグランドに接続されている。

尚、ノイズ除去用コンデンサ４７については１素子として図示しているが、実際には、０．１μＦ程度の容量と１０μＦ程度の容量を有する２つのコンデンサが並列に接続されている。前者は、主に高周波ノイズを除去する目的で設けられている。また、後者は、主に内部電源発生回路４３の発振防止用（電荷供給用）として設けられているもので、本発明特有の構成ではなく一般的な構成である。

一方、内部回路４２の電源供給端子に接続される電源配線４８は、マイコン４１の外部端子である外部電源供給端子４９に接続されている。尚、電源配線４４，４５，４８には、ボンディングワイヤやリードフレームも含んでいるものとする。また、電源配線４８には、コンデンサ４７よりも低容量であるノイズ除去用コンデンサ５０が接続されている。
このノイズ除去用コンデンサ５０は、内部回路４２についてノイズを除去する目的で設けられており、容量は例えば数ｎＦである。外部電源供給端子４９は、例えば、マイコン４１の製品出荷前にバーンインテストを実施する際に、内部回路４２に通常よりも高い電源電圧（例えば５Ｖ）を外部より直接供給する場合にも使用される。

従って、マイコン４１の通常動作時においては、マイコン４１が搭載される回路基板上に形成される配線パターン５１などによりコンデンサ接続端子４６と外部電源供給端子４９とを予め短絡しておき、内部電源発生回路４３が生成した内部電源を内部回路４２に対して供給することになる。

また、図４は、クロック信号出力回路１の内部における電源供給状態を概略的に示すものである。クロック信号出力回路１は、リングオシレータ６に電源を供給する端子ＶＤＤ１（第１電源供給端子）と、その他の回路部１ａに電源を供給する端子ＶＤＤ２（第２電源供給端子）とを分けている。そして、各電源供給端子ＶＤＤ１，ＶＤＤ２は、電源配線４５に対して夫々直接接続されており、リングオシレータ６と、その他の回路部１ａとの電源を分離するようにしている。この場合、共通インピーダンスが極力形成されないように配線することが好ましい。尚、その他の回路部１ａには、リングオシレータ６と共にＤＣＯ４を構成しているパルスセレクタやダウンカウンタ，タイミング制御部など（何れも図示せず）も含んでいる。

次に、本実施例の作用について図５乃至図８も参照して説明する。マイコン４１の電源系を図１のようにレイアウトした場合、逓倍クロック信号に同期して内部回路４２が動作することで、電源配線４８に内部電源電圧を変動させるようなノイズが載ったとすると、そのノイズがクロック信号出力回路１の電源供給端子に至る伝搬経路は、外部電源供給端子４９，配線パターン５１，コンデンサ接続端子４６，電源配線４５を経由することになる。

この時、電源ノイズの低周波成分は、上記経路の配線が有している抵抗成分とコンデンサ４７とで形成されるローパスフィルタによって除去される。また、電源ノイズの高周波成分は、コンデンサ５０と上記経路の配線が有しているインダクタンス成分とによって除去される。従って、内部電源電圧の変動がクロック信号出力回路１側まで及ぶことは防止されるようになる。

ここで、内部電源電圧の変動を抑制することを目的とした場合には、以下のような構成を採用することも想定される。例えば、図６は、クロック信号出力回路１の電源供給端子（電源配線４５）を電源配線４８に接続した場合である。即ち、クロック信号出力回路１自体も動作することで内部電源電圧を変動する要因となるため、その影響が内部電源発生回路４３に及ぶのを回避することを意図した構成である。しかしながら、図６の構成では、後述するように、内部回路４２が動作することでクロック信号出力回路１が直接受ける影響の方が大きいことが判った。

また、図７は、クロック信号出力回路１の専用電源として、内部電源発生回路４３をもう１つ設ける構成である。この場合、内部回路４２が動作することによる内部電源変動がクロック信号出力回路１に及ぶことはないが、チップ面積を余分に必要とすることになるため好ましくはない。加えて、図８は、クロック信号出力回路１専用の外部電源供給端子を設ける構成であるが、外部端子を更に余分に設けることは、やはりチップサイズの大型化に繋がってしまう。

そして、図５は、本実施例における図１の構成と上記図６の構成とについて、内部回路４２が動作した場合に、クロック信号出力回路１側に伝搬するノイズの周波数成分をシミュレーションした結果の一例である。横軸はＬＯＧスケールで示す周波数であり、縦軸は規格化した電圧変動レベルである。
図６に示す構成では（破線）、１０ＭＨｚ程度の帯域までの電圧変動成分がクロック信号出力回路１側に伝搬している。１０ＭＨｚを超える変動成分については、内部コンデンサ５０のノイズ除去作用で除去されているものと考えられる。即ち、通常チップの内部に形成されるコンデンサの容量は、上述したように数ｎＦ程度から最大でも数１０ｎＦ程度であるから、図６に示す構成において１０ＭＨｚ以下の変動成分を除去することは極めて困難である。

これに対して、本実施例の構成では（実線）、内部回路４２とクロック信号出力回路１の間には、チップ内部のコンデンサ５０に加えて、電源配線４８，配線パターン５１，コンデンサ４７，電源配線４５が存在している。その結果、コンデンサ４７の容量並びに各配線の抵抗成分が加わることで時定数がより大きくなり、１ｋＨｚ以上の変動成分が除去されていると考えられる。即ち、遮断周波数が１ｋＨｚとなるローパスフィルタ効果は、主に電源配線４８の抵抗分及びコンデンサ４７の時定数によるものと考えられ、１０ＭＨｚ付近における減衰は、主にコンデンサ５０及び外部配線パターン５１等のインダクタンス成分によるものと考えられる。

更に、クロック信号出力回路１側には内部電源発生回路４３が存在している。内部電源発生回路４３を構成する回路定数による応答周波数は、一般に数１００ｋＨｚ〜数ＭＨｚ程度であるため、１ｋＨｚ以下の帯域については内部電源発生回路４３によってカバーされていると想定される。
尚、内部電源発生回路４３から見た場合には、クロック信号出力回路１自体も電源変動を発生させる要因の１つであるが、最終的にクロック信号出力回路１における発振動作を安定させることを目的とした場合には、図６に示す構成に比較して、図１に示す構成の方が、トータルバランスがより良好になっていると考えられる。

以上のように本実施例によれば、内部電源生成回路４３によって生成された内部電源を、電源配線４４，コンデンサ接続端子４６，外部配線パターン５１，外部電源供給端子４９，電源配線４８を経由して内部回路４２に供給し、クロック信号出力回路１に対しては、電源配線４５をコンデンサ接続端子４６に接続することで供給するようにした。
従って、チップサイズを大きくしたり外付け部品を追加することなしに、内部回路４２が動作することで内部電源が変動して電源配線４８にノイズが載った場合でも、上記供給経路及び当該経路に接続されているコンデンサ４７及び５０により付与される時定数によりノイズを除去して、その影響がクロック信号出力回路１に及ぶことを極力抑制することができ、リングオシレータ６の発振動作を安定させて逓倍クロック信号の周波数をより安定させることが可能となる。

また、クロック信号出力回路１を構成する全ての回路に一括して内部電源を供給するので、リングオシレータ６とその他の回路とに供給される電源電圧が同じレベルとなり、クロック信号出力回路１の動作をより安定化させることができる。そして、外部電源供給端子４９を設けて、コンデンサ接続端子４６との間を外部配線パターン５１により接続するようにしたので、マイコン４１のバーンインテストを行う場合には、外部より過電圧を直接印加することができる。

また、リングオシレータ６とその他の回路部１ａに対して、夫々第１，第２電源供給端子ＶＤＤ１，ＶＤＤ２を電源配線４５に直接接続して内部電源の供給を行ったので、クロック信号出力回路１の内部においても、リングオシレータ６とその他の回路部１ａとが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。
更に、コンデンサ４７を、コンデンサ接続端子４６と外部電源端子４９とマイコン４１の外部で接続する配線パターン５１に接続したので、コンデンサ４７が、マイコン４１の内部の電源配線に対してコンデンサ接続端子４６の一点で接続される場合に比較して、ノイズ除去用コンデンサとしての機能をより有効に作用させることができる。

即ち、内部回路４２の電源配線４８がコンデンサ接続端子４６に直接接続される場合を想定すると、コンデンサ４７は、マイコン４１のチップ内部における電源配線４８，４５の経路に点として接続されるのではなく、実際には、前記経路にチップ内部のリードフレームなどの配線を介して接続されることになる。
この場合、電源電流が直接流れている経路にコンデンサ４７が接続されているとは言えず、ノイズ除去用コンデンサとしての作用が若干弱くなる。これに対して、外部電源供給端子４９を設けてコンデンサ接続端子４６との間に外部配線パターン５１を接続すれば、その配線パターン５１には内部電源電流が流れるので、ノイズ除去用コンデンサとしての機能がより有効に作用する。

（第２実施例）
図９は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のマイコン（集積回路装置）５２は、クロック信号出力回路１の電源配線４５を、内部電源生成回路４３の電源出力端子の近傍に接続したものであり、その他の構成は第１実施例と同様である。

以上のように構成した第２実施例によれば、クロック信号出力回路１から見た場合に、コンデンサ接続端子４６から電源配線４４及び４５の接続点までの配線インピーダンスがより大きくなるので、ローパスフィルタ効果がより強くなり、内部回路４２の動作による電源電圧変動を一層抑圧することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
クロック信号出力回路１の電源給端子を１本化して、全ての内部回路に対して電源を一括で供給するようにしても良い。また、少なくともリングオシレータ６について、コンデンサ接続端子４８を経由する前に内部電源を供給するように構成すれば、内部電源電圧の変動がリングオシレータ６に及ぶことを防止できる。
更に、クロック信号出力回路１に対する電源供給は、内部電源発生回路４３の伝ｇ年出力端子とコンデンサ接続端子４８との間であれば何処で行っても良い。

第２実施例において、電源配線４４にダンピング抵抗を挿入すれば、ローパスフィルタの効果を更に強めることができる。
また、電源配線４４にもノイズ除去用コンデンサを接続すれば、クロック信号出力回路１が動作することによる影響が、内部電源生成回路４３側に及ぶことを防止する効果がある。

外部電源供給端子４９は、必要に応じて設ければ良い。
また、コンデンサ５０も必要に応じて配置すれば良い。
マイクロコンピュータに限ることなく、ＤＳＰやＤＭＡコントローラなど、クロック同期で動作する内部回路を備えてなる集積回路装置であれば適用することが可能である。

本発明の第１実施例であり、ワンチップマイクロコンピュータの構成を概略的に示す図 クロック信号出力回路の概略構成を示す機能ブロック図 リングオシレータの構成を示す図 クロック信号出力回路の内部における電源供給状態を概略的に示す図 図１の構成と図６の構成とについて、クロック信号出力回路側に伝搬するノイズの周波数成分をシミュレーションした結果の一例を示す図 本実施例の構成以下外に、内部電源電圧の変動抑制を目的として想定される構成例を示す図１相当図（その１） 図６相当図（その２） 図６相当図（その３） 本発明の第２実施例を示す図１相当図

符号の説明

図面中、１はクロック信号出力回路（クロック信号出力回路）、６はリングオシレータ、４１はワンチップマイクロコンピュータ（集積回路装置）、４２は内部回路、４３は内部電源発生回路、４４，４５は電源配線、４６はコンデンサ接続端子、４７はノイズ除去用コンデンサ、４８は電源配線、４９は外部電源供給端子、５０はノイズ除去用コンデンサ、５１は外部配線パターン、５２はワンチップマイクロコンピュータ（集積回路装置）を示す。

Claims (6)

1. 複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、
   前記逓倍クロック信号が供給されて動作する内部回路と、
   外部より供給される電源に基づいて前記電源電圧を降圧して安定化させた内部電源を生成し、前記クロック信号出力回路及び前記内部回路に供給する内部電源生成回路とを、同一の半導体基板上に形成してなる集積回路装置において、
   前記内部電源の配線にノイズ除去用コンデンサを外付けするためのコンデンサ接続端子を備え、
   前記クロック信号出力回路に対しては、少なくとも前記リングオシレータについて、前記内部電源生成回路と前記コンデンサ接続端子との間で前記内部電源を供給し、
   前記内部回路に対しては、前記コンデンサ接続端子を経由する配線を介して前記内部電源を供給するように構成したことを特徴とする集積回路装置。
2. 前記クロック信号出力回路を構成する全ての回路部に対して、前記内部電源生成回路と前記コンデンサ接続端子との間で前記内部電源を供給することを特徴とする請求項１記載の集積回路装置。
3. 前記クロック信号出力回路は、前記リングオシレータに電源を供給するための第１電源供給端子と、その他の回路部に電源を供給するための第２電源供給端子とを備え、
   前記第１，第２電源供給端子は、前記内部電源の配線に対して夫々直接接続されていることを特徴とする請求項２記載の集積回路装置。
4. 前記内部回路の電源供給端子に、前記ノイズ除去用コンデンサよりも低容量となるノイズ除去用コンデンサを接続したことを特徴とする請求項１乃至３の何れかに記載の集積回路装置。
5. 外部端子として、外部電源供給端子を備え、
   前記内部回路の電源供給端子を、前記外部電源供給端子にだけ接続し、
   前記内部回路に対しては、外部において前記コンデンサ接続端子と前記外部電源供給端子とを接続することで前記内部電源を供給するように構成したことを特徴とする請求項１乃至４の何れかに記載の集積回路装置。
6. 前記内部電源生成回路の電源出力端子の近傍に、前記クロック信号出力回路の電源供給端子を接続したことを特徴とする請求項１乃至５の何れかに記載の集積回路装置。
   
   

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