JP2000357947A - クロック制御回路 - Google Patents
クロック制御回路Info
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Abstract
(57)【要約】
【課題】 低消費電力モードからスタンバイモードへ切
替わった場合に、クロック同期回路の動作を直ちに開始
させることができるクロック制御回路を提供する。 【解決手段】 周波数逓倍回路１７は、リングオシレー
タより出力される発振信号ＲＣＫに基づいて、基準クロ
ック信号ＰREF の周期に相当する時間をカウンタ・デー
タラッチ回路によりカウントし、そのカウントデータと
逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯ
により生成して、ＣＰＵ１２，メモリ１３及びゲートア
レイ１４に供給する。そして、低消費電力制御回路１８
がキー検出スイッチ１９からの信号を受けてＥＣＵ１１
をスリープモードにする場合には、モード制御信号ＰＡ
をロウレベルにしてリングオシレータの発振動作を停止
させて周波数逓倍回路１７からの逓倍クロック信号ＰOU
T の出力を停止させる。
替わった場合に、クロック同期回路の動作を直ちに開始
させることができるクロック制御回路を提供する。 【解決手段】 周波数逓倍回路１７は、リングオシレー
タより出力される発振信号ＲＣＫに基づいて、基準クロ
ック信号ＰREF の周期に相当する時間をカウンタ・デー
タラッチ回路によりカウントし、そのカウントデータと
逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯ
により生成して、ＣＰＵ１２，メモリ１３及びゲートア
レイ１４に供給する。そして、低消費電力制御回路１８
がキー検出スイッチ１９からの信号を受けてＥＣＵ１１
をスリープモードにする場合には、モード制御信号ＰＡ
をロウレベルにしてリングオシレータの発振動作を停止
させて周波数逓倍回路１７からの逓倍クロック信号ＰOU
T の出力を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号がク
ロック入力端子に与えられると、そのクロック信号に同
期して動作するクロック同期回路の動作を停止させて低
消費電力モードに移行するように構成されたクロック制
御回路に関する。
ロック入力端子に与えられると、そのクロック信号に同
期して動作するクロック同期回路の動作を停止させて低
消費電力モードに移行するように構成されたクロック制
御回路に関する。
【０００２】
【従来の技術】このようなクロック制御回路の従来例を
図７に示す。自動車のエンジン制御などを行うＥＣＵ(E
lectronic Control Unit) １は、半導体集積回路（Ｉ
Ｃ）として一体に構成されており、その内部回路とし
て、例えばＣＰＵ２，メモリ３及びゲートアレイ４など
のクロック同期回路を有している。そして、これらのＣ
ＰＵ２，メモリ３及びゲートアレイ４のクロック入力端
子には、水晶発振子５（ＩＣ１に外付け）及び水晶発振
子５を発振させる発振回路６から出力されるクロック信
号が与えられており、ＣＰＵ２，メモリ３及びゲートア
レイ４はそのクロック信号に同期して動作するようにな
っている。
図７に示す。自動車のエンジン制御などを行うＥＣＵ(E
lectronic Control Unit) １は、半導体集積回路（Ｉ
Ｃ）として一体に構成されており、その内部回路とし
て、例えばＣＰＵ２，メモリ３及びゲートアレイ４など
のクロック同期回路を有している。そして、これらのＣ
ＰＵ２，メモリ３及びゲートアレイ４のクロック入力端
子には、水晶発振子５（ＩＣ１に外付け）及び水晶発振
子５を発振させる発振回路６から出力されるクロック信
号が与えられており、ＣＰＵ２，メモリ３及びゲートア
レイ４はそのクロック信号に同期して動作するようにな
っている。
【０００３】このようなＥＣＵ１では、自動車の停車時
などＣＰＵ２，メモリ３及びゲートアレイ４の動作が要
求されない場合には、消費電力をなるべく低減した状態
（スリープモード，低消費電力モード）で待機させてお
き、動作が要求されるイベントが発生した場合にのみ通
常の動作をさせる（スタンバイモード）ように動作モー
ドの切替え行うようにしている。
などＣＰＵ２，メモリ３及びゲートアレイ４の動作が要
求されない場合には、消費電力をなるべく低減した状態
（スリープモード，低消費電力モード）で待機させてお
き、動作が要求されるイベントが発生した場合にのみ通
常の動作をさせる（スタンバイモード）ように動作モー
ドの切替え行うようにしている。
【０００４】このようなクロック制御回路における消費
電力の大部分は、ＣＰＵ２，メモリ３及びゲートアレイ
４の動作によるものであるため、ＥＣＵ１をスリープモ
ードに移行させる場合には、ＣＰＵ２，メモリ３及びゲ
ートアレイ４に対するクロック信号の供給を停止させて
これらの回路の動作を停止させるようにしている。そし
て、その際には、発振回路６の動作を停止させること
で、クロック信号の供給を停止させるようにしていた。
電力の大部分は、ＣＰＵ２，メモリ３及びゲートアレイ
４の動作によるものであるため、ＥＣＵ１をスリープモ
ードに移行させる場合には、ＣＰＵ２，メモリ３及びゲ
ートアレイ４に対するクロック信号の供給を停止させて
これらの回路の動作を停止させるようにしている。そし
て、その際には、発振回路６の動作を停止させること
で、クロック信号の供給を停止させるようにしていた。
【０００５】
【発明が解決しようとする課題】しかしながら、発振回
路６は、インバータゲートや抵抗等で構成されており、
水晶発振子５にバイアスを与えて発振させるようなって
いる。従って、一旦スリープモードとなり発振を停止さ
せた状態からスタンバイモードに移行させるために発振
回路６を動作させると、再度発振が開始されてクロック
信号が安定した状態となるまで（発振安定時間）数ｍｓ
〜数１００ｍｓ程度の時間を要する。
路６は、インバータゲートや抵抗等で構成されており、
水晶発振子５にバイアスを与えて発振させるようなって
いる。従って、一旦スリープモードとなり発振を停止さ
せた状態からスタンバイモードに移行させるために発振
回路６を動作させると、再度発振が開始されてクロック
信号が安定した状態となるまで（発振安定時間）数ｍｓ
〜数１００ｍｓ程度の時間を要する。
【０００６】従って、通常モードへの切替わり時にＣＰ
Ｕ２，メモリ３及びゲートアレイ４の動作の開始が遅れ
てしまう、即ち、ＥＣＵ１の応答が若干遅れてしまうと
いう問題があった。また、この発振安定時間は水晶発振
子５の種類などによっても変化するため、ＣＰＵ２，メ
モリ３及びゲートアレイ４の動作開始時間もそれに応じ
てばらつきを生じることになる。
Ｕ２，メモリ３及びゲートアレイ４の動作の開始が遅れ
てしまう、即ち、ＥＣＵ１の応答が若干遅れてしまうと
いう問題があった。また、この発振安定時間は水晶発振
子５の種類などによっても変化するため、ＣＰＵ２，メ
モリ３及びゲートアレイ４の動作開始時間もそれに応じ
てばらつきを生じることになる。
【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的は、低消費電力モードからスタンバイモ
ードへ切替わった場合に、クロック同期回路の動作を直
ちに開始させることができるクロック制御回路を提供す
ることにある。
あり、その目的は、低消費電力モードからスタンバイモ
ードへ切替わった場合に、クロック同期回路の動作を直
ちに開始させることができるクロック制御回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】請求項１記載のクロック
制御回路によれば、周波数逓倍回路は、基準クロック信
号の周期を多相クロック信号手段が生成する多相クロッ
ク信号周期に基づいて計測すると、その計測値に基づい
て基準クロック信号の周波数を多相クロック信号の位相
差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成
してクロック同期回路に供給する。そして、低消費電力
制御手段は、クロック同期回路の動作を停止させて低消
費電力モードに移行させる場合に、多相クロック信号出
力手段の発振動作を停止させる。
制御回路によれば、周波数逓倍回路は、基準クロック信
号の周期を多相クロック信号手段が生成する多相クロッ
ク信号周期に基づいて計測すると、その計測値に基づい
て基準クロック信号の周波数を多相クロック信号の位相
差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成
してクロック同期回路に供給する。そして、低消費電力
制御手段は、クロック同期回路の動作を停止させて低消
費電力モードに移行させる場合に、多相クロック信号出
力手段の発振動作を停止させる。
【０００９】従って、低消費電力モードからクロック同
期回路を動作させるために通常動作モードに移行させる
場合には、多相クロック信号出力手段の発振動作を開始
させれば、周波数逓倍回路がｎ逓倍クロック信号を生成
してクロック同期回路に供給を開始するようになる。即
ち、デジタル制御による発振動作を行う多相クロック信
号出力手段は、極めて短時間で発振停止状態から発振動
作を開始することができるので、従来とは異なり、低消
費電力モードから通常動作モードへ移行させた場合にク
ロック同期回路の動作を直ちに開始させることができ
る。
期回路を動作させるために通常動作モードに移行させる
場合には、多相クロック信号出力手段の発振動作を開始
させれば、周波数逓倍回路がｎ逓倍クロック信号を生成
してクロック同期回路に供給を開始するようになる。即
ち、デジタル制御による発振動作を行う多相クロック信
号出力手段は、極めて短時間で発振停止状態から発振動
作を開始することができるので、従来とは異なり、低消
費電力モードから通常動作モードへ移行させた場合にク
ロック同期回路の動作を直ちに開始させることができ
る。
【００１０】しかも、周波数逓倍回路により基準クロッ
ク信号の周波数をｎ逓倍することができるので、基準ク
ロック信号の周波数を比較的低く設定することが可能と
なる従って、例えば、基準クロック発振回路に安価な発
振子を用いることができる。また、周波数逓倍回路をク
ロック同期回路の近傍に配置すれば、高速なｎ逓倍クロ
ック信号のラインを回路基板上で長く引き回すことがな
いので、不要輻射を大幅に低減することもできる。
ク信号の周波数をｎ逓倍することができるので、基準ク
ロック信号の周波数を比較的低く設定することが可能と
なる従って、例えば、基準クロック発振回路に安価な発
振子を用いることができる。また、周波数逓倍回路をク
ロック同期回路の近傍に配置すれば、高速なｎ逓倍クロ
ック信号のラインを回路基板上で長く引き回すことがな
いので、不要輻射を大幅に低減することもできる。
【００１１】請求項２記載のクロック制御回路によれ
ば、周波数逓倍回路は、ｎ逓倍クロック信号の生成を、
基準クロック信号周期の計測に用いられる多相クロック
信号に基づいて行うので、例えば、周囲温度の高低に応
じて多相クロック信号出力手段の発振周波数が変動した
としても、基準クロック信号周期の計測とｎ逓倍クロッ
ク信号の生成とを共通のクロック信号に基づいて行うこ
とにより、前記発振周波数の変動の影響をキャンセルす
ることができ、ｎ逓倍クロック信号の周波数精度を向上
させることができる。
ば、周波数逓倍回路は、ｎ逓倍クロック信号の生成を、
基準クロック信号周期の計測に用いられる多相クロック
信号に基づいて行うので、例えば、周囲温度の高低に応
じて多相クロック信号出力手段の発振周波数が変動した
としても、基準クロック信号周期の計測とｎ逓倍クロッ
ク信号の生成とを共通のクロック信号に基づいて行うこ
とにより、前記発振周波数の変動の影響をキャンセルす
ることができ、ｎ逓倍クロック信号の周波数精度を向上
させることができる。
【００１２】請求項３記載のクロック制御回路によれ
ば、多相クロック発生手段は、複数個の論理反転回路が
リング状に接続されてなるリングオシレータとして構成
するので、所定の論理反転回路の出力端子から多相クロ
ック信号を容易に得ることができる。また、多相クロッ
ク信号の位相差は、論理反転回路のゲート遅延時間に応
じて定まるので、多相クロック信号の発振周波数を極め
て高く設定することが容易に可能であるから逓倍クロッ
ク信号を生成するための分解能を高く設定することがで
きると共に、分解能の調整なども容易に行うことができ
る。
ば、多相クロック発生手段は、複数個の論理反転回路が
リング状に接続されてなるリングオシレータとして構成
するので、所定の論理反転回路の出力端子から多相クロ
ック信号を容易に得ることができる。また、多相クロッ
ク信号の位相差は、論理反転回路のゲート遅延時間に応
じて定まるので、多相クロック信号の発振周波数を極め
て高く設定することが容易に可能であるから逓倍クロッ
ク信号を生成するための分解能を高く設定することがで
きると共に、分解能の調整なども容易に行うことができ
る。
【００１３】請求項４記載のクロック制御回路によれ
ば、リングオシレータを、奇数個の論理反転回路で構成
するので、同数の多相クロック信号を得る構成をより少
ないゲート数で実現することが可能となり、低消費電力
化を一層進めることができる。
ば、リングオシレータを、奇数個の論理反転回路で構成
するので、同数の多相クロック信号を得る構成をより少
ないゲート数で実現することが可能となり、低消費電力
化を一層進めることができる。
【００１４】請求項５記載のクロック制御回路によれ
ば、周波数逓倍回路は、シーケンス制御手段の制御下に
おいて、基準クロック信号周期に相当する時間を多相ク
ロック信号周期でカウントし、そのカウントデータを逓
倍数設定データに応じたデータに変換してデジタル制御
発振器に出力することでｎ逓倍クロック信号を生成す
る。
ば、周波数逓倍回路は、シーケンス制御手段の制御下に
おいて、基準クロック信号周期に相当する時間を多相ク
ロック信号周期でカウントし、そのカウントデータを逓
倍数設定データに応じたデータに変換してデジタル制御
発振器に出力することでｎ逓倍クロック信号を生成す
る。
【００１５】従って、ｎ逓倍クロック信号の逓倍数を逓
倍数設定データに応じて容易に変化させることができる
ので、例えば、通常動作モードであっても逓倍数を低く
設定して消費電力を抑制することが可能である。また、
周波数逓倍回路を、基本的には所謂デジタルＰＬＬ回路
と略同様に構成することができるので、例えば、外部の
クロック同期回路との間で通信を行うような構成を採用
する場合には、位相同期をとるためのループフィルタと
しての機能を容易に追加することができる。
倍数設定データに応じて容易に変化させることができる
ので、例えば、通常動作モードであっても逓倍数を低く
設定して消費電力を抑制することが可能である。また、
周波数逓倍回路を、基本的には所謂デジタルＰＬＬ回路
と略同様に構成することができるので、例えば、外部の
クロック同期回路との間で通信を行うような構成を採用
する場合には、位相同期をとるためのループフィルタと
しての機能を容易に追加することができる。
【００１６】請求項６記載のクロック制御回路によれ
ば、カウント手段，データ出力手段及びデジタル制御発
振器は、シーケンス制御周期毎にｎ逓倍クロック信号を
生成するための動作を行うので、ｎ逓倍クロック信号が
常に現在の基準クロック信号に対してｎ逓倍となるよう
に制御することができる。
ば、カウント手段，データ出力手段及びデジタル制御発
振器は、シーケンス制御周期毎にｎ逓倍クロック信号を
生成するための動作を行うので、ｎ逓倍クロック信号が
常に現在の基準クロック信号に対してｎ逓倍となるよう
に制御することができる。
【００１７】請求項７記載のクロック制御回路によれ
ば、基準クロック発振回路，周波数逓倍回路，クロック
同期回路及び低消費電力制御手段を半導体集積回路とし
て一体に構成するので、周波数逓倍回路を付加すること
によるスペースやコストの上昇を抑制することができ
る。
ば、基準クロック発振回路，周波数逓倍回路，クロック
同期回路及び低消費電力制御手段を半導体集積回路とし
て一体に構成するので、周波数逓倍回路を付加すること
によるスペースやコストの上昇を抑制することができ
る。
【００１８】請求項８記載のクロック制御回路によれ
ば、周波数逓倍回路は、基準クロック信号の周期を多相
クロック信号手段が生成する多相クロック信号周期に基
づいて計測すると共に多相クロック信号の位相差を分解
能として計測すると、その計測値に基づいて基準クロッ
ク信号の周波数を多相クロック信号の位相差を分解能と
してｎ逓倍したｎ逓倍クロック信号を生成してクロック
同期回路に供給する。そして、低消費電力制御手段は、
クロック同期回路の動作を停止させて低消費電力モード
に移行させる場合に多相クロック信号出力手段の発振動
作を停止させる。
ば、周波数逓倍回路は、基準クロック信号の周期を多相
クロック信号手段が生成する多相クロック信号周期に基
づいて計測すると共に多相クロック信号の位相差を分解
能として計測すると、その計測値に基づいて基準クロッ
ク信号の周波数を多相クロック信号の位相差を分解能と
してｎ逓倍したｎ逓倍クロック信号を生成してクロック
同期回路に供給する。そして、低消費電力制御手段は、
クロック同期回路の動作を停止させて低消費電力モード
に移行させる場合に多相クロック信号出力手段の発振動
作を停止させる。
【００１９】従って、請求項１と同様の効果が得られる
と共に、基準クロック信号の周期を多相クロック信号の
位相差を分解能として計測することで、測定精度を向上
させることができる。そして、周波数逓倍回路に設定さ
れる逓倍数ｎが比較的小さい場合であっても、基準クロ
ック信号周期の計測値を予め高分解能で得ておくことに
よって高精度で逓倍処理を行うために必要なデータが損
なわれることがないので、処理精度を劣化させずに維持
することができる。
と共に、基準クロック信号の周期を多相クロック信号の
位相差を分解能として計測することで、測定精度を向上
させることができる。そして、周波数逓倍回路に設定さ
れる逓倍数ｎが比較的小さい場合であっても、基準クロ
ック信号周期の計測値を予め高分解能で得ておくことに
よって高精度で逓倍処理を行うために必要なデータが損
なわれることがないので、処理精度を劣化させずに維持
することができる。
【００２０】
【発明の実施の形態】（第１実施例）以下、本発明を自
動車のＥＣＵ（半導体集積回路）１１に適用した場合の
第１実施例について図１乃至図４を参照して説明する。
ＥＣＵ(Electronic ControlUnit) １１は、ＥＣＵ１と
同様に半導体集積回路（ＩＣ）として構成されており、
その内部回路として、ＣＰＵ１２，メモリ１３及びゲー
トアレイ１４などのクロック同期回路を有している。Ｅ
ＣＵ１１には、水晶発振子１５に外付けされており、発
振回路（基準クロック発振回路）１６は、水晶発振子１
５にバイアスを与えて周波数１６ＫＨｚの基準クロック
信号ＰREF を出力するようになっている。
動車のＥＣＵ（半導体集積回路）１１に適用した場合の
第１実施例について図１乃至図４を参照して説明する。
ＥＣＵ(Electronic ControlUnit) １１は、ＥＣＵ１と
同様に半導体集積回路（ＩＣ）として構成されており、
その内部回路として、ＣＰＵ１２，メモリ１３及びゲー
トアレイ１４などのクロック同期回路を有している。Ｅ
ＣＵ１１には、水晶発振子１５に外付けされており、発
振回路（基準クロック発振回路）１６は、水晶発振子１
５にバイアスを与えて周波数１６ＫＨｚの基準クロック
信号ＰREF を出力するようになっている。
【００２１】その基準クロック信号ＰREF は周波数逓倍
回路１７に与えられており、周波数逓倍回路１７は、そ
の基準クロック信号ＰREF を５１２逓倍した周波数８Ｍ
Ｈｚ逓倍クロック信号ＰOUT を生成して、ＣＰＵ１２，
メモリ１３及びゲートアレイ１４のクロック入力端子に
出力するようになっている。前記逓倍数は、ＣＰＵ１２
より与えられる逓倍数設定データＤＶの値に応じて設定
されるものであり、その逓倍数設定データＤＶは、デフ
ォルト値で１０２４逓倍に相当する値“６”に設定され
る（後述するように、周波数逓倍回路１７の後段におい
て２分周されるため）。
回路１７に与えられており、周波数逓倍回路１７は、そ
の基準クロック信号ＰREF を５１２逓倍した周波数８Ｍ
Ｈｚ逓倍クロック信号ＰOUT を生成して、ＣＰＵ１２，
メモリ１３及びゲートアレイ１４のクロック入力端子に
出力するようになっている。前記逓倍数は、ＣＰＵ１２
より与えられる逓倍数設定データＤＶの値に応じて設定
されるものであり、その逓倍数設定データＤＶは、デフ
ォルト値で１０２４逓倍に相当する値“６”に設定され
る（後述するように、周波数逓倍回路１７の後段におい
て２分周されるため）。
【００２２】また、周波数逓倍回路１７には、低消費電
力制御回路（低消費電力制御手段）１８によってＥＣＵ
１１の動作モードを低消費電力モードとスタンバイモー
ドとに切換えるためのモード制御信号ＰＡが出力される
ようになっている。低消費電力制御回路１８は、発振回
路１６からの基準クロック信号ＰREF が与えられて動作
する。
力制御回路（低消費電力制御手段）１８によってＥＣＵ
１１の動作モードを低消費電力モードとスタンバイモー
ドとに切換えるためのモード制御信号ＰＡが出力される
ようになっている。低消費電力制御回路１８は、発振回
路１６からの基準クロック信号ＰREF が与えられて動作
する。
【００２３】キー検出スイッチ１９は、自動車のキーが
キーシリンダ（何れも図示せず）に挿入されているか否
かを検出するスイッチである。そして、キー検出スイッ
チ１９がキー検出信号を低消費電力制御回路１８に出力
していなければ、低消費電力制御回路１８は、モード制
御信号ＰＡをロウレベルにすることでＥＣＵ１１を低消
費電力モードに維持するようになっている。また、キー
検出スイッチ１９がキー検出信号を出力した場合、低消
費電力制御回路１８は、モード制御信号ＰＡをハイレベ
ルにして、ＥＣＵ１１を低消費電力モードからスタンバ
イモードに切換えるようになっている。尚、周波数逓倍
回路１７及び低消費電力制御回路１８は、クロック制御
回路１１ａを構成している。
キーシリンダ（何れも図示せず）に挿入されているか否
かを検出するスイッチである。そして、キー検出スイッ
チ１９がキー検出信号を低消費電力制御回路１８に出力
していなければ、低消費電力制御回路１８は、モード制
御信号ＰＡをロウレベルにすることでＥＣＵ１１を低消
費電力モードに維持するようになっている。また、キー
検出スイッチ１９がキー検出信号を出力した場合、低消
費電力制御回路１８は、モード制御信号ＰＡをハイレベ
ルにして、ＥＣＵ１１を低消費電力モードからスタンバ
イモードに切換えるようになっている。尚、周波数逓倍
回路１７及び低消費電力制御回路１８は、クロック制御
回路１１ａを構成している。
【００２４】図２は、周波数逓倍回路１７の概略構成を
示す機能ブロック図である（尚、詳細な構成について
は、特開平８−２６５１１１号公報を参照）。制御回路
（シーケンス制御手段）２０には、発振回路１６より出
力される基準クロック信号ＰREF が与えられている。そ
して、制御回路２０は、３個のフリップフロップ（図示
せず）で構成されるシーケンスカウンタを内蔵してい
る。そして、このシーケンスカウンタによって基準クロ
ック信号ＰREF の入力パルス数をカウントして基準クロ
ック信号ＰREF の８周期を１シーケンス制御周期とし、
基準クロック信号ＰREF 同期して各種の制御タイミング
信号をＤＣＯ（Digital Controlled Oscillator ，デジ
タル制御発振器）２１及びカウンタ・データラッチ回路
（カウント手段，データ出力手段）２２に出力するよう
になっている。
示す機能ブロック図である（尚、詳細な構成について
は、特開平８−２６５１１１号公報を参照）。制御回路
（シーケンス制御手段）２０には、発振回路１６より出
力される基準クロック信号ＰREF が与えられている。そ
して、制御回路２０は、３個のフリップフロップ（図示
せず）で構成されるシーケンスカウンタを内蔵してい
る。そして、このシーケンスカウンタによって基準クロ
ック信号ＰREF の入力パルス数をカウントして基準クロ
ック信号ＰREF の８周期を１シーケンス制御周期とし、
基準クロック信号ＰREF 同期して各種の制御タイミング
信号をＤＣＯ（Digital Controlled Oscillator ，デジ
タル制御発振器）２１及びカウンタ・データラッチ回路
（カウント手段，データ出力手段）２２に出力するよう
になっている。
【００２５】ＤＣＯ２１は、内部にリングオシレータ
（多相クロック信号出力手段）２３を備えている。リン
グオシレータ２３は、図３に示すように、論理反転回路
として２個の２入力ＮＡＮＤゲート２４，２５と、３０
個のＩＮＶ（インバータ）ゲート２６〜５５（但し、２
７〜４１，４３〜５４については符号の図示を省略）を
備えて構成されている。これらの各論理反転回路は、各
出力端子が次段の入力端子へとリング状に接続されてお
り、ＮＡＮＤゲート２４の一方の入力端子はＮＡＮＤゲ
ート２５の出力端子に接続され、他方の入力端子には外
部からのモード制御信号ＰＡが与えられるようになって
いる。
（多相クロック信号出力手段）２３を備えている。リン
グオシレータ２３は、図３に示すように、論理反転回路
として２個の２入力ＮＡＮＤゲート２４，２５と、３０
個のＩＮＶ（インバータ）ゲート２６〜５５（但し、２
７〜４１，４３〜５４については符号の図示を省略）を
備えて構成されている。これらの各論理反転回路は、各
出力端子が次段の入力端子へとリング状に接続されてお
り、ＮＡＮＤゲート２４の一方の入力端子はＮＡＮＤゲ
ート２５の出力端子に接続され、他方の入力端子には外
部からのモード制御信号ＰＡが与えられるようになって
いる。
【００２６】また、ＮＡＮＤゲート２５の一方の入力端
子はＩＮＶゲート５５の出力端子に接続され、他方の入
力端子はＩＮＶゲート４２の出力端子に接続されてい
る。そして、ＮＡＮＤゲート２４から数えて偶数段目に
接続されている論理反転回路の出力端子からは、夫々多
相クロック信号Ｒ１〜Ｒ１６が出力されるようになって
いる。
子はＩＮＶゲート５５の出力端子に接続され、他方の入
力端子はＩＮＶゲート４２の出力端子に接続されてい
る。そして、ＮＡＮＤゲート２４から数えて偶数段目に
接続されている論理反転回路の出力端子からは、夫々多
相クロック信号Ｒ１〜Ｒ１６が出力されるようになって
いる。
【００２７】リングオシレータ２３は、モード制御信号
ＰＡがロウレベルであれば、ＮＡＮＤゲート２４の出力
レベルはハイとなるので、ＮＡＮＤゲート２４から数え
て偶数段目のＩＮＶゲートの出力レベルはロウとなり、
奇数段目のＩＮＶゲートの出力レベルはハイとなる。但
し、偶数段目のＩＮＶゲート４２の出力レベルはロウで
あるから、ＮＡＮＤゲート２５だけは偶数段目であるに
もかかわらずハイレベルを出力する。この状態で、各論
理反転回路の信号レベルは安定した状態にある。
ＰＡがロウレベルであれば、ＮＡＮＤゲート２４の出力
レベルはハイとなるので、ＮＡＮＤゲート２４から数え
て偶数段目のＩＮＶゲートの出力レベルはロウとなり、
奇数段目のＩＮＶゲートの出力レベルはハイとなる。但
し、偶数段目のＩＮＶゲート４２の出力レベルはロウで
あるから、ＮＡＮＤゲート２５だけは偶数段目であるに
もかかわらずハイレベルを出力する。この状態で、各論
理反転回路の信号レベルは安定した状態にある。
【００２８】そして、モード制御信号ＰＡをロウレベル
からハイレベルに変化させると、ＮＡＮＤゲート２４の
出力レベルは反転してロウに変化する。このレベル反転
は、奇数段目の論理反転回路の立下がりエッジ及び偶数
段目の論理反転回路の立上がりエッジとして伝搬し（メ
インエッジ）、次段以降に接続されているＩＮＶゲート
も出力レベルを順次反転させて行く。その反転がＩＮＶ
ゲート４２に達して出力レベル（Ｒ９）がロウからハイ
に反転すると、ＮＡＮＤゲート２５の出力レベルは、そ
の時点で（ＩＮＶゲート５５の出力レベルが反転するよ
りも先に）ハイからロウに反転する。
からハイレベルに変化させると、ＮＡＮＤゲート２４の
出力レベルは反転してロウに変化する。このレベル反転
は、奇数段目の論理反転回路の立下がりエッジ及び偶数
段目の論理反転回路の立上がりエッジとして伝搬し（メ
インエッジ）、次段以降に接続されているＩＮＶゲート
も出力レベルを順次反転させて行く。その反転がＩＮＶ
ゲート４２に達して出力レベル（Ｒ９）がロウからハイ
に反転すると、ＮＡＮＤゲート２５の出力レベルは、そ
の時点で（ＩＮＶゲート５５の出力レベルが反転するよ
りも先に）ハイからロウに反転する。
【００２９】従って、奇数段目の論理反転回路の立上が
りエッジ及び偶数段目の論理反転回路の立下がりエッジ
として伝搬するリセットエッジは、前記メインエッジと
同一周回上で周回する。そして、ＮＡＮＤゲート２４の
出力レベルは、自身が発生させたメインエッジが戻って
くる前にリセットエッジによって反転され、ＮＡＮＤゲ
ート２５の出力レベルは、自身が発生させたリセットエ
ッジが戻ってくる前にメインエッジによって反転され
る、という動作を繰り返すことで、リングオシレータ２
３は、安定状態になることなく両エッジを周回させるこ
とで発振する。
りエッジ及び偶数段目の論理反転回路の立下がりエッジ
として伝搬するリセットエッジは、前記メインエッジと
同一周回上で周回する。そして、ＮＡＮＤゲート２４の
出力レベルは、自身が発生させたメインエッジが戻って
くる前にリセットエッジによって反転され、ＮＡＮＤゲ
ート２５の出力レベルは、自身が発生させたリセットエ
ッジが戻ってくる前にメインエッジによって反転され
る、という動作を繰り返すことで、リングオシレータ２
３は、安定状態になることなく両エッジを周回させるこ
とで発振する。
【００３０】以上のように動作するリングオシレータ２
３の各出力端子からは、各論理反転回路が反転するのに
要する時間（即ち、ゲート遅延時間）をＴｄとすると、
３２・Ｔｄを１周期とする多相クロック信号Ｒ１〜Ｒ１
６が出力される。例えば、Ｔｄ＝約７５ｐｓとすると、
多相クロック信号Ｒ１〜Ｒ１６の発振周波数は約４００
ＭＨｚとなる。また、各多相クロック信号Ｒ１〜Ｒ１６
は、夫々隣接する出力端子より出力されるものに対して
Ｔｇ＝２・Ｔｄずつの位相差を有することになる。
３の各出力端子からは、各論理反転回路が反転するのに
要する時間（即ち、ゲート遅延時間）をＴｄとすると、
３２・Ｔｄを１周期とする多相クロック信号Ｒ１〜Ｒ１
６が出力される。例えば、Ｔｄ＝約７５ｐｓとすると、
多相クロック信号Ｒ１〜Ｒ１６の発振周波数は約４００
ＭＨｚとなる。また、各多相クロック信号Ｒ１〜Ｒ１６
は、夫々隣接する出力端子より出力されるものに対して
Ｔｇ＝２・Ｔｄずつの位相差を有することになる。
【００３１】再び、図２を参照して、カウンタ・データ
ラッチ回路２２には、制御回路２０より出力される制御
タイミング信号ＵＣＥ及びＣＬＲが与えられるようにな
っている。これらの制御タイミング信号ＵＣＥ及びＣＬ
Ｒは、基準クロック信号ＰREF １周期に相当するパルス
幅を有しており、制御回路２０におけるシーケンス制御
周期の第３及び第７周期に夫々出力される信号である。
ラッチ回路２２には、制御回路２０より出力される制御
タイミング信号ＵＣＥ及びＣＬＲが与えられるようにな
っている。これらの制御タイミング信号ＵＣＥ及びＣＬ
Ｒは、基準クロック信号ＰREF １周期に相当するパルス
幅を有しており、制御回路２０におけるシーケンス制御
周期の第３及び第７周期に夫々出力される信号である。
【００３２】また、カウンタ・データラッチ回路２２に
は、リングオシレータ２３より出力されるクロック信号
Ｒ１３がＲＣＫとして与えられるようになっており、そ
のクロック信号ＲＣＫによって内部のアップカウンタ
（１６ビット）によるカウント動作を行うようになって
いる。そして、カウンタ・データラッチ回路２２は、制
御タイミング信号ＵＣＥが出力されている間、カウンタ
にアップカウント動作を行わせることで、基準クロック
信号ＰREF １周期に相当する時間をクロック信号ＲＣＫ
によってカウントする。
は、リングオシレータ２３より出力されるクロック信号
Ｒ１３がＲＣＫとして与えられるようになっており、そ
のクロック信号ＲＣＫによって内部のアップカウンタ
（１６ビット）によるカウント動作を行うようになって
いる。そして、カウンタ・データラッチ回路２２は、制
御タイミング信号ＵＣＥが出力されている間、カウンタ
にアップカウント動作を行わせることで、基準クロック
信号ＰREF １周期に相当する時間をクロック信号ＲＣＫ
によってカウントする。
【００３３】そのカウントデータは、制御回路２０より
シーケンス制御周期の第５周期で出力される制御タイミ
ング信号ＤＬＳがＤＣＯ２１を介して与えられるラッチ
信号ＤＬＣのタイミングでラッチされ、制御タイミング
信号ＣＬＲが出力されるとラッチされたデータはクリア
されるようになっている。
シーケンス制御周期の第５周期で出力される制御タイミ
ング信号ＤＬＳがＤＣＯ２１を介して与えられるラッチ
信号ＤＬＣのタイミングでラッチされ、制御タイミング
信号ＣＬＲが出力されるとラッチされたデータはクリア
されるようになっている。
【００３４】カウンタ・データラッチ回路２２は、カウ
ントした１６ビットのデータＤＴ１６〜ＤＴ１を、ＣＰ
Ｕ１２により与えられる逓倍数設定データＤＶの値
“６”に応じて６ビット右シフトし、そのシフト後のデ
ータの１２ビットをラッチするようになっている。そし
て、ラッチされた１２ビットのデータは、ＣＤ１２〜Ｃ
Ｄ１としてＤＣＯ２１に出力されるようになっている。
ＤＣＯ２１が出力する逓倍クロック信号ＰOUT ′は、デ
ューティ比を調整するための分周回路５６を介して２分
周されて、逓倍クロック信号ＰOUT として出力されるよ
うになっている。
ントした１６ビットのデータＤＴ１６〜ＤＴ１を、ＣＰ
Ｕ１２により与えられる逓倍数設定データＤＶの値
“６”に応じて６ビット右シフトし、そのシフト後のデ
ータの１２ビットをラッチするようになっている。そし
て、ラッチされた１２ビットのデータは、ＣＤ１２〜Ｃ
Ｄ１としてＤＣＯ２１に出力されるようになっている。
ＤＣＯ２１が出力する逓倍クロック信号ＰOUT ′は、デ
ューティ比を調整するための分周回路５６を介して２分
周されて、逓倍クロック信号ＰOUT として出力されるよ
うになっている。
【００３５】また、モード制御信号ＰＡは、制御回路２
０にも与えられていると共に、例えば、基準クロック信
号ＰREF １周期分程度の遅延時間を与える遅延回路５７
を介して、制御回路２０に動作開始信号ＰＳＴＢとして
も与えられるようになっている。
０にも与えられていると共に、例えば、基準クロック信
号ＰREF １周期分程度の遅延時間を与える遅延回路５７
を介して、制御回路２０に動作開始信号ＰＳＴＢとして
も与えられるようになっている。
【００３６】図４は、ＤＣＯ２１の詳細な構成を示す機
能ブロックである。カウンタ・データラッチ回路２２よ
り与えられるラッチデータＣＤ１２〜ＣＤ１の内、上位
側の８ビットであるＣＤ１２〜ＣＤ５は、ダウンカウン
タ５８のカウントデータとして所定のタイミングでロー
ドされるようになっている。そして、ダウンカウンタ５
８は、リングオシレータ２３より出力されるクロック信
号Ｒ１３によってロードされたカウントデータをダウン
カウントするようになっている。
能ブロックである。カウンタ・データラッチ回路２２よ
り与えられるラッチデータＣＤ１２〜ＣＤ１の内、上位
側の８ビットであるＣＤ１２〜ＣＤ５は、ダウンカウン
タ５８のカウントデータとして所定のタイミングでロー
ドされるようになっている。そして、ダウンカウンタ５
８は、リングオシレータ２３より出力されるクロック信
号Ｒ１３によってロードされたカウントデータをダウン
カウントするようになっている。
【００３７】また、ラッチデータＣＤ１２〜ＣＤ１の
内、下位側の４ビットであるＣＤ４〜ＣＤ１は、加算器
５９を介してレジスタ６０のデータ入力端子Ｄに与えら
れるようになっている。レジスタ６０は、タイミング制
御部６１より出力されるタイミング信号によって加算器
５９の出力データを５ビットのデータＤ５〜Ｄ１として
出力するようになっており、その内の下位４ビットデー
タＤ４〜Ｄ１は、パルスセレクタ６２に与えられると共
に、加算器５９に被加算値として入力されるようになっ
ている。また、レジスタ６０より出力されるデータＤ５
は、加算器５９における加算に応じて発生するキャリー
信号に相当するものであり、タイミング制御部６１に与
えられるようになっている。
内、下位側の４ビットであるＣＤ４〜ＣＤ１は、加算器
５９を介してレジスタ６０のデータ入力端子Ｄに与えら
れるようになっている。レジスタ６０は、タイミング制
御部６１より出力されるタイミング信号によって加算器
５９の出力データを５ビットのデータＤ５〜Ｄ１として
出力するようになっており、その内の下位４ビットデー
タＤ４〜Ｄ１は、パルスセレクタ６２に与えられると共
に、加算器５９に被加算値として入力されるようになっ
ている。また、レジスタ６０より出力されるデータＤ５
は、加算器５９における加算に応じて発生するキャリー
信号に相当するものであり、タイミング制御部６１に与
えられるようになっている。
【００３８】パルスセレクタ６２には、リングオシレー
タ２３より出力される多相クロック信号Ｒ１６〜Ｒ１が
与えられており、それらの多相クロック信号Ｒ１６〜Ｒ
１の内、レジスタ６０より出力されるデータＤ４〜Ｄ１
の値（１０進数値＋１）に相当する番号）に対応するも
のを１つ選択して、出力端子Ｐ１（Ｒ８〜Ｒ１），Ｐ２
（Ｒ１６〜Ｒ９）の何れか一方からタイミング制御部６
１に出力するようになっている。タイミング制御部６１
には、リングオシレータ２３より出力されるクロック信
号Ｒ５が与えられている。
タ２３より出力される多相クロック信号Ｒ１６〜Ｒ１が
与えられており、それらの多相クロック信号Ｒ１６〜Ｒ
１の内、レジスタ６０より出力されるデータＤ４〜Ｄ１
の値（１０進数値＋１）に相当する番号）に対応するも
のを１つ選択して、出力端子Ｐ１（Ｒ８〜Ｒ１），Ｐ２
（Ｒ１６〜Ｒ９）の何れか一方からタイミング制御部６
１に出力するようになっている。タイミング制御部６１
には、リングオシレータ２３より出力されるクロック信
号Ｒ５が与えられている。
【００３９】また、ダウンカウンタ５８は、ロードされ
たカウントデータをダウンカウントして行き、そのカウ
ント値が“２”になると出力信号ＣＮ２をハイレベルに
し、カウント値が“１”になると出力信号ＣＮ１をハイ
レベルにしてタイミング制御部６１に出力するようにな
っている。
たカウントデータをダウンカウントして行き、そのカウ
ント値が“２”になると出力信号ＣＮ２をハイレベルに
し、カウント値が“１”になると出力信号ＣＮ１をハイ
レベルにしてタイミング制御部６１に出力するようにな
っている。
【００４０】タイミング制御部６１の構成については、
詳細を省略するが、概略的には、ダウンカウンタ５８に
よりダウンカウントされたデータ値が“２（キャリー信
号Ｄ５＝０の時）”または“１（キャリー信号Ｄ５＝１
の時）”になると、その１・ＲＣＫ後にレジスタ６０よ
り出力されるデータＤ４〜Ｄ１の値に対応する多相クロ
ック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させる
ようになっている。そして、多相クロック信号Ｒ１６〜
Ｒ１の入力タイミングに更に１・ＲＣＫ分の遅延をバッ
ファにより与えて、逓倍クロック信号ＰOUT として出力
するようになっている。それから、タイミング制御部６
１は、ダウンカウンタ５８にＣＤ１２〜ＣＤ５をリロー
ドするためのセット信号を出力し、また、レジスタ６０
にトリガ信号を出力する。その時点から次の逓倍クロッ
ク信号の出力シーケンスが開始される。
詳細を省略するが、概略的には、ダウンカウンタ５８に
よりダウンカウントされたデータ値が“２（キャリー信
号Ｄ５＝０の時）”または“１（キャリー信号Ｄ５＝１
の時）”になると、その１・ＲＣＫ後にレジスタ６０よ
り出力されるデータＤ４〜Ｄ１の値に対応する多相クロ
ック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させる
ようになっている。そして、多相クロック信号Ｒ１６〜
Ｒ１の入力タイミングに更に１・ＲＣＫ分の遅延をバッ
ファにより与えて、逓倍クロック信号ＰOUT として出力
するようになっている。それから、タイミング制御部６
１は、ダウンカウンタ５８にＣＤ１２〜ＣＤ５をリロー
ドするためのセット信号を出力し、また、レジスタ６０
にトリガ信号を出力する。その時点から次の逓倍クロッ
ク信号の出力シーケンスが開始される。
【００４１】即ち、以上の動作を総括すると、基準クロ
ック信号ＰREF の８周期毎に、基準クロック信号ＰREF
の１周期相当のカウントデータＤＴ１６〜ＤＴ１がカウ
ントされ、その内の６ビット右シフトされた１２ビット
データＣＤ１２〜ＣＤ１がＤＣＯ２１に与えられる。そ
して、上位８ビットのＣＤ１２〜ＣＤ５がダウンカウン
トされると、レジスタ６０より与えられる下位データＤ
４〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ１
６〜Ｒ１の何れか１つが選択されて逓倍クロック信号Ｐ
OUT ′として出力される。
ック信号ＰREF の８周期毎に、基準クロック信号ＰREF
の１周期相当のカウントデータＤＴ１６〜ＤＴ１がカウ
ントされ、その内の６ビット右シフトされた１２ビット
データＣＤ１２〜ＣＤ１がＤＣＯ２１に与えられる。そ
して、上位８ビットのＣＤ１２〜ＣＤ５がダウンカウン
トされると、レジスタ６０より与えられる下位データＤ
４〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ１
６〜Ｒ１の何れか１つが選択されて逓倍クロック信号Ｐ
OUT ′として出力される。
【００４２】今、ＣＤ１２〜ＣＤ１の下位４ビットＣＤ
４〜ＣＤ１が“０００１”であるとする。そして、最初
の逓倍クロック周期では、レジスタ６０の出力データ
（下位４ビット）は初期値“００００”であるから、パ
ルスセレクタ６２によって選択される多相クロック信号
はＲ１である。その次の周期では、加算器５９によりレ
ジスタ６０の出力データ“００００”にＣＤ４〜ＣＤ１
が“０００１”加算され、レジスタ６０の出力データは
“０００１”となる。従って、ダウンカウンタ５８のカ
ウント値が“２”の時点で選択される多相クロック信号
はＲ２となる。以降、逓倍クロック周期が進むと、選択
される多相クロック信号は以下のようになる。 逓倍クロック周期 レジスタ６０の出力データ 多相クロック信号 １ ００００ Ｒ１ ２ ０００１ Ｒ２ ３ ００１０ Ｒ３ ４ ００１１ Ｒ４ … … …
４〜ＣＤ１が“０００１”であるとする。そして、最初
の逓倍クロック周期では、レジスタ６０の出力データ
（下位４ビット）は初期値“００００”であるから、パ
ルスセレクタ６２によって選択される多相クロック信号
はＲ１である。その次の周期では、加算器５９によりレ
ジスタ６０の出力データ“００００”にＣＤ４〜ＣＤ１
が“０００１”加算され、レジスタ６０の出力データは
“０００１”となる。従って、ダウンカウンタ５８のカ
ウント値が“２”の時点で選択される多相クロック信号
はＲ２となる。以降、逓倍クロック周期が進むと、選択
される多相クロック信号は以下のようになる。 逓倍クロック周期 レジスタ６０の出力データ 多相クロック信号 １ ００００ Ｒ１ ２ ０００１ Ｒ２ ３ ００１０ Ｒ３ ４ ００１１ Ｒ４ … … …
【００４３】即ち、基準クロック信号ＰREF の１周期を
リングオシレータ２３のクロック信号ＲＣＫでカウント
したデータの上位８ビットをダウンカウントした時点
で、下位４ビットのデータが残っている。そして、クロ
ック信号ＲＣＫの１周期を４ビットデータで表現される
“１６”で分割した時間に相当する位相差（即ち、３２
・Ｔｄ／１６＝２・Ｔｄ＝Ｔｇ）を有する多相クロック
信号Ｒ１６〜Ｒ１を、上位８ビットをダウンカウントす
る毎にＤ４〜Ｄ１の値に応じて選択的に出力すること
で、逓倍クロック信号ＰOUT ′は基準クロック信号ＰRE
F の１６×２６＝１０２４逓倍となる。そして、その逓
倍クロック信号ＰOUT ′は、分周回路５６により２分周
され最終的に５１２逓倍となり、デューティ比５０％の
逓倍クロック信号ＰOUT として出力される。
リングオシレータ２３のクロック信号ＲＣＫでカウント
したデータの上位８ビットをダウンカウントした時点
で、下位４ビットのデータが残っている。そして、クロ
ック信号ＲＣＫの１周期を４ビットデータで表現される
“１６”で分割した時間に相当する位相差（即ち、３２
・Ｔｄ／１６＝２・Ｔｄ＝Ｔｇ）を有する多相クロック
信号Ｒ１６〜Ｒ１を、上位８ビットをダウンカウントす
る毎にＤ４〜Ｄ１の値に応じて選択的に出力すること
で、逓倍クロック信号ＰOUT ′は基準クロック信号ＰRE
F の１６×２６＝１０２４逓倍となる。そして、その逓
倍クロック信号ＰOUT ′は、分周回路５６により２分周
され最終的に５１２逓倍となり、デューティ比５０％の
逓倍クロック信号ＰOUT として出力される。
【００４４】また、上記の動作は、以下のように説明す
ることもできる。即ち、ダウンカウンタ５８においてダ
ウンカウントされる上位８ビットのＣＤ１２〜ＣＤ５
は、基準クロック信号ＰREF の周期をクロック信号ＲＣ
Ｋの周期で除した商の整数部分に対応しており、下位４
ビットのＣＤ４〜ＣＤ１は商の小数部分に対応してい
る。そして、多相クロック信号Ｒ１６〜Ｒ１を、上位８
ビットのダウンカウント毎に選択的に出力することは、
商の小数部分を多相クロック信号Ｒ１６〜Ｒ１の位相差
（２・Ｔｄ）の分解能で表現することに等しい。
ることもできる。即ち、ダウンカウンタ５８においてダ
ウンカウントされる上位８ビットのＣＤ１２〜ＣＤ５
は、基準クロック信号ＰREF の周期をクロック信号ＲＣ
Ｋの周期で除した商の整数部分に対応しており、下位４
ビットのＣＤ４〜ＣＤ１は商の小数部分に対応してい
る。そして、多相クロック信号Ｒ１６〜Ｒ１を、上位８
ビットのダウンカウント毎に選択的に出力することは、
商の小数部分を多相クロック信号Ｒ１６〜Ｒ１の位相差
（２・Ｔｄ）の分解能で表現することに等しい。
【００４５】以降、加算器５９における加算が進みレジ
スタ６０の出力データが“１１１１”の次に“０００
０”となると、キャリー信号Ｄ５が出力されて、タイミ
ング制御部６１は、ダウンカウンタ５８のカウントデー
タ値が“１”の時に多相クロック信号Ｒ１６〜Ｒ１の何
れか１つを自身に入力させるようになる。即ち、加算器
５９における加算値のキャリーが発生したことに対応し
て、１・ＲＣＫ分の遅延を与えている。
スタ６０の出力データが“１１１１”の次に“０００
０”となると、キャリー信号Ｄ５が出力されて、タイミ
ング制御部６１は、ダウンカウンタ５８のカウントデー
タ値が“１”の時に多相クロック信号Ｒ１６〜Ｒ１の何
れか１つを自身に入力させるようになる。即ち、加算器
５９における加算値のキャリーが発生したことに対応し
て、１・ＲＣＫ分の遅延を与えている。
【００４６】尚、周波数逓倍回路１７の構成は、位相同
期をとるための機能を備えていないものの、基本的な構
成要素はデジタルＰＬＬ(Phase Locked Loop) 回路と同
様のものである。また、以上の構成は、特開平８−２６
５１１１号公報に開示されている構成に比較するとデー
タの設定等が若干異なっているが、基本的な動作につい
ては全く同様である。
期をとるための機能を備えていないものの、基本的な構
成要素はデジタルＰＬＬ(Phase Locked Loop) 回路と同
様のものである。また、以上の構成は、特開平８−２６
５１１１号公報に開示されている構成に比較するとデー
タの設定等が若干異なっているが、基本的な動作につい
ては全く同様である。
【００４７】次に、本実施例の作用について説明する。
自動車のキーがキーシリンダに挿入されておらず、自動
車が停車している状態では、キー検出スイッチ１９はキ
ー検出信号を出力しておらず、低消費電力制御回路１８
は、モード制御信号ＰＡをロウレベルにしてＣＰＵ１
２，メモリ１３及びゲートアレイ１４の動作を停止さ
せ、低消費電力モードにする。
自動車のキーがキーシリンダに挿入されておらず、自動
車が停車している状態では、キー検出スイッチ１９はキ
ー検出信号を出力しておらず、低消費電力制御回路１８
は、モード制御信号ＰＡをロウレベルにしてＣＰＵ１
２，メモリ１３及びゲートアレイ１４の動作を停止さ
せ、低消費電力モードにする。
【００４８】すると、リングオシレータ２３における各
論理反転回路の出力レベルは安定して多相クロック信号
Ｒ１６〜Ｒ１の発振が停止し、周波数逓倍回路１７のＤ
ＣＯ２１も動作しないので、逓倍クロック信号ＰOUT は
ロウレベルに保持される。従って、ＣＰＵ１２，メモリ
１３及びゲートアレイ１４の動作も停止する。また、制
御回路２０は、その内部においてシーケンスカウンタを
構成するフリップフロップがリセットされた状態にあ
り、やはり動作を停止している。
論理反転回路の出力レベルは安定して多相クロック信号
Ｒ１６〜Ｒ１の発振が停止し、周波数逓倍回路１７のＤ
ＣＯ２１も動作しないので、逓倍クロック信号ＰOUT は
ロウレベルに保持される。従って、ＣＰＵ１２，メモリ
１３及びゲートアレイ１４の動作も停止する。また、制
御回路２０は、その内部においてシーケンスカウンタを
構成するフリップフロップがリセットされた状態にあ
り、やはり動作を停止している。
【００４９】この状態では、発振回路１６及び低消費電
力制御回路１８のみが動作しているが、低消費電力制御
回路１８は、１６ＫＨｚの基準クロック信号ＰREF で動
作しているため、その消費電流は略零と見なすことがで
きる。また、発振回路１６自体の消費電流は、高々数百
μＡ程度である。
力制御回路１８のみが動作しているが、低消費電力制御
回路１８は、１６ＫＨｚの基準クロック信号ＰREF で動
作しているため、その消費電流は略零と見なすことがで
きる。また、発振回路１６自体の消費電流は、高々数百
μＡ程度である。
【００５０】そして、キーがキーシリンダに挿入されて
キー検出スイッチ１９がキー検出信号を出力すると、低
消費電力制御回路１８は、モード制御信号ＰＡをハイレ
ベルにする。すると、前述したように、リングオシレー
タ２３のＮＡＮＤゲート２４の出力レベルが反転して、
多相クロック信号Ｒ１６〜Ｒ１の発振が開始される。こ
の時、リングオシレータ２３は、ｎｓのオーダーで発振
動作を開始する。
キー検出スイッチ１９がキー検出信号を出力すると、低
消費電力制御回路１８は、モード制御信号ＰＡをハイレ
ベルにする。すると、前述したように、リングオシレー
タ２３のＮＡＮＤゲート２４の出力レベルが反転して、
多相クロック信号Ｒ１６〜Ｒ１の発振が開始される。こ
の時、リングオシレータ２３は、ｎｓのオーダーで発振
動作を開始する。
【００５１】また、制御回路２０も、モード制御信号Ｐ
Ａがハイレベルになると一定のシーケンスで各制御タイ
ミング信号を出力するようになる。また、モード制御信
号ＰＡは、遅延回路５７を介して制御回路２０に動作開
始信号ＰＳＴＢとして与えられ、その動作開始信号ＰＳ
ＴＢは、制御回路２０におけるシーケンス制御周期の第
７周期で出力される信号ＣＬＲの立上がりに同期して、
制御信号ＰＣとしてＤＣＯ２１に与えられる。その制御
信号ＰＣは、ＤＣＯ２１の内部で更にクロック信号ＲＣ
Ｋに同期した信号として出力され、タイミング制御部６
１内部にある出力タイミング設定用フリップフロップの
リセットを解除することで逓倍クロック信号ＰOUT ′が
出力可能となる。
Ａがハイレベルになると一定のシーケンスで各制御タイ
ミング信号を出力するようになる。また、モード制御信
号ＰＡは、遅延回路５７を介して制御回路２０に動作開
始信号ＰＳＴＢとして与えられ、その動作開始信号ＰＳ
ＴＢは、制御回路２０におけるシーケンス制御周期の第
７周期で出力される信号ＣＬＲの立上がりに同期して、
制御信号ＰＣとしてＤＣＯ２１に与えられる。その制御
信号ＰＣは、ＤＣＯ２１の内部で更にクロック信号ＲＣ
Ｋに同期した信号として出力され、タイミング制御部６
１内部にある出力タイミング設定用フリップフロップの
リセットを解除することで逓倍クロック信号ＰOUT ′が
出力可能となる。
【００５２】制御回路２０のシーケンス制御周期は、基
準クロック信号ＰREF の８周期であるから２０μｓ程度
であり、２０μｓの経過後には周波数逓倍回路１７は動
作を開始することになる。そして、ＣＰＵ１２，メモリ
１３及びゲートアレイ１４に８ＭＨｚの逓倍クロック信
号ＰOUT が供給されてこれらの動作が開始されること
で、ＥＣＵ１１はスタンバイモードとなる。
準クロック信号ＰREF の８周期であるから２０μｓ程度
であり、２０μｓの経過後には周波数逓倍回路１７は動
作を開始することになる。そして、ＣＰＵ１２，メモリ
１３及びゲートアレイ１４に８ＭＨｚの逓倍クロック信
号ＰOUT が供給されてこれらの動作が開始されること
で、ＥＣＵ１１はスタンバイモードとなる。
【００５３】以上のように本実施例によれば、周波数逓
倍回路１７は、リングオシレータ２３より出力される発
振信号ＲＣＫに基づいて、発振回路１６より出力される
基準クロック信号ＰREF の周期に相当する時間をカウン
タ・データラッチ回路２２によりカウントし、そのカウ
ントデータＤＴ１６〜ＤＴ１に基づいて逓倍クロック信
号ＰOUT をＤＣＯ２１によって生成し、ＣＰＵ１２，メ
モリ１３及びゲートアレイ１４に供給する。
倍回路１７は、リングオシレータ２３より出力される発
振信号ＲＣＫに基づいて、発振回路１６より出力される
基準クロック信号ＰREF の周期に相当する時間をカウン
タ・データラッチ回路２２によりカウントし、そのカウ
ントデータＤＴ１６〜ＤＴ１に基づいて逓倍クロック信
号ＰOUT をＤＣＯ２１によって生成し、ＣＰＵ１２，メ
モリ１３及びゲートアレイ１４に供給する。
【００５４】そして、低消費電力制御回路１８がキー検
出スイッチ１９からの信号を受けてＥＣＵ１１をスリー
プモードにする場合には、モード制御信号ＰＡをロウレ
ベルにしてリングオシレータ２３の発振動作を停止させ
ることで周波数逓倍回路１７からの逓倍クロック信号Ｐ
OUT の出力を停止させ、ＥＣＵ１１をスタンバイモード
にする場合には、モード制御信号ＰＡをハイレベルにし
てリングオシレータ２３の発振動作を開始させるように
した。
出スイッチ１９からの信号を受けてＥＣＵ１１をスリー
プモードにする場合には、モード制御信号ＰＡをロウレ
ベルにしてリングオシレータ２３の発振動作を停止させ
ることで周波数逓倍回路１７からの逓倍クロック信号Ｐ
OUT の出力を停止させ、ＥＣＵ１１をスタンバイモード
にする場合には、モード制御信号ＰＡをハイレベルにし
てリングオシレータ２３の発振動作を開始させるように
した。
【００５５】即ち、リングオシレータ２３は、ＮＡＮＤ
ゲート２４及び２５，ＩＮＶゲート２６〜５５からなる
論理反転回路のロジックレベルの遷移によって発振する
ので、モード制御信号ＰＡのレベルがロウからハイに変
化すると直ちに（数ｎｓ以内に）発振動作を開始するこ
とができる。従って、ＥＣＵ１１をスリープモードから
スタンバイモードに切替えた場合に、従来の発振回路１
６の動作を停止させる構成における発振安定時間が存在
しないことから、極めて短時間内に制御動作を開始させ
ることが可能となり、ユーザが応答の遅れを感じること
がない。
ゲート２４及び２５，ＩＮＶゲート２６〜５５からなる
論理反転回路のロジックレベルの遷移によって発振する
ので、モード制御信号ＰＡのレベルがロウからハイに変
化すると直ちに（数ｎｓ以内に）発振動作を開始するこ
とができる。従って、ＥＣＵ１１をスリープモードから
スタンバイモードに切替えた場合に、従来の発振回路１
６の動作を停止させる構成における発振安定時間が存在
しないことから、極めて短時間内に制御動作を開始させ
ることが可能となり、ユーザが応答の遅れを感じること
がない。
【００５６】また、ＥＣＵ１１をスリープモードで待機
させている状態では、高速（数１００ＭＨｚオーダー）
で発振するリングオシレータ２３が停止しているので、
消費電流は、発振回路１６による数百μＡ程度である。
従って、周波数逓倍回路１７を設けたことによって消費
電流が増加することもない。
させている状態では、高速（数１００ＭＨｚオーダー）
で発振するリングオシレータ２３が停止しているので、
消費電流は、発振回路１６による数百μＡ程度である。
従って、周波数逓倍回路１７を設けたことによって消費
電流が増加することもない。
【００５７】そして、リングオシレータ２３を構成する
所定の論理反転回路の出力端子から多相クロック信号Ｒ
１６〜Ｒ１を容易に得ることができる。また、多相クロ
ック信号Ｒ１６〜Ｒ１の位相差は、論理反転回路のゲー
ト遅延時間Ｔｄの２倍（＝Ｔｇ）に応じて定まるので、
多相クロック信号Ｒ１６〜Ｒ１の発振周波数を極めて高
く設定することが容易に可能であるから、逓倍クロック
信号ＰOUT を生成するための分解能を高く設定すること
ができ、また、分解能を調整することも容易に行い得
る。
所定の論理反転回路の出力端子から多相クロック信号Ｒ
１６〜Ｒ１を容易に得ることができる。また、多相クロ
ック信号Ｒ１６〜Ｒ１の位相差は、論理反転回路のゲー
ト遅延時間Ｔｄの２倍（＝Ｔｇ）に応じて定まるので、
多相クロック信号Ｒ１６〜Ｒ１の発振周波数を極めて高
く設定することが容易に可能であるから、逓倍クロック
信号ＰOUT を生成するための分解能を高く設定すること
ができ、また、分解能を調整することも容易に行い得
る。
【００５８】更に、本実施例によれば、周波数逓倍回路
１７により基準クロック信号ＰREFを１０２４逓倍する
ことができるので、基準クロック信号ＰREF の周波数は
比較的低く設定しても良く、水晶発振子１５として安価
な素子を用いることができる。そして、周波数逓倍回路
１７をＣＰＵ１２，メモリ１３及びゲートアレイ１４の
近くに配置すれば、高速のクロックラインを回路基板上
で長く引き回すことがないので、不要輻射を大幅に低減
することもできる。加えて、これらをＩＣとして一体に
構成することで、周波数逓倍回路１７を付加することに
よるスペースやコストの上昇を抑制することができる。
１７により基準クロック信号ＰREFを１０２４逓倍する
ことができるので、基準クロック信号ＰREF の周波数は
比較的低く設定しても良く、水晶発振子１５として安価
な素子を用いることができる。そして、周波数逓倍回路
１７をＣＰＵ１２，メモリ１３及びゲートアレイ１４の
近くに配置すれば、高速のクロックラインを回路基板上
で長く引き回すことがないので、不要輻射を大幅に低減
することもできる。加えて、これらをＩＣとして一体に
構成することで、周波数逓倍回路１７を付加することに
よるスペースやコストの上昇を抑制することができる。
【００５９】また、周波数逓倍回路１７は、カウンタ・
データラッチ回路２２において基準クロック信号ＰREF
周期のカウントに用いられる多相クロック信号ＲＣＫ
（Ｒ１３）に同期して逓倍クロック信号ＰOUT を生成す
るので、例えば、周囲温度の高低に応じてリングオシレ
ータ２３の発振周波数が変動したとしても、その変動の
影響をキャンセルすることができ、逓倍クロック信号Ｐ
OUT の周波数精度を向上させることができる。
データラッチ回路２２において基準クロック信号ＰREF
周期のカウントに用いられる多相クロック信号ＲＣＫ
（Ｒ１３）に同期して逓倍クロック信号ＰOUT を生成す
るので、例えば、周囲温度の高低に応じてリングオシレ
ータ２３の発振周波数が変動したとしても、その変動の
影響をキャンセルすることができ、逓倍クロック信号Ｐ
OUT の周波数精度を向上させることができる。
【００６０】また、周波数逓倍回路１７によれば、逓倍
クロック信号ＰOUT の逓倍数をＣＰＵ１２によって設定
される逓倍数設定データＤＶに応じてダイナミックに変
化させることができるので、例えば、通常動作モードで
あっても逓倍数を低く設定することでＥＣＵ１１の消費
電力を抑制することが可能である。また、周波数逓倍回
路１７は、デジタルＰＬＬ回路と略同様に構成すること
ができるので、例えば、外部の回路との間で通信を行う
ような構成を採用する場合には、位相同期をとるための
ループフィルタとしての機能を容易に追加することもで
きる。
クロック信号ＰOUT の逓倍数をＣＰＵ１２によって設定
される逓倍数設定データＤＶに応じてダイナミックに変
化させることができるので、例えば、通常動作モードで
あっても逓倍数を低く設定することでＥＣＵ１１の消費
電力を抑制することが可能である。また、周波数逓倍回
路１７は、デジタルＰＬＬ回路と略同様に構成すること
ができるので、例えば、外部の回路との間で通信を行う
ような構成を採用する場合には、位相同期をとるための
ループフィルタとしての機能を容易に追加することもで
きる。
【００６１】そして、シーケンス制御周期毎に逓倍クロ
ック信号ＰOUT を生成するための動作を行うので、逓倍
クロック信号ＰOUT が常に現在の基準クロック信号ＰRE
F に対して５１２逓倍となるように制御することができ
る。
ック信号ＰOUT を生成するための動作を行うので、逓倍
クロック信号ＰOUT が常に現在の基準クロック信号ＰRE
F に対して５１２逓倍となるように制御することができ
る。
【００６２】（第２実施例）図５及び図６は、本発明の
第２実施例を示すものであり、第１実施例と同一部分に
は同一符号を付して説明を省略し、以下異なる部分につ
いてのみ説明する。第２実施例では、図５に示すＤＣＯ
（デジタル制御発振器）６３の構成が第１実施例におけ
るＤＣＯ２１と異なっている。即ち、リングオシレータ
（多相クロック信号出力手段）６４は、図６に示すよう
に、１個のＮＡＮＤゲート６５及び１４個のＩＮＶゲー
ト６６〜７９（但し、符号６７〜７８は図示を省略）か
らなる１５個の論理反転回路で構成されている。
第２実施例を示すものであり、第１実施例と同一部分に
は同一符号を付して説明を省略し、以下異なる部分につ
いてのみ説明する。第２実施例では、図５に示すＤＣＯ
（デジタル制御発振器）６３の構成が第１実施例におけ
るＤＣＯ２１と異なっている。即ち、リングオシレータ
（多相クロック信号出力手段）６４は、図６に示すよう
に、１個のＮＡＮＤゲート６５及び１４個のＩＮＶゲー
ト６６〜７９（但し、符号６７〜７８は図示を省略）か
らなる１５個の論理反転回路で構成されている。
【００６３】そして、これらの各論理反転回路は、リン
グオシレータ２３と同様に各出力端子が次段の入力端子
へとリング状に接続されており、ＮＡＮＤゲート６５の
一方の入力端子はＩＮＶゲート７９の出力端子に接続さ
れ、他方の入力端子には外部からのモード制御信号ＰＡ
が与えられるようになっている。また、ＮＡＮＤゲート
６５から数えて奇数段目に接続されている論理反転回路
の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ８が
出力されるようになっている。但し、ＮＡＮＤゲート６
５のゲート遅延時間は、ＩＮＶゲート６６〜７９のゲー
ト遅延時間Ｔｄの２倍（２・Ｔｄ）に設定されている。
グオシレータ２３と同様に各出力端子が次段の入力端子
へとリング状に接続されており、ＮＡＮＤゲート６５の
一方の入力端子はＩＮＶゲート７９の出力端子に接続さ
れ、他方の入力端子には外部からのモード制御信号ＰＡ
が与えられるようになっている。また、ＮＡＮＤゲート
６５から数えて奇数段目に接続されている論理反転回路
の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ８が
出力されるようになっている。但し、ＮＡＮＤゲート６
５のゲート遅延時間は、ＩＮＶゲート６６〜７９のゲー
ト遅延時間Ｔｄの２倍（２・Ｔｄ）に設定されている。
【００６４】リングオシレータ６４は、モード制御信号
ＰＡがロウレベルであれば、ＮＡＮＤゲート６５の出力
レベルはハイとなるので、次段のＩＮＶゲート６６の出
力レベルはロウとなり、更にその次段のＩＮＶゲート６
７の出力レベルはハイとなるように各論理反転回路の出
力レベルが順次反転する。そして、ＮＡＮＤゲート６５
には、自身の出力レベルと同じハイレベルの信号が入力
されるので、リングオシレータ６４は発振することなく
安定した状態にある。
ＰＡがロウレベルであれば、ＮＡＮＤゲート６５の出力
レベルはハイとなるので、次段のＩＮＶゲート６６の出
力レベルはロウとなり、更にその次段のＩＮＶゲート６
７の出力レベルはハイとなるように各論理反転回路の出
力レベルが順次反転する。そして、ＮＡＮＤゲート６５
には、自身の出力レベルと同じハイレベルの信号が入力
されるので、リングオシレータ６４は発振することなく
安定した状態にある。
【００６５】そして、モード制御信号ＰＡをロウレベル
からハイレベルに変化させると、ＮＡＮＤゲート６５の
出力レベルは反転してロウに変化する。すると、各ＩＮ
Ｖゲート６６〜７９の１個のゲート遅延時間Ｔｄを略１
６倍した時間１６・Ｔｄが経過した時点で、ＮＡＮＤゲ
ート６５に自身の出力レベルと同じロウレベルの信号が
入力されてＮＡＮＤゲート６５の出力レベルは再度反転
する、という動作を繰り返す。
からハイレベルに変化させると、ＮＡＮＤゲート６５の
出力レベルは反転してロウに変化する。すると、各ＩＮ
Ｖゲート６６〜７９の１個のゲート遅延時間Ｔｄを略１
６倍した時間１６・Ｔｄが経過した時点で、ＮＡＮＤゲ
ート６５に自身の出力レベルと同じロウレベルの信号が
入力されてＮＡＮＤゲート６５の出力レベルは再度反転
する、という動作を繰り返す。
【００６６】従って、リングオシレータ６４の各出力端
子からは、３２・Ｔｄを１周期とする多相クロック信号
Ｒ８〜Ｒ１が出力される。そして、各多相クロック信号
Ｒ１〜Ｒ８は、夫々隣接する出力端子より出力されるも
のに対してＴｇ＝２・Ｔｄずつの位相差を有することに
なる。また、カウンタ・データラッチ回路１４及びダウ
ンカウンタ５８に供給するクロック信号ＲＣＫとして
は、多相クロック信号Ｒ５が選択されている。
子からは、３２・Ｔｄを１周期とする多相クロック信号
Ｒ８〜Ｒ１が出力される。そして、各多相クロック信号
Ｒ１〜Ｒ８は、夫々隣接する出力端子より出力されるも
のに対してＴｇ＝２・Ｔｄずつの位相差を有することに
なる。また、カウンタ・データラッチ回路１４及びダウ
ンカウンタ５８に供給するクロック信号ＲＣＫとして
は、多相クロック信号Ｒ５が選択されている。
【００６７】リングオシレータ６４からの多相クロック
信号Ｒ１〜Ｒ８が入力されるパルスセレクタ８０には、
レジスタ６０より与えられる下位データＤ３〜Ｄ１の値
（＋１）に対応する多相クロック信号Ｒ８〜Ｒ１の何れ
か１つが選択されて、出力端子Ｐ１よりタイミング制御
部８１に出力されるようになっている。タイミング制御
部８１は、パルスセレクタ８０より与えられる多相クロ
ック信号Ｒ８〜Ｒ１を内部で反転させた逆相（位相差１
８０度）信号をも作成するようになっている。即ち、多
相クロック信号Ｒ８〜Ｒ１を反転させた逆相信号は、第
１実施例における多相クロック信号Ｒ１６〜Ｒ９に対応
する。
信号Ｒ１〜Ｒ８が入力されるパルスセレクタ８０には、
レジスタ６０より与えられる下位データＤ３〜Ｄ１の値
（＋１）に対応する多相クロック信号Ｒ８〜Ｒ１の何れ
か１つが選択されて、出力端子Ｐ１よりタイミング制御
部８１に出力されるようになっている。タイミング制御
部８１は、パルスセレクタ８０より与えられる多相クロ
ック信号Ｒ８〜Ｒ１を内部で反転させた逆相（位相差１
８０度）信号をも作成するようになっている。即ち、多
相クロック信号Ｒ８〜Ｒ１を反転させた逆相信号は、第
１実施例における多相クロック信号Ｒ１６〜Ｒ９に対応
する。
【００６８】そして、タイミング制御部８１は、レジス
タ６０より与えられるデータＤ４の“０，１”に応じ
て、多相クロック信号Ｒ８〜Ｒ１，その逆相信号である
多相クロック信号Ｒ１６〜Ｒ９の何れか一方を逓倍クロ
ック信号ＰOUT ′のタイミングとするかを選択するよう
になっている。その他の構成は、第１実施例と同様であ
る。
タ６０より与えられるデータＤ４の“０，１”に応じ
て、多相クロック信号Ｒ８〜Ｒ１，その逆相信号である
多相クロック信号Ｒ１６〜Ｒ９の何れか一方を逓倍クロ
ック信号ＰOUT ′のタイミングとするかを選択するよう
になっている。その他の構成は、第１実施例と同様であ
る。
【００６９】以上のように構成された第２実施例によれ
ば、リングオシレータ６４をより少ないゲート数で構成
できると共に、同様に、パルスセレクタ８０も選択信号
数が１／２になるのでより少ないゲート数で構成するこ
とができる。従って、ＥＣＵをより消費電力が少ない構
成とすることができる。
ば、リングオシレータ６４をより少ないゲート数で構成
できると共に、同様に、パルスセレクタ８０も選択信号
数が１／２になるのでより少ないゲート数で構成するこ
とができる。従って、ＥＣＵをより消費電力が少ない構
成とすることができる。
【００７０】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。例えば、特開平７−１８３８００号
公報に開示されている技術を利用して、基準クロック信
号ＰREF の周期の測定精度を向上させることが可能であ
る。即ち、例えば第１実施例において、カウンタ・デー
タラッチ回路２２にリングオシレータ２３が出力する多
相クロック信号Ｒ１６〜Ｒ１を与える。そして、制御タ
イミング信号ＵＣＥの立上がり時点において多相クロッ
ク信号Ｒ１６〜Ｒ１のレベルをラッチし、それらの内何
れか１つのクロック信号Ｒ（ｘ）のレベルが“Ｈ”であ
り、その次段のクロック信号Ｒ（ｘ＋１）のレベルが
“Ｌ”となっている出力パターンの組み合わせを検出
し、（ｘ）を４ビットデータでエンコードする。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。例えば、特開平７−１８３８００号
公報に開示されている技術を利用して、基準クロック信
号ＰREF の周期の測定精度を向上させることが可能であ
る。即ち、例えば第１実施例において、カウンタ・デー
タラッチ回路２２にリングオシレータ２３が出力する多
相クロック信号Ｒ１６〜Ｒ１を与える。そして、制御タ
イミング信号ＵＣＥの立上がり時点において多相クロッ
ク信号Ｒ１６〜Ｒ１のレベルをラッチし、それらの内何
れか１つのクロック信号Ｒ（ｘ）のレベルが“Ｈ”であ
り、その次段のクロック信号Ｒ（ｘ＋１）のレベルが
“Ｌ”となっている出力パターンの組み合わせを検出
し、（ｘ）を４ビットデータでエンコードする。
【００７１】そのエンコードした４ビットデータを、ク
ロック信号ＲＣＫによってカウントしたデータに下位ビ
ットとして付加する。このようにして測定したデータ
と、１測定周期前のデータとの差分を取ることで、基準
クロック信号ＰREF 周期の測定データを得る。それか
ら、測定データを逓倍数設定データＤＶの値に応じて右
シフトするが、その場合、逓倍数設定データＤＶは、第
１実施例とは異なり、１０２４逓倍であれば“１０”，
８逓倍であれば“３”となるように２のべき乗数そのま
まで設定する。即ち、斯様に構成すれば、基準クロック
信号ＰREF の周期を多相クロック信号Ｒ１６〜Ｒ１の位
相差を分解能として計測することになり、測定精度を向
上させることができる。そして、設定される逓倍数ｎが
比較的小さい場合であっても、基準クロック信号ＰREF
の周期の計測データを予め高分解能で得ておくことで逓
倍処理を行うために必要なデータが損なわれることがな
い。例えば、第１実施例の構成では、最小逓倍数は“１
６”であるが、上記構成によれば、より小さい逓倍数を
設定することができる。
ロック信号ＲＣＫによってカウントしたデータに下位ビ
ットとして付加する。このようにして測定したデータ
と、１測定周期前のデータとの差分を取ることで、基準
クロック信号ＰREF 周期の測定データを得る。それか
ら、測定データを逓倍数設定データＤＶの値に応じて右
シフトするが、その場合、逓倍数設定データＤＶは、第
１実施例とは異なり、１０２４逓倍であれば“１０”，
８逓倍であれば“３”となるように２のべき乗数そのま
まで設定する。即ち、斯様に構成すれば、基準クロック
信号ＰREF の周期を多相クロック信号Ｒ１６〜Ｒ１の位
相差を分解能として計測することになり、測定精度を向
上させることができる。そして、設定される逓倍数ｎが
比較的小さい場合であっても、基準クロック信号ＰREF
の周期の計測データを予め高分解能で得ておくことで逓
倍処理を行うために必要なデータが損なわれることがな
い。例えば、第１実施例の構成では、最小逓倍数は“１
６”であるが、上記構成によれば、より小さい逓倍数を
設定することができる。
【００７２】発振周波数の精度が余り要求されない場合
には、水晶発振子１５及び発振回路１６に代えて、ＣＲ
発振回路を用いることで基準クロック信号ＰREF を生成
しても良い。クロック制御回路は、必ずしもＩＣとして
一体に構成するものに限らず、各回路素子をディスクリ
ートに構成し、プリント基板上に夫々配置するようにし
ても良い。リングオシレータ２３を構成する反転回路の
素子数は、適宜変更して良い。カウンタ・データラッチ
回路２２のカウントビット数についても同様である。ま
た、必要な逓倍数を得るためには、カウンタ・データラ
ッチ回路２２がＤＣＯ２１に与えるカウントデータの右
シフト数を適宜設定したり、或いは、ＤＣＯ２におい
て、ダウンカウンタ５８と加算器５９に切り分けて与え
るデータの上位ビットと下位ビットとの割合を適宜変化
させれば良い。そして、その下位ビットで表現できる最
大数に１を加えた数の多相クロック信号を出力するよう
に、リングオシレータを構成すれば良い。制御信号ＰＳ
ＴＢは、モード制御信号ＰＡを遅延回路５７により遅延
させて生成するものに限らず、低消費電力制御回路１８
が内部で独立に生成して出力するようにしても良い。
には、水晶発振子１５及び発振回路１６に代えて、ＣＲ
発振回路を用いることで基準クロック信号ＰREF を生成
しても良い。クロック制御回路は、必ずしもＩＣとして
一体に構成するものに限らず、各回路素子をディスクリ
ートに構成し、プリント基板上に夫々配置するようにし
ても良い。リングオシレータ２３を構成する反転回路の
素子数は、適宜変更して良い。カウンタ・データラッチ
回路２２のカウントビット数についても同様である。ま
た、必要な逓倍数を得るためには、カウンタ・データラ
ッチ回路２２がＤＣＯ２１に与えるカウントデータの右
シフト数を適宜設定したり、或いは、ＤＣＯ２におい
て、ダウンカウンタ５８と加算器５９に切り分けて与え
るデータの上位ビットと下位ビットとの割合を適宜変化
させれば良い。そして、その下位ビットで表現できる最
大数に１を加えた数の多相クロック信号を出力するよう
に、リングオシレータを構成すれば良い。制御信号ＰＳ
ＴＢは、モード制御信号ＰＡを遅延回路５７により遅延
させて生成するものに限らず、低消費電力制御回路１８
が内部で独立に生成して出力するようにしても良い。
【００７３】逓倍数設定データＤＶは、ＣＰＵ１２によ
ってダイナミックに設定されるものに限らず、固定値で
設定しても良い。シーケンス制御周期は、基準クロック
信号ＰREF の８周期を単位とするものに限らず、適宜変
更して良い。分周回路５６は、クロック信号のデューテ
ィ比を調整する必要がある場合に設ければ良い。クロッ
ク同期回路は、ＣＰＵ１２，メモリ１３及びゲートアレ
イ１４に限らず、ＤＳＰ(Digital Signal Processor)や
ＤＭＡ(Direct Memory Access)コントローラ，ＳＣＳＩ
コントローラ等のＩＣでも良い。ＥＣＵ１１に限ること
なく、ＣＰＵやメモリ等のクロック同期回路が搭載され
ており、低消費電力モードと通常動作モードとの切換え
を行う回路であれば、例えばパーソナルコンピュータな
どにも適用が可能である。
ってダイナミックに設定されるものに限らず、固定値で
設定しても良い。シーケンス制御周期は、基準クロック
信号ＰREF の８周期を単位とするものに限らず、適宜変
更して良い。分周回路５６は、クロック信号のデューテ
ィ比を調整する必要がある場合に設ければ良い。クロッ
ク同期回路は、ＣＰＵ１２，メモリ１３及びゲートアレ
イ１４に限らず、ＤＳＰ(Digital Signal Processor)や
ＤＭＡ(Direct Memory Access)コントローラ，ＳＣＳＩ
コントローラ等のＩＣでも良い。ＥＣＵ１１に限ること
なく、ＣＰＵやメモリ等のクロック同期回路が搭載され
ており、低消費電力モードと通常動作モードとの切換え
を行う回路であれば、例えばパーソナルコンピュータな
どにも適用が可能である。
【図１】本発明の第１実施例を示すものであり、ＥＣＵ
の電気的構成を示す機能ブロック図
の電気的構成を示す機能ブロック図
【図２】周波数逓倍回路の詳細な電気的構成を示す機能
ブロック図
ブロック図
【図３】リングオシレータの電気的構成を示す図
【図４】ＤＣＯの詳細な電気的構成を示す機能ブロック
図
図
【図５】本発明の第２実施例を示す図２相当図
【図６】図３相当図
【図７】従来技術を示す図１相当図
１１はＥＣＵ（クロック制御回路，半導体集積回路）、
１１ａはクロック制御回路、１２はＣＰＵ（クロック同
期回路）、１３はゲートアレイ（クロック同期回路）、
１４はメモリ１４（クロック同期回路）、１６は発振回
路（基準クロック発振回路）、１７は周波数逓倍回路、
１８は低消費電力制御回路（低消費電力制御手段）、２
０は制御回路（シーケンス制御手段）、２１はＤＣＯ
（デジタル制御発振器）、２２はカウンタ・データラッ
チ回路（カウント手段，データ出力手段）、２３はリン
グオシレータ（多相クロック信号出力手段）、２４，２
５はＮＡＮＤゲート（論理反転回路）、２６〜５５はＩ
ＮＶゲート（論理反転回路）、６３はＤＣＯ（デジタル
制御発振器）、６４はリングオシレータ（多相クロック
信号出力手段）、６５はＮＡＮＤゲート（論理反転回
路）、６６〜７９はＩＮＶゲート（論理反転回路）を示
す。
１１ａはクロック制御回路、１２はＣＰＵ（クロック同
期回路）、１３はゲートアレイ（クロック同期回路）、
１４はメモリ１４（クロック同期回路）、１６は発振回
路（基準クロック発振回路）、１７は周波数逓倍回路、
１８は低消費電力制御回路（低消費電力制御手段）、２
０は制御回路（シーケンス制御手段）、２１はＤＣＯ
（デジタル制御発振器）、２２はカウンタ・データラッ
チ回路（カウント手段，データ出力手段）、２３はリン
グオシレータ（多相クロック信号出力手段）、２４，２
５はＮＡＮＤゲート（論理反転回路）、２６〜５５はＩ
ＮＶゲート（論理反転回路）、６３はＤＣＯ（デジタル
制御発振器）、６４はリングオシレータ（多相クロック
信号出力手段）、６５はＮＡＮＤゲート（論理反転回
路）、６６〜７９はＩＮＶゲート（論理反転回路）を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 耕一 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 渡辺 高元 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5J039 AC10 AC14 AC16 AC21 EE18 EE24 EE28 KK09 KK10 KK23 KK24 KK27 MM03 MM04 MM08 MM16
Claims (8)
- 【請求項１】 所定の位相差を有する多相クロック信号
をデジタル制御による発振動作で生成して出力する多相
クロック信号出力手段を備え、基準クロック発振回路に
よって出力される基準クロック信号の周期を前記多相ク
ロック信号の周期に基づいて計測し、その計測値に基づ
き前記基準クロック信号の周波数を前記多相クロック信
号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信
号を生成して出力する周波数逓倍回路と、 この周波数逓倍回路によって出力されるｎ逓倍クロック
信号がクロック入力端子に与えられて動作するクロック
同期回路の動作を停止させて低消費電力モードに移行さ
せる場合に、前記多相クロック信号出力手段の発振動作
を停止させる低消費電力制御手段とを備えていることを
特徴とするクロック制御回路。 - 【請求項２】 前記周波数逓倍回路は、前記ｎ逓倍クロ
ック信号の生成を、前記基準クロック信号周期の計測に
用いられる多相クロック信号に基づいて行うことを特徴
とする請求項１記載のクロック制御回路。 - 【請求項３】 前記多相クロック発生手段は、複数個の
論理反転回路がリング状に接続されてなるリングオシレ
ータとして構成されていることを特徴とする請求項１ま
たは２記載のクロック制御回路。 - 【請求項４】 前記リングオシレータは、奇数個の論理
反転回路で構成されていることを特徴とする請求項３記
載のクロック制御回路。 - 【請求項５】 前記周波数逓倍回路は、前記基準クロッ
ク信号の周期に相当する時間を多相クロック信号周期で
カウントするカウント手段と、 前記カウント手段によりカウントされたデータを逓倍数
設定データに応じたデータに変換して出力するデータ出
力手段と、 このデータ出力手段より出力されたデータに基づいて前
記ｎ逓倍クロック信号を生成するデジタル制御発振器
と、 前記基準クロック信号に基づいて、前記カウント手段及
びデジタル制御発振器の動作シーケンスを制御するシー
ケンス制御手段とを備えて構成されていることを特徴と
する請求項１乃至４の何れかに記載のクロック制御回
路。 - 【請求項６】 前記カウント手段，前記データ出力手段
及び前記デジタル制御発振器は、前記シーケンス制御手
段によって設定されるシーケンス制御周期毎にｎ逓倍ク
ロック信号を生成するための動作を行うことを特徴とす
る請求項５記載のクロック制御回路。 - 【請求項７】 前記基準クロック発振回路，前記周波数
逓倍回路，前記クロック同期回路及び低消費電力制御手
段は、半導体集積回路として一体に構成されていること
を特徴とする請求項１乃至６の何れかに記載のクロック
制御回路。 - 【請求項８】 所定の位相差を有する多相クロック信号
をデジタル制御による発振動作で生成して出力する多相
クロック信号出力手段を備え、基準クロック発振回路に
よって出力される基準クロック信号の周期を前記多相ク
ロック信号の周期に基づいて計測すると共に当該多相ク
ロック信号の位相差を分解能として計測し、その計測値
に基づき前記基準クロック信号の周波数を前記多相クロ
ック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロ
ック信号を生成して出力する周波数逓倍回路と、 この周波数逓倍回路によって出力されるｎ逓倍クロック
信号がクロック入力端子に与えられて動作するクロック
同期回路の動作を停止させて低消費電力モードに移行さ
せる場合に、前記多相クロック信号出力手段の発振動作
を停止させる低消費電力制御手段とを備えていることを
特徴とするクロック制御回路。
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