JPH11298300A - 電子回路 - Google Patents
電子回路Info
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- JPH11298300A JPH11298300A JP10101640A JP10164098A JPH11298300A JP H11298300 A JPH11298300 A JP H11298300A JP 10101640 A JP10101640 A JP 10101640A JP 10164098 A JP10164098 A JP 10164098A JP H11298300 A JPH11298300 A JP H11298300A
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- circuit
- clock signal
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- clock
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Abstract
(57)【要約】
【課題】 通常モードや低速モードに関係なく、クロッ
ク信号が供給されている限りシステムに生じていた無駄
な消費電力を取り除いた電子回路を実現する。 【解決手段】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号を
ゲートするゲート回路と、前記記憶回路の現在の状態出
力と次に入力されるデータ信号とを比較する手段とを具
備し、 前記比較手段はその入力信号が異なっていれる
時だけ前記クロック信号の出力を許可する信号を前記ゲ
ート回路に出力することにより、前記記憶回路の状態が
変わる時だけ前記クロック信号を前記記憶回路に供給す
る。
ク信号が供給されている限りシステムに生じていた無駄
な消費電力を取り除いた電子回路を実現する。 【解決手段】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号を
ゲートするゲート回路と、前記記憶回路の現在の状態出
力と次に入力されるデータ信号とを比較する手段とを具
備し、 前記比較手段はその入力信号が異なっていれる
時だけ前記クロック信号の出力を許可する信号を前記ゲ
ート回路に出力することにより、前記記憶回路の状態が
変わる時だけ前記クロック信号を前記記憶回路に供給す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期式デ
ジタル回路の設計に関し、特に低消費電力を目的とした
クロック制御を行う電子回路に関する。
ジタル回路の設計に関し、特に低消費電力を目的とした
クロック制御を行う電子回路に関する。
【０００２】
【従来の技術】従来、クロック同期式のデジタル回路で
は、クロック信号がトリガーとなり、外部入力と現在の
内部状態が入力となって次の状態と現在の出力を決定し
ていた。
は、クロック信号がトリガーとなり、外部入力と現在の
内部状態が入力となって次の状態と現在の出力を決定し
ていた。
【０００３】図７はクロック同期式デジタル回路の一例
を示す図であり、組合せ回路１０、状態記憶回路１１、
クロック発生器１２、クロックバッファ１３にて構成さ
れる。外部からの入力信号と状態記憶回路１１に記憶し
た現在の内部状態を示す信号とが組合せ回路１０に入力
され、その出力はクロック発生器１２からのクロック信
号に同期して次の状態を示す信号として状態記憶回路１
１に記憶される。状態記憶回路１１（フリップフロッ
プ）はＣＭＯＳ回路で構成されており、このＣＭＯＳ回
路では、入力が静的な状態では１対のトランジスタのい
ずれかがＯＮで他方がＯＦＦになるため消費電力が殆ど
なく、動作時の動的な消費電力が主体となっている。動
的な消費電力は内部のＣＭＯＳ回路出力の充電と放電の
繰り返しに起因しており、図７の回路ではクロック周波
数に同期している。
を示す図であり、組合せ回路１０、状態記憶回路１１、
クロック発生器１２、クロックバッファ１３にて構成さ
れる。外部からの入力信号と状態記憶回路１１に記憶し
た現在の内部状態を示す信号とが組合せ回路１０に入力
され、その出力はクロック発生器１２からのクロック信
号に同期して次の状態を示す信号として状態記憶回路１
１に記憶される。状態記憶回路１１（フリップフロッ
プ）はＣＭＯＳ回路で構成されており、このＣＭＯＳ回
路では、入力が静的な状態では１対のトランジスタのい
ずれかがＯＮで他方がＯＦＦになるため消費電力が殆ど
なく、動作時の動的な消費電力が主体となっている。動
的な消費電力は内部のＣＭＯＳ回路出力の充電と放電の
繰り返しに起因しており、図７の回路ではクロック周波
数に同期している。
【０００４】上記した図７の回路では、外部入力と現在
の入力状態の変化が無い場合でさえ、クロックの発振が
伝搬する部分であるクロックバッファ１３を経由したク
ロック線と状態記憶回路（フリップフロップ）の内部に
伝搬しているクロック線では消費電力が発生している。
の入力状態の変化が無い場合でさえ、クロックの発振が
伝搬する部分であるクロックバッファ１３を経由したク
ロック線と状態記憶回路（フリップフロップ）の内部に
伝搬しているクロック線では消費電力が発生している。
【０００５】従来の低消費電力化の手法として、例えば
特公平６−１６３０４号公報に示すように、ＣＰＵが動
作不要の状態ではＣＰＵに入るクロックそのものを停止
して、低消費電力モードにすることが提案されている。
また、特公平６−８２３１０号公報に示すように、動作
モードを高速モードと低速モード（低消費電力モード）
に分け、２つのクロック周波数を用意しておき、低速モ
ードでは低周波数で動作させることにより低消費電力化
を図ることが提案されている。
特公平６−１６３０４号公報に示すように、ＣＰＵが動
作不要の状態ではＣＰＵに入るクロックそのものを停止
して、低消費電力モードにすることが提案されている。
また、特公平６−８２３１０号公報に示すように、動作
モードを高速モードと低速モード（低消費電力モード）
に分け、２つのクロック周波数を用意しておき、低速モ
ードでは低周波数で動作させることにより低消費電力化
を図ることが提案されている。
【０００６】また、図８に示すように、モードレジスタ
を設け、システム動作時においてはモード設定信号とク
ロック信号と同期を取り、モードレジスタにモード設定
することが行われていた。これにより、モード設定する
場合だけクロック信号を通し、それ以外はクロック信号
をゲートして通常動作時にクロック信号がモードレジス
タに伝搬して無駄な消費電力を消費しない回路が提案さ
れている。
を設け、システム動作時においてはモード設定信号とク
ロック信号と同期を取り、モードレジスタにモード設定
することが行われていた。これにより、モード設定する
場合だけクロック信号を通し、それ以外はクロック信号
をゲートして通常動作時にクロック信号がモードレジス
タに伝搬して無駄な消費電力を消費しない回路が提案さ
れている。
【０００７】しかしながら、上記のような静的なレジス
タ以外の動的なレジスタや制御フリップフロップは図９
又は図１０のように構成されていた。即ち、データ信号
が常に意味を持つ場合には、図９に示すＤタイプフリッ
プフロップが用いられ、データ信号が常に意味を持つと
は限らない場合には図１０のように意味のあるデータを
ＥＮ信号によってＡＮＤしてＤタイプフリップフロップ
のＤ端子に入力する構成としていた。意味の無いデータ
の場合にはＥＮ信号が偽になり、現在のフリップフロッ
プの状態が帰還し、その状態を保持する構成となってい
た。
タ以外の動的なレジスタや制御フリップフロップは図９
又は図１０のように構成されていた。即ち、データ信号
が常に意味を持つ場合には、図９に示すＤタイプフリッ
プフロップが用いられ、データ信号が常に意味を持つと
は限らない場合には図１０のように意味のあるデータを
ＥＮ信号によってＡＮＤしてＤタイプフリップフロップ
のＤ端子に入力する構成としていた。意味の無いデータ
の場合にはＥＮ信号が偽になり、現在のフリップフロッ
プの状態が帰還し、その状態を保持する構成となってい
た。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術では、通常の動作時には例えばクロック周
波数を停止したり、低周波数化したりしなければならな
いため、図７の状態記憶回路群の中で状態が変わらない
ものに入っているクロック入力線は無駄な消費電力の発
生源となる。その状態は図９、または図１０の場合には
Ｄタイプフリップフロップの出力とデータ入力とが同一
の場合に相当し、同様に無駄な消費電力の発生源となっ
てしまう欠点があった。
た従来の技術では、通常の動作時には例えばクロック周
波数を停止したり、低周波数化したりしなければならな
いため、図７の状態記憶回路群の中で状態が変わらない
ものに入っているクロック入力線は無駄な消費電力の発
生源となる。その状態は図９、または図１０の場合には
Ｄタイプフリップフロップの出力とデータ入力とが同一
の場合に相当し、同様に無駄な消費電力の発生源となっ
てしまう欠点があった。
【０００９】本発明は上記の欠点を解決するもので、通
常モードや低速モードに関係なく、クロック信号が供給
されている限りシステムに生じていた無駄な消費電力を
取り除いた電子回路を提供することを目的とする。
常モードや低速モードに関係なく、クロック信号が供給
されている限りシステムに生じていた無駄な消費電力を
取り除いた電子回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第一の発明では、クロック信号によって内
部状態を記憶する記憶回路と、この記憶回路への前記ク
ロック信号をゲートするゲート回路と、前記記憶回路の
現在の状態出力と次に入力されるデータ信号とを比較す
る手段とを具備し、前記比較手段はその入力信号が異な
っている時だけ前記クロック信号の出力を許可する信号
を前記ゲート回路に出力することにより、前記記憶回路
の状態が変わる時だけ前記クロック信号を前記記憶回路
に供給して、低消費電力を実現する電子回路を提供する
ことにある。
に、本発明の第一の発明では、クロック信号によって内
部状態を記憶する記憶回路と、この記憶回路への前記ク
ロック信号をゲートするゲート回路と、前記記憶回路の
現在の状態出力と次に入力されるデータ信号とを比較す
る手段とを具備し、前記比較手段はその入力信号が異な
っている時だけ前記クロック信号の出力を許可する信号
を前記ゲート回路に出力することにより、前記記憶回路
の状態が変わる時だけ前記クロック信号を前記記憶回路
に供給して、低消費電力を実現する電子回路を提供する
ことにある。
【００１１】また、本発明の第二の発明は、クロック信
号によって内部状態を記憶する記憶回路と、この記憶回
路への前記クロック信号をゲートする第一ゲート回路
と、前記記憶回路の現在の状態出力と次に入力されるデ
ータ信号とを比較する手段と、この比較手段の出力と前
記データ信号が有効であることを示す信号とが入力され
る第二ゲート回路とを具備し、記前記比較手段はその入
力信号が異なっている時だけ前記クロック信号の出力を
許可する信号を前記第二ゲート回路に出力し、前記第二
ゲート回路は前記データ信号が有効であることを示す信
号が入力されている場合にのみ前記第一ゲート回路から
前記クロック信号を前記記憶回路に供給することによ
り、前記記憶回路の状態が変わる時だけ前記クロック信
号を前記記憶回路に供給して、低消費電力を実現する電
子回路を提供することにある。
号によって内部状態を記憶する記憶回路と、この記憶回
路への前記クロック信号をゲートする第一ゲート回路
と、前記記憶回路の現在の状態出力と次に入力されるデ
ータ信号とを比較する手段と、この比較手段の出力と前
記データ信号が有効であることを示す信号とが入力され
る第二ゲート回路とを具備し、記前記比較手段はその入
力信号が異なっている時だけ前記クロック信号の出力を
許可する信号を前記第二ゲート回路に出力し、前記第二
ゲート回路は前記データ信号が有効であることを示す信
号が入力されている場合にのみ前記第一ゲート回路から
前記クロック信号を前記記憶回路に供給することによ
り、前記記憶回路の状態が変わる時だけ前記クロック信
号を前記記憶回路に供給して、低消費電力を実現する電
子回路を提供することにある。
【００１２】また、本発明の第三の発明は、記憶回路を
複数ビットで構成して、低消費井電力を実現する電子回
路を提供することにある。また、本発明の第四の発明
は、クロック信号によって内部状態を記憶する記憶回路
と、この記憶回路への前記クロック信号をゲートするゲ
ート回路と、前記記憶回路の現在の状態出力と次に入力
されるデータ信号とが入力され、その入力信号が異なっ
ている時だけ前記クロック信号の出力を許可する信号を
前記ゲート回路に出力する比較手段とを具備し、前記記
憶手段、ゲート手段および比較手段を一つの部品で形成
せしめることにより低消費電力を実現する電子回路を提
供することにある。
複数ビットで構成して、低消費井電力を実現する電子回
路を提供することにある。また、本発明の第四の発明
は、クロック信号によって内部状態を記憶する記憶回路
と、この記憶回路への前記クロック信号をゲートするゲ
ート回路と、前記記憶回路の現在の状態出力と次に入力
されるデータ信号とが入力され、その入力信号が異なっ
ている時だけ前記クロック信号の出力を許可する信号を
前記ゲート回路に出力する比較手段とを具備し、前記記
憶手段、ゲート手段および比較手段を一つの部品で形成
せしめることにより低消費電力を実現する電子回路を提
供することにある。
【００１３】また、本発明の第五の発明は、クロック信
号によって内部状態を記憶する記憶回路と、この記憶回
路への前記クロック信号をゲートする第一ゲート回路
と、前記記憶回路の現在の状態出力と次に入力されるデ
ータ信号とが入力され、その入力信号が異なっている時
だけ前記クロック信号の出力を許可する信号を出力する
比較手段と、この比較手段の出力と前記データ信号が有
効であることを示す信号とが入力され、前記データ信号
が有効であることを示す信号が入力されている時だけ前
記クロック信号を許可する信号を前記第一ゲート回路に
出力する第二ゲート回路とを具備し、前記記憶回路、第
一ゲート回路、第二ゲート回路および比較手段を一つの
部品で形成せしめることにより低消費電力を実現する電
子回路を提供することにある。
号によって内部状態を記憶する記憶回路と、この記憶回
路への前記クロック信号をゲートする第一ゲート回路
と、前記記憶回路の現在の状態出力と次に入力されるデ
ータ信号とが入力され、その入力信号が異なっている時
だけ前記クロック信号の出力を許可する信号を出力する
比較手段と、この比較手段の出力と前記データ信号が有
効であることを示す信号とが入力され、前記データ信号
が有効であることを示す信号が入力されている時だけ前
記クロック信号を許可する信号を前記第一ゲート回路に
出力する第二ゲート回路とを具備し、前記記憶回路、第
一ゲート回路、第二ゲート回路および比較手段を一つの
部品で形成せしめることにより低消費電力を実現する電
子回路を提供することにある。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１は、本発明の低消費電力を実現
する電子回路の第一の実施形態を示す図である。クロッ
ク信号２１は論理和２２の一方に入力される。データ信
号２３は排他的論理和２４の一方の入力に入力され、こ
の排他的論理和２４の他方の入力にはトグルプフリップ
フロップ（Ｆ／Ｆ）２５の出力信号ＳＴＡＴＥが現在の
状態を示す信号として入力される。排他的論理和２４の
出力信号ＣＫＥＮ０はゼロでクロック許可信号となり、
論理和２２の他方に入力され、この論理和２２の出力信
号ＧＡＴＥＤ−ＣＫはＦ／Ｆ２５のクロック端子ＣＫに
入力される。Ｆ／Ｆ２５はＧＡＴＥＤ−ＣＫ信号の立ち
上がりで前の状態を反転するように動作する。
施形態を説明する。図１は、本発明の低消費電力を実現
する電子回路の第一の実施形態を示す図である。クロッ
ク信号２１は論理和２２の一方に入力される。データ信
号２３は排他的論理和２４の一方の入力に入力され、こ
の排他的論理和２４の他方の入力にはトグルプフリップ
フロップ（Ｆ／Ｆ）２５の出力信号ＳＴＡＴＥが現在の
状態を示す信号として入力される。排他的論理和２４の
出力信号ＣＫＥＮ０はゼロでクロック許可信号となり、
論理和２２の他方に入力され、この論理和２２の出力信
号ＧＡＴＥＤ−ＣＫはＦ／Ｆ２５のクロック端子ＣＫに
入力される。Ｆ／Ｆ２５はＧＡＴＥＤ−ＣＫ信号の立ち
上がりで前の状態を反転するように動作する。
【００１５】図２は、図１に示す電子回路の動作を示す
タイミング図である。０時刻でデータ信号２３が“０”
で、Ｆ／Ｆ２５の出力信号ＳＴＡＴＥ信号が“０”であ
れば、排他的論理和２４は同じ状態と判断し、その否定
出力信号ＣＫＥＮ０は“１”になる。そのため、時刻１
ではクロック信号を禁止し、論理和２２の出力信号ＧＡ
ＴＥＤ−ＣＫは“１”の状態を維持する。
タイミング図である。０時刻でデータ信号２３が“０”
で、Ｆ／Ｆ２５の出力信号ＳＴＡＴＥ信号が“０”であ
れば、排他的論理和２４は同じ状態と判断し、その否定
出力信号ＣＫＥＮ０は“１”になる。そのため、時刻１
ではクロック信号を禁止し、論理和２２の出力信号ＧＡ
ＴＥＤ−ＣＫは“１”の状態を維持する。
【００１６】時刻２で、データ信号が“１”になると、
排他的論理和２４は他方の入力であるＦ／Ｆ２５の出力
信号ＳＴＡＴＥ“０”と異なる状態を検出し、その出力
信号ＣＫＥＮ０が“０”になる。時刻２と時刻３の間で
論理和２２から“０”の出力信号ＧＡＴＥＤ−ＣＫが発
生する。その結果、Ｆ／Ｆ２５は時刻３のＧＡＴＥＤ−
ＣＫの立上がりの信号で状態が反転して、その出力信号
ＳＴＡＴＥは“１”になる。
排他的論理和２４は他方の入力であるＦ／Ｆ２５の出力
信号ＳＴＡＴＥ“０”と異なる状態を検出し、その出力
信号ＣＫＥＮ０が“０”になる。時刻２と時刻３の間で
論理和２２から“０”の出力信号ＧＡＴＥＤ−ＣＫが発
生する。その結果、Ｆ／Ｆ２５は時刻３のＧＡＴＥＤ−
ＣＫの立上がりの信号で状態が反転して、その出力信号
ＳＴＡＴＥは“１”になる。
【００１７】時刻４では、データ信号が“１”であり、
信号ＳＴＡＴＥが“１”であるため、排他的論理和２４
は同じ状態と判断して否定出力信号ＣＫＥＮ０は“１”
のままである。そのため、時刻４ではクロック信号の出
力を禁止し、論理和２２から出力信号ＧＡＴＥＤ−ＣＫ
は発生しないため、Ｆ／Ｆ２５の状態は反転せず、出力
信号ＳＴＡＴＥも変化しない。
信号ＳＴＡＴＥが“１”であるため、排他的論理和２４
は同じ状態と判断して否定出力信号ＣＫＥＮ０は“１”
のままである。そのため、時刻４ではクロック信号の出
力を禁止し、論理和２２から出力信号ＧＡＴＥＤ−ＣＫ
は発生しないため、Ｆ／Ｆ２５の状態は反転せず、出力
信号ＳＴＡＴＥも変化しない。
【００１８】時刻５では、データ信号が“０”になる
と、排他的論理和２４は他方の入力であるＦ／Ｆ２５の
出力信号ＳＴＡＴＥ“１”と異なる状態を検出し、その
出力信号ＣＫＥＮ０が“０”になる。時刻５と時刻６の
間で論理和２２から“０”の出力信号ＧＡＴＥＤ−ＣＫ
が発生する。その結果、Ｆ／Ｆ２５は時刻６のＧＡＴＥ
Ｄ−ＣＫの立上がりの信号で状態が反転して、その出力
信号ＳＴＡＴＥは“０”になる。排他的論理和２４は入
力信号が同じであることを検出して、その出力信号ＣＫ
ＥＮ０は“１”になる。
と、排他的論理和２４は他方の入力であるＦ／Ｆ２５の
出力信号ＳＴＡＴＥ“１”と異なる状態を検出し、その
出力信号ＣＫＥＮ０が“０”になる。時刻５と時刻６の
間で論理和２２から“０”の出力信号ＧＡＴＥＤ−ＣＫ
が発生する。その結果、Ｆ／Ｆ２５は時刻６のＧＡＴＥ
Ｄ−ＣＫの立上がりの信号で状態が反転して、その出力
信号ＳＴＡＴＥは“０”になる。排他的論理和２４は入
力信号が同じであることを検出して、その出力信号ＣＫ
ＥＮ０は“１”になる。
【００１９】従って、データ信号と現在の状態信号ＳＴ
ＡＴＥが異なる時だけ、即ち、記憶状態を変化させるこ
とが必要な時だけ、Ｆ／Ｆ２５のクロック端子ＣＫにク
ロック信号を供給する構造となっており、無駄な消費電
力を発生させない。また、Ｆ／Ｆ２５の内部にもクロッ
ク信号を供給することが無く、無駄な消費電力を発生さ
せない。
ＡＴＥが異なる時だけ、即ち、記憶状態を変化させるこ
とが必要な時だけ、Ｆ／Ｆ２５のクロック端子ＣＫにク
ロック信号を供給する構造となっており、無駄な消費電
力を発生させない。また、Ｆ／Ｆ２５の内部にもクロッ
ク信号を供給することが無く、無駄な消費電力を発生さ
せない。
【００２０】上記第一の実施形態では、記憶手段のトグ
ルフリッププロップＦ／Ｆ２５と、比較手段の排他的論
理和２４と、クロック信号のゲート手段の論理和２２の
３部品で構成されているが、それらの部品を接続する配
線次第では負荷容量が異なるため、実装が異なれば消費
電力が異なる場合が有る。これを解決する方法として、
上記の部品を一つの部品にすることによって配線実装の
違いによる消費電力を抑えることが出来る。
ルフリッププロップＦ／Ｆ２５と、比較手段の排他的論
理和２４と、クロック信号のゲート手段の論理和２２の
３部品で構成されているが、それらの部品を接続する配
線次第では負荷容量が異なるため、実装が異なれば消費
電力が異なる場合が有る。これを解決する方法として、
上記の部品を一つの部品にすることによって配線実装の
違いによる消費電力を抑えることが出来る。
【００２１】図３は、本発明の低消費電力を実現する電
子回路の第二の実施形態を示す図である。クロック信号
３１は論理和３２の一方に入力される。データ信号３３
は排他的論理和３４の一方の入力に入力され、この排他
的論理和３４の他方の入力にはトグルプフリップフロッ
プ（Ｆ／Ｆ）３５の出力信号ＳＴＡＴＥが現在の状態を
示す信号として入力される。排他的論理和３４の出力信
号ＥＮ０は論理和３６の一方に入力され、この論理和３
６の他方にはゼロで真となりデータ信号が有効であるこ
とを示す信号ＤＡＥＮ０が入力される。論理和３６の出
力信号ＣＫＥＮ０はゼロでクロック許可信号となり、論
理和３２の他方に入力され、この論理和３２の出力信号
ＧＡＴＥＤ−ＣＫはＦ／Ｆ３５のクロック端子ＣＫに入
力される。Ｆ／Ｆ３５はＧＡＴＥＤ−ＣＫ信号の立ち上
がりで前の状態を反転するように動作する。
子回路の第二の実施形態を示す図である。クロック信号
３１は論理和３２の一方に入力される。データ信号３３
は排他的論理和３４の一方の入力に入力され、この排他
的論理和３４の他方の入力にはトグルプフリップフロッ
プ（Ｆ／Ｆ）３５の出力信号ＳＴＡＴＥが現在の状態を
示す信号として入力される。排他的論理和３４の出力信
号ＥＮ０は論理和３６の一方に入力され、この論理和３
６の他方にはゼロで真となりデータ信号が有効であるこ
とを示す信号ＤＡＥＮ０が入力される。論理和３６の出
力信号ＣＫＥＮ０はゼロでクロック許可信号となり、論
理和３２の他方に入力され、この論理和３２の出力信号
ＧＡＴＥＤ−ＣＫはＦ／Ｆ３５のクロック端子ＣＫに入
力される。Ｆ／Ｆ３５はＧＡＴＥＤ−ＣＫ信号の立ち上
がりで前の状態を反転するように動作する。
【００２２】図４は、図３に示す電子回路の動作を示す
タイミング図である。０時刻でデータ信号３３が“０”
で、Ｆ／Ｆ３５の出力信号ＳＴＡＴＥ信号が“０”であ
れば、排他的論理和３４は入力信号が同じ状態と判断し
て、その否定出力信号ＥＮ０は“１”になる。この時、
信号ＤＡＥＮ０は“０”で、データ信号３３が有効であ
ることを示しているが、信号ＥＮ０が“１”である為、
論理和３６の出力信号ＣＫＥＮ０は“１”となる。その
ため、時刻１ではクロック信号３１の出力を禁止し、論
理和３２の出力信号ＧＡＴＥＤ−ＣＫは“１”の状態を
維持し、Ｆ／Ｆ３５の出力信号ＳＴＡＴＥは“０”を維
持する。
タイミング図である。０時刻でデータ信号３３が“０”
で、Ｆ／Ｆ３５の出力信号ＳＴＡＴＥ信号が“０”であ
れば、排他的論理和３４は入力信号が同じ状態と判断し
て、その否定出力信号ＥＮ０は“１”になる。この時、
信号ＤＡＥＮ０は“０”で、データ信号３３が有効であ
ることを示しているが、信号ＥＮ０が“１”である為、
論理和３６の出力信号ＣＫＥＮ０は“１”となる。その
ため、時刻１ではクロック信号３１の出力を禁止し、論
理和３２の出力信号ＧＡＴＥＤ−ＣＫは“１”の状態を
維持し、Ｆ／Ｆ３５の出力信号ＳＴＡＴＥは“０”を維
持する。
【００２３】時刻１では、データ信号３３が不定の状態
となり、そのため、排他的論理和３４の出力信号ＥＮ０
も不定になる。データ信号３３が不定の状態では信号Ｄ
ＡＥＮ０はデータ信号３３が無効であることを示す信号
“１”が出力されているので、論理和３６の出力信号Ｃ
ＫＥＮ０は引き続き“１”の信号を出力する。そのため
時刻２でもクロック信号３１は禁止され、論理和３２か
らＧＡＴＥＤ−ＣＫ信号は発生されない。
となり、そのため、排他的論理和３４の出力信号ＥＮ０
も不定になる。データ信号３３が不定の状態では信号Ｄ
ＡＥＮ０はデータ信号３３が無効であることを示す信号
“１”が出力されているので、論理和３６の出力信号Ｃ
ＫＥＮ０は引き続き“１”の信号を出力する。そのため
時刻２でもクロック信号３１は禁止され、論理和３２か
らＧＡＴＥＤ−ＣＫ信号は発生されない。
【００２４】時刻２では、データ信号３３が“１”にな
ると、排他的論理和３４は他方の入力であるＦ／Ｆ３５
の出力信号ＳＴＡＴＥ“０”と異なる入力信号であるこ
とを検出し、その出力信号ＥＮ０が“０”になる。ま
た、信号ＤＡＥＮ０はデータ信号３３が有効であること
を意味する“０”信号が出力されているので、論理和３
６の出力信号ＣＫＥＮ０は“０”になる。その結果、時
刻２と時刻３の間で論理和３２から“０”の出力信号Ｇ
ＡＴＥＤ−ＣＫが発生する。その結果、Ｆ／Ｆ３５は時
刻３のＧＡＴＥＤ−ＣＫの立上がり信号によって反転し
て、その出力信号ＳＴＡＴＥは“１”になる。
ると、排他的論理和３４は他方の入力であるＦ／Ｆ３５
の出力信号ＳＴＡＴＥ“０”と異なる入力信号であるこ
とを検出し、その出力信号ＥＮ０が“０”になる。ま
た、信号ＤＡＥＮ０はデータ信号３３が有効であること
を意味する“０”信号が出力されているので、論理和３
６の出力信号ＣＫＥＮ０は“０”になる。その結果、時
刻２と時刻３の間で論理和３２から“０”の出力信号Ｇ
ＡＴＥＤ−ＣＫが発生する。その結果、Ｆ／Ｆ３５は時
刻３のＧＡＴＥＤ−ＣＫの立上がり信号によって反転し
て、その出力信号ＳＴＡＴＥは“１”になる。
【００２５】時刻３では、データ信号が“１”であり、
信号ＳＴＡＴＥが“１”であるため、排他的論理和３４
は同じ状態と判断して否定出力信号ＥＮ０は再び“１”
になる。信号ＤＡＥＮ０は“０”でデータ信号３３が有
効であることを示しているが、上記ＥＮ０が“１”なの
で論理和３６の出力信号ＣＫＥＮ０は“１”である。そ
のため、クロック信号の出力を禁止し、論理和３２から
出力信号ＧＡＴＥＤ−ＣＫが出力されず、Ｆ／Ｆ３５の
状態は反転せず、出力信号ＳＴＡＴＥも変化しない。
信号ＳＴＡＴＥが“１”であるため、排他的論理和３４
は同じ状態と判断して否定出力信号ＥＮ０は再び“１”
になる。信号ＤＡＥＮ０は“０”でデータ信号３３が有
効であることを示しているが、上記ＥＮ０が“１”なの
で論理和３６の出力信号ＣＫＥＮ０は“１”である。そ
のため、クロック信号の出力を禁止し、論理和３２から
出力信号ＧＡＴＥＤ−ＣＫが出力されず、Ｆ／Ｆ３５の
状態は反転せず、出力信号ＳＴＡＴＥも変化しない。
【００２６】時刻４では、データ信号３３が不定の状態
となり、そのため、排他的論理和３４の出力信号ＥＮ０
も不定になる。データ信号３３が不定の状態では信号Ｄ
ＡＥＮ０はデータ信号３３が無効であることを示す信号
“１”が出力されているので、論理和３６の出力信号Ｃ
ＫＥＮ０は引き続き“１”の信号を出力する。そのため
時刻４でもクロック信号３１は禁止され、論理和３２か
らＧＡＴＥＤ−ＣＫ信号は発生されない。
となり、そのため、排他的論理和３４の出力信号ＥＮ０
も不定になる。データ信号３３が不定の状態では信号Ｄ
ＡＥＮ０はデータ信号３３が無効であることを示す信号
“１”が出力されているので、論理和３６の出力信号Ｃ
ＫＥＮ０は引き続き“１”の信号を出力する。そのため
時刻４でもクロック信号３１は禁止され、論理和３２か
らＧＡＴＥＤ−ＣＫ信号は発生されない。
【００２７】時刻５では、データ信号３３が“０”にな
ると、排他的論理和３４は他方の入力であるＦ／Ｆ３５
の出力信号ＳＴＡＴＥ“１”と異なる入力信号であるこ
とを検出し、その出力信号ＥＮ０が“０”になる。ま
た、信号ＤＡＥＮ０はデータ信号３３が有効であること
を意味する“０”信号が出力されているので、論理和３
６の出力信号ＣＫＥＮ０は“０”になる。その結果、時
刻５と時刻６の間で論理和３２から“０”の出力信号Ｇ
ＡＴＥＤ−ＣＫが発生する。その結果、Ｆ／Ｆ３５は時
刻６のＧＡＴＥＤ−ＣＫの立上がり信号によって反転し
て、その出力信号ＳＴＡＴＥは“０”になる。
ると、排他的論理和３４は他方の入力であるＦ／Ｆ３５
の出力信号ＳＴＡＴＥ“１”と異なる入力信号であるこ
とを検出し、その出力信号ＥＮ０が“０”になる。ま
た、信号ＤＡＥＮ０はデータ信号３３が有効であること
を意味する“０”信号が出力されているので、論理和３
６の出力信号ＣＫＥＮ０は“０”になる。その結果、時
刻５と時刻６の間で論理和３２から“０”の出力信号Ｇ
ＡＴＥＤ−ＣＫが発生する。その結果、Ｆ／Ｆ３５は時
刻６のＧＡＴＥＤ−ＣＫの立上がり信号によって反転し
て、その出力信号ＳＴＡＴＥは“０”になる。
【００２８】従って、この実施形態でもデータ信号と現
在の状態信号ＳＴＡＴＥが異なる時だけ、即ち、記憶状
態を変化させることが必要な時だけ、Ｆ／Ｆ３５のクロ
ック端子ＣＫにクロック信号を供給する構造となってお
り、無駄な消費電力を発生させない。また、Ｆ／Ｆ３５
の内部にもクロック信号を供給することが無く、無駄な
消費電力を発生させない。
在の状態信号ＳＴＡＴＥが異なる時だけ、即ち、記憶状
態を変化させることが必要な時だけ、Ｆ／Ｆ３５のクロ
ック端子ＣＫにクロック信号を供給する構造となってお
り、無駄な消費電力を発生させない。また、Ｆ／Ｆ３５
の内部にもクロック信号を供給することが無く、無駄な
消費電力を発生させない。
【００２９】上記した第二の実施形態では、記憶手段の
トグルフリッププロップＦ／Ｆ３５と、比較手段の排他
的論理和３４と、クロック信号のゲート手段の論理和３
２と、クロック制御信号のゲート手段の論理和３６の４
部品で構成されているが、それらの部品を接続する配線
次第では負荷容量が異なるため、実装が異なれば消費電
力が異なる場合が有る。これを解決する方法として、上
記の部品を一つの部品にすることによって配線実装の違
いによる消費電力を抑えることが出来る。
トグルフリッププロップＦ／Ｆ３５と、比較手段の排他
的論理和３４と、クロック信号のゲート手段の論理和３
２と、クロック制御信号のゲート手段の論理和３６の４
部品で構成されているが、それらの部品を接続する配線
次第では負荷容量が異なるため、実装が異なれば消費電
力が異なる場合が有る。これを解決する方法として、上
記の部品を一つの部品にすることによって配線実装の違
いによる消費電力を抑えることが出来る。
【００３０】また、図１の電子回路と図３の電子回路を
それぞれ一つの回路部品として形成し、システムの入力
特性に応じて図１又は図３の回路部品を使用したり、両
方の回路部品を使用してシステムに実装することによ
り、消費電力の低減効果を更に向上させることが出来
る。
それぞれ一つの回路部品として形成し、システムの入力
特性に応じて図１又は図３の回路部品を使用したり、両
方の回路部品を使用してシステムに実装することによ
り、消費電力の低減効果を更に向上させることが出来
る。
【００３１】更にまた、図５に示すように図１の電子回
路をそれぞれ複数ビット接続したデジタル回路として使
用することもできる。また、複数ビット回路の下位ビッ
トは図１０に示した従来回路を使用し、上位ビットのみ
に図１に示した電子回路を適用することも出来る。
路をそれぞれ複数ビット接続したデジタル回路として使
用することもできる。また、複数ビット回路の下位ビッ
トは図１０に示した従来回路を使用し、上位ビットのみ
に図１に示した電子回路を適用することも出来る。
【００３２】図６は図３の電子回路をそれぞれ複数ビッ
ト接続したデジタル回路を示すものである。この複数ビ
ット回路でも同様に下位ビットは図１０に示した従来回
路を使用し、上位ビットのみに図３に示した電子回路を
適用することも出来る。
ト接続したデジタル回路を示すものである。この複数ビ
ット回路でも同様に下位ビットは図１０に示した従来回
路を使用し、上位ビットのみに図３に示した電子回路を
適用することも出来る。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
データ信号と現在の状態信号ＳＴＡＴＥが異なる時だ
け、即ち、記憶状態を変化させることが必要な時だけ、
記憶手段のクロック端子ＣＫにクロック信号を供給する
構造となっており、無駄な消費電力を発生させない。ま
た、記憶手段の内部にもクロック信号を供給することが
無く、無駄な消費電力を発生させない。
データ信号と現在の状態信号ＳＴＡＴＥが異なる時だ
け、即ち、記憶状態を変化させることが必要な時だけ、
記憶手段のクロック端子ＣＫにクロック信号を供給する
構造となっており、無駄な消費電力を発生させない。ま
た、記憶手段の内部にもクロック信号を供給することが
無く、無駄な消費電力を発生させない。
【図１】本発明の第１の実施形態を示す電子回路。
【図２】第１の実施形態の動作を示すタイミング図。
【図３】本発明の第２の実施形態を示す電子力回路。
【図４】第２の実施の形態の動作を示すタイミング図。
【図５】本発明の第１の実施形態を複数ビット接続した
実施形態を示す電子回路。
実施形態を示す電子回路。
【図６】本発明の第２の実施形態を複数ビット接続した
実施形態を示す電子回路。
実施形態を示す電子回路。
【図７】従来のクロック同期式デジタル回路の構成を示
す図。
す図。
【図８】従来のモードレジスタを使用した従来の回路
図。
図。
【図９】従来の記憶回路の構成を示す図。
【図１０】従来の記憶回路の構成を示す図。
２１、 ３１…クロック信号 ２２、 ３２、３６…論理和 ２４、３４…排他的論理和 ２５、３５…トグルフリップフロップ
Claims (5)
- 【請求項１】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号をゲートするゲート
回路と、 前記記憶回路の現在の状態出力と次に入力されるデータ
信号とを比較する手段とを具備し、 前記比較手段はその入力信号が異なっている時だけ前記
クロック信号の出力を許可する信号を前記ゲート回路に
出力することにより、前記記憶回路の状態が変わる時だ
け前記クロック信号を前記記憶回路に供給することを特
徴とする電子回路。 - 【請求項２】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号をゲートする第一ゲ
ート回路と、 前記記憶回路の現在の状態出力と次に入力されるデータ
信号とが入力され、その信号が異なっている時だけ前記
クロック信号の出力を許可する信号を出力する比較手段
と、 この比較手段の出力と前記データ信号が有効であること
を示す信号とが入力され、前記データ信号が有効である
ことを示す信号が入力されている時だけ前記クロック信
号を許可する信号を前記第一ゲート回路に出力する第二
ゲート回路とを具備し、 前記記憶回路の状態が変わる時だけ前記クロック信号を
前記記憶回路に供給することを特徴とする電子回路。 - 【請求項３】 前記記憶回路が複数ビットで構成される
ことを特徴とする請求項１又は２記載の電子回路。 - 【請求項４】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号をゲートするゲート
回路と、 前記記憶回路の現在の状態出力と次に入力されるデータ
信号とが入力され、その信号が異なっている時だけ前記
クロック信号の出力を許可する信号を前記ゲート回路に
出力する比較手段とを具備し、 前記記憶手段、ゲート手段および比較手段を一つの部品
で形成せしめることを特徴とする電子回路。 - 【請求項５】 クロック信号によって内部状態を記憶す
る記憶回路と、 この記憶回路への前記クロック信号をゲートする第一ゲ
ート回路と、 前記記憶回路の現在の状態出力と次に入力されるデータ
信号とが入力され、その信号が異なっている時だけ前記
クロック信号の出力を許可する信号を出力する比較手段
と、 この比較手段の出力と前記データ信号が有効であること
を示す信号とが入力され、前記データ信号が有効である
ことを示す信号が入力されている時だけ前記クロック信
号を許可する信号を前記第一ゲート回路に出力する第二
ゲート回路とを具備し、 前記記憶回路、第一ゲート回路、第二ゲート回路および
比較手段を一つの部品で形成せしめることを特徴とする
電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101640A JPH11298300A (ja) | 1998-04-14 | 1998-04-14 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101640A JPH11298300A (ja) | 1998-04-14 | 1998-04-14 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298300A true JPH11298300A (ja) | 1999-10-29 |
Family
ID=14305989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101640A Pending JPH11298300A (ja) | 1998-04-14 | 1998-04-14 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11298300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030010246A (ko) * | 2001-07-26 | 2003-02-05 | 주식회사 하이닉스반도체 | 디-플립 플롭 회로 |
| JP2007006463A (ja) * | 2005-05-25 | 2007-01-11 | Toshiba Corp | 半導体集積回路装置 |
| JP2010055206A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | 回路設計装置及び回路設計方法 |
| JP2012070421A (ja) * | 2005-05-25 | 2012-04-05 | Toshiba Corp | 半導体集積回路装置 |
-
1998
- 1998-04-14 JP JP10101640A patent/JPH11298300A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030010246A (ko) * | 2001-07-26 | 2003-02-05 | 주식회사 하이닉스반도체 | 디-플립 플롭 회로 |
| JP2007006463A (ja) * | 2005-05-25 | 2007-01-11 | Toshiba Corp | 半導体集積回路装置 |
| JP2012070421A (ja) * | 2005-05-25 | 2012-04-05 | Toshiba Corp | 半導体集積回路装置 |
| JP2010055206A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | 回路設計装置及び回路設計方法 |
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