WO2019093312A1 - デジタル制御発振回路 - Google Patents

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WO2019093312A1
WO2019093312A1 PCT/JP2018/041149 JP2018041149W WO2019093312A1 WO 2019093312 A1 WO2019093312 A1 WO 2019093312A1 JP 2018041149 W JP2018041149 W JP 2018041149W WO 2019093312 A1 WO2019093312 A1 WO 2019093312A1
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WO
WIPO (PCT)
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value
timing
unit
period
output
Prior art date
Application number
PCT/JP2018/041149
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English (en)
French (fr)
Inventor
重徳 山内
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Definitions

  • the present disclosure relates to a technology for generating a clock of a desired cycle using a ring oscillator.
  • Patent Document 1 describes a technique for generating a pulse signal at a passage timing of a delay element corresponding to the number of passing stages corresponding to a desired passage of time, using a ring oscillator in which a plurality of delay elements are connected in a ring. ing. Specifically, the cycle of the reference clock whose frequency is stable is measured, and the number of stages (hereinafter, the number of passing stages) at which the pulse signal passes through the delay element in the ring oscillator is measured. Using the measured value, the time corresponding to the cycle in which the pulse signal is generated is expressed as a magnification with respect to the cycle of the reference clock.
  • One aspect of the present disclosure is to provide a technique for generating a stable clock with high accuracy regardless of the cycle length with a simple configuration.
  • a digitally controlled oscillation circuit includes a ring oscillator, a measurement unit, a generation unit, a calculation unit, and an update unit.
  • the ring oscillator has a structure in which a plurality of delay elements are connected in a ring.
  • the measuring unit represents the period of the reference clock by the number of passing stages for each period of the reference clock input from the outside, where the number of stages in which the circulating signal which is a pulse signal circulating the ring oscillator passes the delay element is the number of passing stages. Generate periodic measurement values.
  • the generation unit counts the number of passing stages, and generates an output pulse signal at the timing when the number of passing stages reaches a preset set count value.
  • the calculation unit obtains a cycle setting value which is a magnification factor expressed by a real number with respect to the cycle of the reference clock, and calculates a repetition number obtained by subtracting an offset value N which is an integer of 1 or more from the value of the integer part Do.
  • the calculation unit converts the value of the decimal part of the cycle setting value into the number of passing stages using the cycle measurement value N times the cycle measurement value each time the cycle measurement value is generated by the measurement unit. Calculate the added adjustment value.
  • the updating unit updates the set count value with the cycle measurement value or the adjustment value.
  • the updating unit is configured to generate the output pulse signal at the coarse adjustment timing, which is a timing generated by the cycle measurement value, at the precise adjustment timing, which is a timing generated by the adjustment value each time the output of the output pulse signal is repeated.
  • the set count value is updated so that the output of the output pulse signal is performed once.
  • a clock with stable accuracy can be generated with a simple configuration of setting as a count value. That is, only the ring oscillator is shared by the circuit that measures the cycle of the reference clock and the circuit that generates a pulse signal at a desired timing, so that both circuits can operate independently.
  • the circuit configuration can be simplified because the configuration for matching the operation is unnecessary.
  • FIG. 7 is a timing chart showing the operation of the digital control oscillation circuit. It is explanatory drawing which shows the switching of a normal value and a delay value, the period measurement value etc. which are used for calculation of adjustment value. It is a graph which shows the relationship between frequency control data and an oscillation frequency. It is a graph which shows the relationship between frequency control data and the largest fluctuation amount of an oscillation period.
  • the digital control oscillation circuit 1 shown in FIG. 1 includes a ring oscillator 2, a measurement unit 3, and a pulse generation unit 4.
  • the measuring unit 3 measures the cycle of the reference clock SCK using the ring oscillator 2 and outputs a cycle measurement value FD.
  • the pulse generation unit 4 uses the ring oscillator 2 to generate a clock signal PO having a period specified from the period measurement value FD and the period setting value RD. That is, the measurement unit 3 and the pulse generation unit 4 are ring oscillators. It is comprised so that 2 may be shared.
  • the cycle setting value RD is a value representing the magnification of the cycle of the reference clock SCK as a real number.
  • the plurality of delay elements are connected in series and connected in a ring by using the output of the final stage as the input of the first stage.
  • a 2-input NAND gate is used as the delay element in the first stage.
  • the delay elements other than the first stage each have two inverter gates connected in series. Among the input ends of the NAND gate, the input end not used for ring connection is connected to the input terminal for inputting the start signal SP from the outside.
  • the output of each delay element belonging to the ring oscillator 2 is denoted as P1-16.
  • the output of the first stage delay element is P1
  • the output of the last stage delay element is P16.
  • the output P1 of the delay element of the first stage always becomes high level regardless of the signal level of the output P16 of the delay element of the final stage.
  • P1-16 are all stopped at high level. Also, with the timing when the start signal SP changes from low level to high level as start timing, if the high level of the start signal SP is held following the start timing, the output P1 of the first stage inversion circuit changes from high level to low level Do. Following this, the outputs of the delay elements sequentially change to the low level. When the output P16 of the last stage delay element changes to low level, the output P1 of the first stage delay element changes from low level to high level.
  • the outputs of the delay elements sequentially change to the high level.
  • the output P16 of the last stage delay element changes to high level
  • the output P1 of the first stage delay element changes from high level to low level. Thereafter, by repeating the same operation, the inverted edge of the signal level continues to circulate.
  • the inverted edge has an edge that changes from the low level to the high level and an edge that changes from the high level to the low level, and switches each time it goes around. That is, from each output Pi, a period in which the inversion edge rotates twice, that is, the delay time of the delay element for 32 stages is output as a cycle, and pulse signals having mutually different phases are output.
  • i is an integer of 1 to 16;
  • the pulse signal circulating around the ring oscillator 2 is referred to as a circulation signal.
  • the measuring unit 3 measures the period of the reference clock SCK input from the outside to generate a period measurement value FD.
  • the reference clock SCK is a highly stable clock generated from the output of a crystal oscillator or the like.
  • the cycle of the reference clock SCK is set to several tens to several hundreds times (eg, about 100 ns) of the delay time of each delay element belonging to the ring oscillator 2.
  • the period measurement value FD represents the number of stages (hereinafter, the number of passing stages) in which the loop signal passes through the delay element. That is, the period measurement value FD is a value that represents the period of the reference clock SCK as a unit time of the delay time of the delay element.
  • the delay time of the delay element changes due to the surrounding environment, aging, and the like. That is, the measuring unit 3 measures the fluctuation of the delay time in the ring oscillator 2 by measuring the period of the reference clock SCK.
  • the measurement unit 3 includes a counter circuit 31, three latch circuits 32, 33 and 34, an encoder 35, a selector 36, and a delay circuit 37.
  • the measurement unit 3 is a technique described in detail in, for example, Japanese Patent Application Laid-Open No. 7-183800, and the outline thereof will be described.
  • the counter circuit 31 is an n-bit counter that operates using the output P16 of the delay element of the final stage belonging to the ring oscillator 2 as a count clock.
  • n is an integer of 2 or more.
  • the counter circuit 31 counts up at the timing when the output P16 changes from low level to high level. Therefore, the count value CNT of the counter circuit 31 is increased by one every time the circulating signal passes through the delay elements 32 stages. Further, when the count value CNT is counted up in a state where the count value CNT has reached the maximum value, the count value CNT returns to 0, and the count operation is continued thereafter.
  • the latch circuit 32 latches the output P1-16 of the ring oscillator 2 at the timing of the rising edge of the reference clock SCK.
  • the latch circuit 33 latches the count value CNT of the counter circuit 31 at the same timing as the rising edge of the reference clock SCK.
  • the latch circuit 34 latches the count value CNT of the counter circuit 31 at a timing obtained by delaying the timing of the rising edge of the reference clock SCK by the delay circuit 37. However, the delay circuit 37 delays the reference clock SCK by a half cycle thereof.
  • the encoder 35 specifies the position of the inversion edge of the loop signal circulating the ring oscillator 2 from the result latched by the latch circuit 32, and the position of the inversion edge and the direction of the inversion edge (that is, rising or falling).
  • the outputs P1-P16 are encoded into m-bit binary data ENC representing values between 0 and 2 m -1 according to
  • Selector 36 selects the count value latched by latch circuit 33 when the value of the most significant bit is 1 according to the value of the most significant bit of output ENC of encoder 35, and the latch circuit when the value of the most significant bit is 0 34 selects the latched count value.
  • SCNT the count value selected by the selector 36 is denoted as SCNT. Note that selectively using one of the count values latched at different timings in this way prevents the count value latched in a state of unstable value from being supplied to the subsequent processing. It is for.
  • the measurement unit 3 supplies the pulse generation unit 4 with a total of m + n bits of cycle measurement value FD with the output ENC of the encoder 35 as the lower bit and the output SCNT of the selector 36 as the upper bit at each rising edge timing of the reference clock SCK.
  • the period measurement value FD represents the number of passing stages of the circulation signal measured during one period of the reference clock SCK.
  • the pulse generation unit 4 includes a selection unit 5, a calculation unit 6, an update unit 7, a generation unit 8, and a mask unit 9, as shown in FIG.
  • the selection unit 5 includes a delay unit 51 and a selector 52.
  • the delay unit 51 delays the update timing of the cycle measurement value FD whose value is updated at the timing of the rising edge of the reference clock SCK by a half cycle of the reference clock SCK and outputs it.
  • the periodic measurement value FD is referred to as a normal value nFD
  • the delayed periodic measurement value FD output from the delay unit 51 is referred to as a delay value dFD.
  • the selector 52 selects one of the normal value nFD and the delay value dFD in accordance with the selection signal S2 output from the calculation unit 6, and outputs it as a period value sFD representing rough adjustment timing.
  • the calculation unit 6 includes a holding unit 61, an adjustment value calculation unit 62, a fraction integration unit 63, and a repetition number calculation unit 64.
  • the holding unit 61 is a storage circuit that reads and holds the cycle setting value RD input from the outside.
  • the holding unit 61 separates and holds the held cycle setting value RD into an integer part RU which is a high-order bit indicated by an integer value, and a decimal point part RL which is a low-order bit indicated by a value below the decimal point. .
  • the adjustment value calculation unit 62 calculates the adjustment value pD according to equation (1) based on the selection value sFD output from the selection unit 5, the value ⁇ of the decimal point part RL, and the offset value N set in advance.
  • the fraction integration unit 63 holds a value obtained by subtracting 1 from the integration value when the integration value is 1 or more, and retains the value as it is for the next integration, when the integration value is less than 1. That is, the integrated value to be held is a value of 0 or more and less than 1.
  • the integrated value represents the phase when one cycle of the reference clock SCK is 1.
  • the fraction integration unit 63 causes the selection unit 5 to select the delay value dFD when the retained integrated value is greater than or equal to 0 and less than 1/4 or less than or equal to 3/4 and the integrated value retained is In the case of 1 ⁇ 4 or more and less than 3 ⁇ 4, the selection unit 5 outputs a selection signal S2 for selecting the normal value nFD.
  • the normal value nFD is selected when the selection signal S2 is at the low level
  • the delay value dFD is selected when the selection signal S2 is at the high level.
  • the repetition number calculation unit 64 calculates the repetition number M according to equation (2) based on the value ⁇ of the integer part RU of the set measurement value RD, the offset value N, and the carry signal K. That is, the reason for reducing the offset value N in the equation (2) is to remove the part incorporated into the adjustment value pD.
  • the updating unit 7 includes a selector 71, a counter 72, and a counter control unit 73.
  • the counter 72 is a down counter that operates using the output pulse signal PA output from the generation unit 8 as a clock.
  • the counter 72 loads the repetition number M calculated by the calculation unit 6 as a count value in accordance with the load signal from the counter control unit 73.
  • the counter 72 outputs the selection signal S1 that becomes high level until the load signal is input thereafter.
  • the counter control unit 73 is a logic circuit that outputs a load signal at the timing when the output pulse signal PA is input when the selection signal S1 is at high level.
  • the selector 71 selects the cycle value sFD when the selection signal S1 is at low level, and selects the adjustment value pD when the selection signal S1 is at high level, and supplies it to the generation unit 8 as the set count value CD.
  • the generation unit 8 includes an adder 81, a latch circuit 82, a pulse selector 83, a down counter 84, a timing control unit 85, and a pulse generator 86.
  • the adder 81 adds the lower 5 bits (hereinafter, selection data) LD1-5 of the 6 bits of data LD latched by the latch circuit 82 and the lower 5 bits DL of the set count value CD to carry out a carry out.
  • Output addition data AD including 6 bits.
  • the latch circuit 82 latches the addition data AD at the timing of the output pulse signal PA output from the pulse generator 86.
  • the lower 5 bits are output as selection data LD1-5, and the most significant bit is output as switching data LD6 representing the presence or absence of the carry out generated at the time of the addition operation in the adder 81. .
  • the pulse selector 83 selects one of the outputs P1-16 of the ring oscillator 2 in accordance with the selection data LD1-5 supplied from the latch circuit 82, and outputs it as the sampling clock CK. Since the selection data LD1-5 has a value of 0 to 31, it not only selects the output P1-16, but also identifies and selects the timing of the rising edge or the timing of the falling edge.
  • the down counter 84 executes the down-counting operation at the timing of the rising edge of the output P8 of the ring oscillator 2 and outputs a count-out signal CO which becomes an active level when it is counted out. The active level of the countout signal CO is maintained until the count value is preset.
  • the timing control unit 85 When the switching data LD6 is 0, the timing control unit 85 outputs the countout signal CO as the permission signal EN as it is, and when the switching data LD6 is 1, the timing control unit 85 outputs 1 of the output Pi of the ring oscillator 2 The signal delayed for the period is output as the enable signal EN.
  • the pulse generator 86 outputs an output pulse signal PA, which is a pulse signal having a preset constant pulse width, at the timing of the rising edge of the sampling clock CK from the pulse selector 83 when the enable signal EN is at the active level. .
  • the generation unit 8 generates the output pulse signal PA having a period of time required to pass the delay element for the number of passing stages represented by the set count value CD, and the cycle signal around the ring oscillator 2 is generated.
  • the mask unit 9 includes a gate unit 91 and a gate control unit 92.
  • the gate control unit 92 generates an output permission signal OE in accordance with the clock signal PO output from the gate unit 91 and the selection signal S1.
  • delay time d1 of reference clock SCK from falling timing of selection signal S1
  • delay time d2 from output timing (that is, rising timing) of clock signal PO.
  • An output enable signal OE which goes low at timing is generated.
  • the delay times d1 and d2 are both set to a length less than one cycle of the reference clock SCK.
  • the delay times d1 and d2 may be set to, for example, a half cycle or more of the reference clock SCK.
  • Gate unit 91 passes output pulse signal PA while output permission signal OE is at high level. Specifically, the generation unit 8 outputs a pulse signal generated at the coarse adjustment timing according to the cycle value sFD and a pulse signal generated at the fine adjustment timing according to the adjustment value pD. Among these pulse signals, the mask unit 9 extracts only the pulse signal output at precise adjustment timing and outputs it as a clock signal PO.
  • the digital control oscillation circuit 1 When the start signal SP is input in a state in which the reference clock SCK and the cycle setting value RD are input, the digital control oscillation circuit 1 outputs the clock signal PO having a cycle obtained by multiplying the cycle of the reference clock SCK by the cycle setting value RD. .
  • the measurement unit 3 generates, for each cycle of the reference clock SCK, a cycle measurement value FD in which the cycle of the reference clock SCK is expressed by the number of passing stages of the loop signal.
  • the selection unit 5 selects any one of the normal value nFD and the delay value dFD of the cycle measurement value FD as the cycle value sFD in consideration of the generation timing of the output pulse signal PA.
  • the calculation unit 6 calculates the adjustment value pD and the repetition number M based on the cycle setting value RD and the cycle value sFD.
  • the updating unit 7 selects any one of the cycle value sFD and the adjustment value pD as the set count value CD at a rate specified from the number of repetitions M.
  • the generation unit 8 reads the set count value CD at the timing of outputting the output pulse signal PA (hereinafter referred to as read timing) and repeats the operation of generating the output pulse signal PA when a time corresponding to the read set count value CD has elapsed. . Then, when the set count value CD is the cycle value sFD, when the read timing generated based on the cycle value sFD is the coarse adjustment timing and the set count value CD is the adjustment value pD, the adjustment value pD. The read timing generated based on is the fine adjustment timing.
  • the mask unit 9 extracts and outputs an output pulse signal PA generated at precise adjustment timing as a clock signal PO.
  • the selection signal S2 and the adjustment value pD are sequentially updated at the timing of the selection signal S1.
  • the selection signal S2 is set in accordance with the integrated value of ⁇ , which is an estimated value of the generation timing of the output pulse signal PA.
  • the timing shown when the integrated value of ⁇ is 0 and the timing showing the boundary of the cycle of the reference clock SCK are adjusted to coincide with each other.
  • the number of repetitions M and the adjustment value pD are parameters for representing the cycle of the clock signal PO specified from the set cycle value RD.
  • the repetition number M reflects the length of a portion represented by an integral multiple of the reference clock SCK
  • the adjustment value pD reflects the length of a portion that can not be represented by an integer multiple of the reference clock SCK.
  • the generation unit 8 reads the set count value CD at each read timing. Therefore, when the set count value CD is the cycle value sFD, when the timing at which the cycle value sFD changes and the generation timing of the output pulse signal PA become too close, the cycle value sFD is before the value becomes stable. And may be read by the generation unit 8 and cause a malfunction. In order to suppress such a situation, the selector 52 always separates the timing at which the value of the cycle value sFD changes according to the selection signal S2 and the generation timing of the output pulse signal PA at least 1/4 cycle of the reference clock SCK. Thus, one of the normal value nFD and the delay value dFD is selected.
  • the delay value dFD is selected as the period value sFD because the generation timing of the output pulse signal PA is within the range of 0 to 1 ⁇ 4 of the reference clock SCK at the read timing before time t6. .
  • the normal value nFD is selected as the period value sFD.
  • the selector 71 selects the periodic value sFD while the count value of the counter 72 is nonzero according to the selection signal S1, and selects the adjustment value pD while the count value is zero.
  • the cycle value sFD is selected as the set count value CD. Ru. Also, at the read timing between times t4 and t5, the count value of the counter 72 changes to zero, and in response to this, the selection signal S1 changes to the high level. Subsequently, at the read timing between times t5 and t6, since the selection signal S1 is at the high level, the adjustment value pD is selected as the set count value CD, and the repetition number M is loaded to the counter 72 to select The signal S1 changes to low level. Therefore, at the read timing after time t6, the cycle value sFD is again selected as the set count value CD.
  • the gate unit 91 outputs, as the clock signal PO, an output pulse signal PA generated while the output permission signal OE is at high level, according to the output permission signal OE.
  • the output permission signal OE starts from the read timing at which the adjustment value pD is read into the generation unit 8 as the set count value CD (that is, the read timing between times t5 and t6). It changes to high level at the timing before one cycle elapses, and changes to low level at the timing before the next read timing of clock signal PO (output pulse signal PA generated at precise adjustment timing based on adjustment value pD) . As a result, only the output pulse signal PA generated at the fine adjustment timing is extracted as the clock signal PO.
  • the calculation unit 6 updates the integrated value of ⁇ at the timing when the selection signal S1 changes to the low level (that is, time t5), and the updated integrated value, that is, the estimated value of the read timing after the fine adjustment timing
  • the signal level of the selection signal S2 is set according to.
  • FIG. 6 shows how the read timing changes at the fine adjustment timing.
  • the symbols shown below the output pulse signal PA indicate which one of the normal values A to D and the delay values dX and dA to dD is selected. Further, in one cycle of the reference clock, a period of 0 to 1/4 is referred to as a pre-delay period, 1/4 to 3/4 as a normal period, and a period of 3/4 to less than 1 as a post-delay period.
  • FIG. 6 shows only the case where the read timing moves between the above three periods.
  • a periodic measurement value FD (that is, B for patterns 3 and 4 and C for pattern 6) is generated.
  • the generation unit 8 which forms the existing DCO together with the ring oscillator 2
  • the set count value CD read by the generation unit 8 is generated by the period measurement value FD generated by the measurement unit 3. Control based on the cycle setting value RD input from the outside. Therefore, according to the digital control oscillation circuit 1, it is possible to generate a stable clock with high accuracy by a simple configuration.
  • the period value sFD for generating the coarse adjustment timing the period measurement value FD generated immediately before by the measuring unit 3 is used as it is, and the fine adjustment timing is performed only once for M times.
  • a value calculated from the period measurement value FD generated immediately before by the measuring unit 3 is used as the adjustment value pD for generating.
  • the coarse adjustment timing uses the measurement result of one cycle of the reference clock SCK as it is, even if the deviation is accumulated, it naturally occurs every time the deviation exceeds the time of one stage of the delay element. It is corrected. Therefore, according to the present embodiment, accumulation of errors can be suppressed regardless of the size of the number M of coarse adjustment timings. That is, regardless of the length of the cycle, the error of the cycle of the clock signal PO is about 1 stage of the error of the delay element generated at the coarse adjustment timing and about one stage of the delay element generated at the fine adjustment timing. The error and the error can be summed up, and the clock signal PO excellent in period accuracy can be generated.
  • FIG. 7 to 9 show the results of measurement of the period of the clock signal PO generated by the digital control oscillation circuit 1.
  • the frequency control data mentioned below corresponds to a value obtained by multiplying the cycle measurement value FD by the cycle setting value RD, and the cycle (the oscillation cycle) of the clock signal PO becomes longer as the value becomes larger.
  • the cycle of the clock signal PO was measured 2000 times at each measurement point of the frequency control data.
  • FIG. 7 is a graph showing the relationship between frequency control data and an oscillation period.
  • FIG. 8 is a graph showing the relationship between the frequency control data and the difference between the maximum value and the minimum value of the oscillation period (ie, the magnitude of the absolute variation).
  • FIG. 9 is a graph showing the relationship between frequency control data and the dispersion ⁇ of the oscillation period.
  • the digital control oscillation circuit 1 As shown in FIG. 7, in the digital control oscillation circuit 1, a characteristic is obtained in which the oscillation cycle changes linearly with respect to the frequency control data. Further, as shown in FIG. 8 and FIG. 9, in the prior art, as the frequency control data becomes larger and hence as the oscillation period becomes larger, the magnitude of the variation and the dispersion ⁇ tend to increase. Specifically, in the cycle 840.5 ⁇ s, the magnitude of the variation reaches 160 ns and the dispersion ⁇ reaches about 25 ns. On the other hand, in the digital control oscillation circuit 1, the magnitude of the variation is about 3.35 ns and the dispersion ⁇ is about 540 ps, regardless of the magnitude of the frequency control data. That is, the stability of the oscillation cycle can be greatly improved, and the improvement effect is larger as the oscillation cycle is longer.
  • the generation timing of the output pulse signal PA is estimated from the integrated value of the value ⁇ of the decimal point part RL of the cycle setting value RD, and either the normal value nFD or the delay value dFD
  • the cycle value sFD By selecting as the cycle value sFD, the timing at which the cycle value sFD changes and the reading timing are sufficiently separated. Therefore, according to the present embodiment, it is possible to suppress the occurrence of malfunction due to the value of the cycle value sFD being read by the generation unit 8 in an unstable state.
  • the pulse generator 4 generates one output pulse signal PA at precise adjustment timing.
  • the second embodiment is different from the first embodiment in that a plurality of output pulse signals PA are generated at precise adjustment timing.
  • the pulse generation unit 4a includes a selection unit 5, a calculation unit 6a, an update unit 7a, a generation unit 8, and a mask unit 9.
  • the calculation unit 6a includes a holding unit 61, an adjustment value calculation unit 62a, a fraction integration unit 63, and a repetition number calculation unit 64. That is, the adjustment value calculator 62a is different from the calculator 6.
  • the adjustment value calculation unit 62a calculates and outputs the adjustment value pD
  • the continuous width value wD is output when the clock signal PO is input
  • the surplus width value is output when the Q-th clock signal PO is input.
  • the continuous width value wD is set to satisfy the equation (3)
  • the surplus width value yD is calculated according to the equation (4).
  • Equation (3) is a condition for terminating the output of the Q clock signals PO while the output permission signal OE is at the high level.
  • (4) is a condition for making the period until the next rough adjustment timing of the fine adjustment timing a length according to sFD.
  • the updating unit 7a includes a selector 71, a counter 72, a counter control unit 73, a signal control unit 74, and a filter 75. That is, the signal control unit 74 and the filter 75 are added to the updating unit 7.
  • the signal control unit 74 generates a selection signal S11 in accordance with the selection signal S1 and the output permission signal OE.
  • the selector 71 switches the operation according to the selection signal S11 instead of the selection signal S1.
  • the selection signal S11 is a signal which becomes high level only from the rising timing of the selection signal S1 to the falling timing of the output permission signal OE. That is, the period in which the high level ends is extended compared to the selection signal S1.
  • the filter 75 converts the output pulse signals PA so that they are recognized as one pulse if they are continuous with a period less than the interval threshold set to a value larger than the period represented by the continuous width value wD. . That is, the filter 75 causes the counter 72 to treat the Q output pulse signals output at the fine adjustment timing as one output pulse signal.
  • the selection signal S11 changes to high level at the rising timing of the selection signal S1, and changes to low level at the falling timing of the output permission signal OE. Since the counter 71 operates according to the selection signal S11, the period during which the output of the adjustment value calculation unit 62a is selected is extended in the selector 71 as compared with the case of the first embodiment.
  • the adjustment value pD is selected at the read timing between times t5 and t6.
  • the continuous width value wD is selected at Q-1 read timings including the fine adjustment timing.
  • the surplus width value yD is selected.
  • Q output pulse signals PA are continuously output at intervals according to the continuous width value wD, and all the Q output pulse signals PA are output as the clock signal PO. .
  • Q continuous output pulse signals PA can be generated at precise adjustment timing, and this can be output as the clock signal PO. Therefore, for example, by changing the number Q of pulse signals to be generated, the same effect as changing the pulse width of the clock signal PO can be obtained, and the application of the device can be expanded.
  • the plurality of functions of one component in the above embodiment may be realized by a plurality of components, or one function of one component may be realized by a plurality of components . Also, a plurality of functions possessed by a plurality of components may be realized by one component, or one function realized by a plurality of components may be realized by one component. In addition, part of the configuration of the above embodiment may be omitted. In addition, at least a part of the configuration of the above-described embodiment may be added to or replaced with the configuration of the other above-described embodiment.
  • the present disclosure can be realized in various forms such as a system including the digitally controlled oscillation circuit 1 as a component other than the digitally controlled oscillation circuit 1 described above.

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Abstract

計測部（３）は、基準クロックの周期毎に、基準クロックの周期を、リングオシレータ（２）の遅延素子を周回信号が通過する段数である通過段数で表現した周期計測値を生成する。生成部（８）は、通過段数をカウントし、設定カウント値に達したタイミングで出力パルス信号を生成する。算出部（６）は、周期設定値の整数部の値に基づいて繰返数を算出し、周期設定値の小数点部の値と周期計測値とに基づいて調整値を算出する。更新部（７）は、周期計測値によって生成される粗調整タイミングでの出力パルス信号の出力が繰返数回繰り返される毎に、調整値によって生成されるタイミングである精密調整タイミングでの出力パルス信号の出力が１回行われるように設定カウント値を更新する。

Description

デジタル制御発振回路 関連出願の相互参照
　本国際出願は、２０１７年１１月１０日に日本国特許庁に出願された日本国特許出願第２０１７－２１７２３３号に基づく優先権を主張するものであり、日本国特許出願第２０１７－２１７２３３号の全内容を本国際出願に参照により援用する。
　本開示は、リングオシレータを用いて所望周期のクロックを生成する技術に関する。
　下記特許文献１には、複数の遅延素子をリング状に接続したリングオシレータを利用し、所望の時間経過に対応した通過段数に対応する遅延素子の通過タイミングでパルス信号を発生させる技術が記載されている。具体的には、周波数の安定した基準クロックの周期を、リングオシレータにおいてパルス信号が遅延素子を通過した段数（以下、通過段数）を計測する。その計測値を用いて、パルス信号を発生させる周期に対応する時間を、基準クロックの周期に対する倍率で表現する。
　そして、倍率の整数部の値に従って基準クロックをカウントすることで、基準クロックの周期を単位時間とする発生タイミングの粗調整を行う。更に、小数点部の値に従って、対応する遅延素子の出力を選択することで、遅延素子での遅延時間を単位時間とする発生タイミングの微調整を行う。これにより、高精度に制御された所望のタイミングでパルス信号を発生させる。
特開２０１７－２２４９０号公報
　しかしながら、発明者の詳細な検討の結果、上記従来技術では、基準クロックの周期を計測する回路と、所望のタイミングでパルス信号を発生させる回路とで、リングオシレータ及びカウンタを共用しているため、両回路の動作の整合をとるための構成が複雑であるという課題が見出された。
　本開示の１つの局面は、周期の長さによらず精度の安定したクロックを簡易な構成で生成する技術を提供することにある。
　本開示の一態様によるデジタル制御発振回路は、リングオシレータと、計測部と、生成部と、算出部と、更新部とを備える。
　リングオシレータは、複数の遅延素子をリング状に接続した構造を有する。計測部は、リングオシレータを周回するパルス信号である周回信号が遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期毎に、該基準クロックの周期を通過段数で表現した周期計測値を生成する。生成部は、通過段数をカウントし、該通過段数が予め設定された設定カウント値に達したタイミングで出力パルス信号を生成する。算出部は、基準クロックの周期に対する実数で表現された倍率である周期設定値を取得し、周期設定値の整数部の値から１以上の整数であるオフセット値Ｎを減算した繰返数を算出する。また、算出部は、計測部にて周期計測値が生成される毎に、周期設定値の小数点部の値を、周期計測値を用いて通過段数に換算した値に周期計測値のＮ倍を加算した調整値を算出する。更新部は、周期計測値又は調整値によって設定カウント値を更新する。また、更新部は、周期計測値によって生成されるタイミングである粗調整タイミングでの出力パルス信号の出力が繰返数回繰り返される毎に、調整値によって生成されるタイミングである精密調整タイミングでの出力パルス信号の出力が１回行われるように設定カウント値を更新する。
　このような構成によれば、周期設定値に基づいて算出される繰返数および調整値を用い、繰返数から特定される頻度で周期計測値と調整値のいずれかを、生成部の設定カウント値として設定するという簡易な構成にて、精度の安定したクロックを発生させることができる。つまり、基準クロックの周期を計測する回路と、所望のタイミングでパルス信号を発生させる回路とでリングオシレータのみを共有する構成としたことで、両回路を独立に動作させることができ、両回路の動作を整合させるための構成が不要なため、回路構成を簡易化できる。
第１実施形態のデジタル制御発振回路の構成を示すブロック図である。 計測部の構成を示すブロック図である。 パルス発生部の構成を示すブロック図である。 生成部の構成を示すブロック図である。 デジタル制御発振回路の動作を示すタイミング図である。 通常値と遅延値との切り替え、調整値の算出に用いる周期計測値等を示す説明図である。 周波数制御データと発振周波数との関係を示すグラフである。 周波数制御データと発振周期の最大変動量との関係を示すグラフである。 周波数制御データと発振周期のばらつき度との関係を示すグラフである。 第２実施形態におけるパルス発生部の構成を示すブロック図である。 第２実施形態の回路の動作を示すタイミング図である。
　以下、図面を参照しながら、本開示の実施形態を説明する。
　［１．第１実施形態］
　［１－１．全体構成］
　図１に示すデジタル制御発振回路１は、リングオシレータ２と、計測部３と、パルス発生部４とを備える。
　計測部３は、リングオシレータ２を用いて基準クロックＳＣＫの周期を計測し、周期計測値ＦＤを出力する。パルス発生部４は、リングオシレータ２を用いて、周期計測値ＦＤ及び周期設定値ＲＤから特定される周期を有するクロック信号ＰＯを生成する、つまり計測部３とパルス発生部４とは、リングオシレータ２を共用するように構成されている。なお、周期設定値ＲＤは、基準クロックＳＣＫの周期に対する倍率を実数で表現した値である。
　［１－２．リングオシレータ］
　リングオシレータ２は、２ｍ－１個の遅延素子を有する。ｍは１以上の整数である。本実施形態ではｍ＝５、即ち１６個の遅延素子を有するものとして説明する。複数の遅延素子は、直列接続され、かつ、最終段の出力を初段の入力とすることでリング状に接続される。但し、初段の遅延素子は、２入力のナンドゲートが用いられる。初段以外の遅延素子は、いずれも、直列接続された２つのインバータゲートを有する。ナンドゲートの入力端のうち、リング状の接続に使用されない側の入力端は、外部から起動信号ＳＰを入力するための入力端子に接続される。以下では、リングオシレータ２に属する各遅延素子の出力をＰ１－１６と表記する。なお、初段の遅延素子の出力がＰ１、最終段の遅延素子の出力がＰ１６である。
　このように構成されたリングオシレータ２では、起動信号ＳＰがロウレベルの時には、初段の遅延素子の出力Ｐ１は、最終段の遅延素子の出力Ｐ１６の信号レベルに関わらず常にハイレベルとなるため、出力Ｐ１－１６はいずれもハイレベルで停止した状態となる。また、起動信号ＳＰがロウレベルからハイレベルに変化するタイミングを起動タイミングとして、起動タイミングに続けて起動信号ＳＰのハイレベルが保持されると、初段の反転回路の出力Ｐ１がハイレベルからロウレベルに変化する。これに従い、各遅延素子の出力が順次ロウレベルに変化する。最終段の遅延素子の出力Ｐ１６がロウレベルに変化すると、初段の遅延素子の出力Ｐ１がロウレベルからハイレベルに変化する。これに従い、各遅延素子の出力が順次ハイレベルに変化する。最終段の遅延素子の出力Ｐ１６がハイレベルに変化すると初段の遅延素子の出力Ｐ１がハイレベルからロウレベルに変化する。以下、同様の動作を繰り返すことによって、信号レベルの反転エッジが周回し続けることになる。
　なお、反転エッジは、ロウレベルからハイレベルに変化するエッジと、ハイレベルからロウレベルに変化するエッジとがあり、周回する毎に切り替わる。つまり、各出力Ｐｉからは、反転エッジが２周する期間、即ち３２段分の遅延素子の遅延時間を周期とし、遅延素子での遅延量ずつ互いの位相が異なるパルス信号が出力される。iは１～１６の整数である。以下では、リングオシレータ２を周回するパルス信号を周回信号という。
　［１－３．計測部］
　計測部３は、外部から入力される基準クロックＳＣＫの周期を計測して周期計測値ＦＤを生成する。基準クロックＳＣＫは、水晶発振器の出力等から生成される安定性の高いクロックである。基準クロックＳＣＫの周期は、リングオシレータ２に属する各遅延素子の遅延時間の数十～数百倍程度（例えば１００ｎｓ程度）に設定される。周期計測値ＦＤは、周回信号が遅延素子を通過した段数（以下、通過段数）を表す。つまり、周期計測値ＦＤは、基準クロックＳＣＫの周期を、遅延素子の遅延時間を単位時間として表現した値となる。但し、遅延素子の遅延時間は、周囲の環境や経年変化などによって変化する。つまり、計測部３は、基準クロックＳＣＫの周期を計測することによって、リングオシレータ２における遅延時間の揺らぎを計測する。
　計測部３は、図２に示すように、カウンタ回路３１と、３つのラッチ回路３２，３３，３４と、エンコーダ３５と、セレクタ３６と、遅延回路３７とを備える。なお、計測部３は、例えば、特開平７－１８３８００号公報等に詳述された技術であるが、その概要について説明する。
　カウンタ回路３１は、リングオシレータ２に属する最終段の遅延素子の出力Ｐ１６をカウントクロックとして動作するｎビットのカウンタである。ｎは２以上の整数である。カウンタ回路３１は、出力Ｐ１６がロウレベルからハイレベルに変化するタイミングでカウントアップする。従って、カウンタ回路３１のカウント値ＣＮＴは、周回信号が遅延素子を３２段通過する毎に１増加する。また、カウント値ＣＮＴが最大値に達した状態でカウントアップされるとカウント値ＣＮＴは０に戻り、その後もカウント動作を継続する。
　ラッチ回路３２は、基準クロックＳＣＫの立ち上がりエッジのタイミングで、リングオシレータ２の出力Ｐ１－１６をラッチする。ラッチ回路３３は、同じく基準クロックＳＣＫの立ち上がりエッジのタイミングで、カウンタ回路３１のカウント値ＣＮＴをラッチする。ラッチ回路３４は、基準クロックＳＣＫの立ち上がりエッジのタイミングを、遅延回路３７によって遅延させたタイミングで、カウンタ回路３１のカウント値ＣＮＴをラッチする。但し、遅延回路３７は、基準クロックＳＣＫを、その半周期分だけ遅延させる。
　エンコーダ３５は、ラッチ回路３２がラッチした結果から、リングオシレータ２を周回する周回信号の反転エッジの位置を特定し、その反転エッジの位置と、反転エッジの向き（即ち、立ち上がり又は立ち下がり）とに従って、出力Ｐ１－Ｐ１６を、０～２ｍ－１の値を表すｍビットの２進数データＥＮＣに符号化する。
　セレクタ３６は、エンコーダ３５の出力ＥＮＣの最上位ビットの値に従い、最上位ビットの値が１の時にラッチ回路３３にラッチされたカウント値を選択し、最上位ビットの値が０の時にラッチ回路３４にラッチされたカウント値を選択する。以下では、セレクタ３６が選択したカウント値をＳＣＮＴと表記する。なお、このように異なるタイミングでラッチされたいずれかのカウント値を選択的に使用するのは、値が不安定な状態でラッチされたカウント値が、後段の処理に供給されることを防止するためである。
　計測部３は、エンコーダ３５の出力ＥＮＣを下位ビット、セレクタ３６の出力ＳＣＮＴを上位ビットとする合計ｍ＋ｎビットの周期計測値ＦＤを、基準クロックＳＣＫの立ち上がりエッジのタイミング毎にパルス発生部４に供給する。つまり、周期計測値ＦＤは、基準クロックＳＣＫの１周期の間に計測される周回信号の通過段数を表す。
　［１－４．パルス発生部］
　パルス発生部４は、図３に示すように、選択部５と、算出部６と、更新部７と、生成部８と、マスク部９とを備える。
　［１－４－１．選択部］
　選択部５は、遅延部５１と、セレクタ５２とを備える。
　遅延部５１は、基準クロックＳＣＫの立ち上がりエッジのタイミングで値が更新される周期計測値ＦＤを、その更新タイミングを基準クロックＳＣＫの半周期分だけ遅延させて出力する。以下、周期計測値ＦＤを通常値ｎＦＤ、遅延部５１が出力する遅延させた周期計測値ＦＤを遅延値ｄＦＤという。
　セレクタ５２は、算出部６が出力する選択信号Ｓ２に従って、通常値ｎＦＤ及び遅延値ｄＦＤのいずれかを選択し、粗調整タイミングを表す周期値ｓＦＤとして出力する。
　［１－４－２．算出部］
　算出部６は、保持部６１と、調整値算出部６２と、端数積算部６３と、繰返数算出部６４とを備える。
　保持部６１は、外部から入力される周期設定値ＲＤを読み込んで保持する記憶回路である。保持部６１は、保持した周期設定値ＲＤを、整数値が示された上位ビットである整数部ＲＵと、小数点以下の値が示された下位ビットである小数点部ＲＬとに分離して出力する。
　調整値算出部６２は、選択部５が出力する選択値ｓＦＤ、小数点部ＲＬの値であるα、予め設定されたオフセット値Ｎに基づき、（１）式に従って調整値ｐＤを算出する。Ｎは０以上の整数である。ここではＮ＝１の場合について説明するが、これに限定されるものではなく、Ｎ＝０又はＮ≧２であってもよい。
　　ｐＤ＝（Ｎ＋α）×ｓＦＤ　　　（１）
　端数積算部６３は、選択信号Ｓ１が入力される毎に、小数点部ＲＬの値αを積算し、その積算値に応じて桁上がり信号Ｋ及び選択信号Ｓ２を出力する。具体的には、端数積算部６３は、まず、積算値が１未満であればＫ＝０を出力し、積算値が１以上であればＫ＝１を出力する。
　次に、端数積算部６３は、積算値が１以上の場合は積算値から１を減じた値を、積算値が１未満ではそのままの値を、次回の積算に使用する積算値として保持する。つまり、保持される積算値は、０以上１未満の値である。この積算値は、基準クロックＳＣＫの１周期を１としたときの位相を表す。
　更に、端数積算部６３は、保持された積算値が０以上１／４未満、又は３／４以上１未満である場合は、選択部５に遅延値ｄＦＤを選択させ、保持された積算値が１／４以上３／４未満である場合は、選択部５に通常値ｎＦＤを選択させる選択信号Ｓ２を出力する。ここでは、選択信号Ｓ２がロウレベルの時に通常値ｎＦＤが選択され、ハイレベルの時に遅延値ｄＦＤが選択される。
　繰返数算出部６４は、設定測定値ＲＤの整数部ＲＵの値β、オフセット値Ｎ、桁上がり信号Ｋに基づき、（２）式に従って繰返数Ｍを算出する。つまり、（２）式において、オフセット値Ｎを減じるのは、調整値ｐＤに組み込まれる分を除くためである。
　　Ｍ＝β－Ｎ＋Ｋ　　　　（２）
　［１－４－３．更新部］
　更新部７は、セレクタ７１と、カウンタ７２と、カウンタ制御部７３とを備える。
　カウンタ７２は、生成部８から出力される出力パルス信号ＰＡをクロックとして動作するダウンカウンタである。カウンタ７２は、カウンタ制御部７３からのロード信号に従って、算出部６にて算出された繰返数Ｍをカウント値としてロードする。カウンタ７２は、ダウンカウント動作によってカウント値が０になると、その後、ロード信号が入力されるまでの間、ハイレベルとなる選択信号Ｓ１を出力する。
　カウンタ制御部７３は、選択信号Ｓ１がハイレベルの時に出力パルス信号ＰＡが入力されたタイミングでロード信号を出力する論理回路である。
　セレクタ７１は、選択信号Ｓ１がロウレベルの時は、周期値ｓＦＤを選択し、選択信号Ｓ１がハイレベルの時は、調整値ｐＤを選択し、設定カウント値ＣＤとして生成部８に供給する。
　［１－４－４．生成部］
　生成部８は、図４に示すように、加算器８１と、ラッチ回路８２と、パルスセレクタ８３と、ダウンカウンタ８４と、タイミング制御部８５と、パルス発生器８６とを備える。
　加算器８１は、ラッチ回路８２にラッチされた６ビットのデータＬＤのうち、下位５ビット（以下、選択データ）ＬＤ１－５と、設定カウント値ＣＤの下位５ビットＤＬとを加算し、キャリーアウトも含めた６ビットの加算データＡＤを出力する。
　ラッチ回路８２は、加算データＡＤを、パルス発生器８６が出力する出力パルス信号ＰＡのタイミングでラッチする。ラッチ回路８２がラッチしたデータＬＤのうち、下位５ビットは選択データＬＤ１－５として出力し、最上位ビットは加算器８１での加算演算時に生じたキャリーアウトの有無を表す切替データＬＤ６として出力する。
　パルスセレクタ８３は、ラッチ回路８２から供給される選択データＬＤ１－５に従ってリングオシレータ２の出力Ｐ１－１６のうちいずれか一つを選択し、サンプリングクロックＣＫとして出力する。選択データＬＤ１－５は０～３１の値をとるため、単に出力Ｐ１－１６を選択するだけでなく、立ち上がりエッジのタイミングであるか立下りエッジのタイミングであるかも識別して選択する。
　ダウンカウンタ８４は、出力パルス信号ＰＡのタイミングで設定カウント値ＣＤの下位５ビットＤＬ以外の上位ビットＤＵがカウント値としてプリセットされる。ダウンカウンタ８４は、リングオシレータ２の出力Ｐ８の立ち上がりエッジのタイミングでダウンカウント動作を実行し、カウントアウトするとアクティブレベルとなるカウントアウト信号ＣＯを出力する。カウントアウト信号ＣＯのアクティブレベルは、カウント値がプリセットされるまで維持される。
　タイミング制御部８５は、切替データＬＤ６が０である場合、カウントアウト信号ＣＯをそのまま許可信号ＥＮとして出力し、切替データＬＤ６が１である場合、カウントアウト信号ＣＯをリングオシレータ２の出力Ｐｉの１周期分遅延させたものを、許可信号ＥＮとして出力する。
　パルス発生器８６は、許可信号ＥＮがアクティブレベルの時にパルスセレクタ８３からのサンプリングクロックＣＫの立ち上がりエッジのタイミングで、予め設定された一定のパルス幅を有するパルス信号である出力パルス信号ＰＡを出力する。
　つまり、生成部８は、リングオシレータ２を周回する周回信号が設定カウント値ＣＤで表される通過段数だけ、遅延素子を通過するのに要する時間を周期とする出力パルス信号ＰＡを生成する。
　［１－４－５．マスク部］
　図３に戻り、マスク部９は、ゲート部９１と、ゲート制御部９２とを備える。
　ゲート制御部９２は、ゲート部９１が出力するクロック信号ＰＯと、選択信号Ｓ１とに従って、出力許可信号ＯＥを生成する。
　具体的には、選択信号Ｓ１の立下りタイミングから基準クロックＳＣＫの遅延時間ｄ１だけ遅延させたタイミングでハイレベルとなり、クロック信号ＰＯの出力タイミング（即ち、立ち上がりタイミング）から遅延時間ｄ２だけ遅延させたタイミングでロウレベルとなる出力許可信号ＯＥを生成する。なお、遅延時間ｄ１，ｄ２は、いずれも基準クロックＳＣＫの１周期未満の長さに設定される。遅延時間ｄ１，ｄ２は、例えば、基準クロックＳＣＫの半周期以上の長さに設定されていてもよい。
　ゲート部９１は、出力許可信号ＯＥがハイレベルの間、出力パルス信号ＰＡを通過させる。具体的には、生成部８からは、周期値ｓＦＤに従った粗調整タイミングで発生するパルス信号と、調整値ｐＤに従った精密調整タイミングで発生するパルス信号とが出力される。これらのパルス信号のうち、マスク部９は、精密調整タイミングで出力されるパルス信号のみを抽出しクロック信号ＰＯとして出力する。
　［１－５．動作］
　デジタル制御発振回路１は、基準クロックＳＣＫおよび周期設定値ＲＤが入力された状態で、起動信号ＳＰを入力すると、基準クロックＳＣＫの周期を周期設定値ＲＤ倍した周期を有するクロック信号ＰＯを出力する。
　このとき計測部３は、基準クロックＳＣＫの周期毎に、基準クロックＳＣＫの周期を周回信号の通過段数で表現した周期計測値ＦＤを生成する。
　また、パルス発生部４では、選択部５が、出力パルス信号ＰＡの発生タイミングを考慮して、周期計測値ＦＤの通常値ｎＦＤ及び遅延値ｄＦＤのうちいずれかを周期値ｓＦＤとして選択する。算出部６は、周期設定値ＲＤ及び周期値ｓＦＤに基づいて調整値ｐＤ及び繰返数Ｍを算出する。更新部７は、周期値ｓＦＤ及び調整値ｐＤのうちいずれかを繰返数Ｍから特定される割合で設定カウント値ＣＤとして選択する。生成部８は、出力パルス信号ＰＡを出力するタイミング（以下、読込タイミング）で設定カウント値ＣＤを読み込み、読み込んだ設定カウント値ＣＤに応じた時間が経過すると出力パルス信号ＰＡを発生させる動作を繰り返す。そして、設定カウント値ＣＤが周期値ｓＦＤである場合に、この周期値ｓＦＤに基づいて発生する読込タイミングが粗調整タイミングであり、設定カウント値ＣＤが調整値ｐＤである場合に、この調整値ｐＤに基づいて発生する読込タイミングが精密調整タイミングである。マスク部９は、精密調整タイミングで発生する出力パルス信号ＰＡをクロック信号ＰＯとして抽出して出力する。
　なお、算出部６において、選択信号Ｓ２及び調整値ｐＤは、選択信号Ｓ１のタイミングで逐次更新される。選択信号Ｓ２は、出力パルス信号ＰＡの発生タイミングの推定値であるαの積算値に従って設定される。但し、デジタル制御発振回路１の起動時には、αの積算値が０のときに示すタイミングと、基準クロックＳＣＫの周期の境界を表すタイミングとが一致するように調整される。繰返数Ｍ及び調整値ｐＤは、設定周期値ＲＤから特定されるクロック信号ＰＯの周期を表すためのパラメータである。繰返数Ｍには、基準クロックＳＣＫの整数倍で表現される部分の長さが反映され、調整値ｐＤには、基準クロックＳＣＫの整数倍では表現できない部分の長さが反映される。
　ここで、図５のタイミング図を用いて、動作の一例について説明する。
　上述したとおり、生成部８は、読込タイミング毎に設定カウント値ＣＤを読み込む。このため、設定カウント値ＣＤが周期値ｓＦＤである場合、周期値ｓＦＤの値が切り替わるタイミングと、出力パルス信号ＰＡの発生タイミングとが接近し過ぎると、周期値ｓＦＤは、その値が安定する前に生成部８に読み込まれ、誤作動の原因となるおそれがある。このような事態を抑制するために、セレクタ５２は、選択信号Ｓ２に従って、周期値ｓＦＤの値が切り替わるタイミングと、出力パルス信号ＰＡの発生タイミングとが、常に基準クロックＳＣＫの１／４周期以上離れるように、通常値ｎＦＤ及び遅延値ｄＦＤのいずれかを選択する。
　つまり、図５では、時刻ｔ６以前の読込タイミングでは、出力パルス信号ＰＡの発生タイミングが基準クロックＳＣＫの０～１／４周期の範囲内にあるため、遅延値ｄＦＤが周期値ｓＦＤとして選択される。時刻ｔ６以降の読込タイミングでは、出力パルス信号ＰＡの発生タイミングが基準クロックＳＣＫの１／４～３／４周期の範囲内にあるため、通常値ｎＦＤが周期値ｓＦＤとして選択される。
　セレクタ７１は、選択信号Ｓ１に従って、カウンタ７２のカウント値が非零である間は、周期値ｓＦＤを選択し、カウント値が零である間は、調整値ｐＤを選択する。
　つまり、図５に示すように、時刻ｔ４～ｔ５の間にある読込タイミング以前は、カウント値が非零であり、選択信号Ｓ１がロウレベルであるため、周期値ｓＦＤが設定カウント値ＣＤとして選択される。また、時刻ｔ４～ｔ５の間にある読込タイミングで、カウンタ７２のカウント値が零に変化し、これに伴って、選択信号Ｓ１がハイレベルに変化する。
続く、時刻ｔ５～ｔ６の間にある読込タイミングでは、選択信号Ｓ１がハイレベルであるため、調整値ｐＤが設定カウント値ＣＤとして選択されると共に、カウンタ７２に繰返数Ｍがロードされ、選択信号Ｓ１がロウレベルに変化する。このため、時刻ｔ６以降の読込タイミングでは、再び、周期値ｓＦＤが設定カウント値ＣＤとして選択される。
　ゲート部９１は、出力許可信号ＯＥに従って、出力許可信号ＯＥがハイレベルである間に発生する出力パルス信号ＰＡを、クロック信号ＰＯとして出力する。
　つまり、図５に示すように、出力許可信号ＯＥは、調整値ｐＤが設定カウント値ＣＤとして生成部８に読み込まれる読込タイミング（即ち、時刻ｔ５～ｔ６の間の読込タイミング）から基準クロックＳＣＫの１周期が経過する前のタイミングでハイレベルに変化し、クロック信号ＰＯ（調整値ｐＤに基づく精密調整タイミングで発生する出力パルス信号ＰＡ）の次の読込タイミングに達する前のタイミングでロウレベルに変化する。これにより、精密調整タイミングで発生する出力パルス信号ＰＡのみが、クロック信号ＰＯとして抽出される。
　算出部６は、選択信号Ｓ１がロウベルに変化するタイミング（即ち、時刻ｔ５）にて、αの積算値を更新し、その更新された積算値、即ち、精密調整タイミング以降の読込タイミングの推定値に従って選択信号Ｓ２の信号レベルを設定する。
　図６は、精密調整タイミングで、読込タイミングが変化する様子を示す。出力パルス信号ＰＡの下に示した記号は、通常値Ａ～Ｄ、遅延値ｄＸ，ｄＡ～ｄＤのいずれを選択したかを示す。また、基準クロックの１周期のうち、０～１／４の期間を前遅延期間、１／４～３／４を通常期間、３／４～１未満の期間を後遅延期間という。図６では、読込タイミングが、上記三つの期間の間で移動がある場合についてのみ示した。
　パターン１，２，５に示す場合、即ち、読込タイミングが、通常期間から前遅延期間又は後遅延期間に移動する場合、及び後遅延期間から前遅延期間に移動する場合には、基準クロックＳＣＫの各周期の周期計測値ＦＤ（即ち、Ａ，Ｂ，Ｃ，Ｄ）が、抜けなく順番に使用される。
　上記以外のパターン３，４，６に示す場合、即ち、読込タイミングが、前遅延期間から通常期間又は後遅延期間に移動する場合、及び後遅延期間から通常期間に移動する場合には、使用されない周期計測値ＦＤ（即ち、パターン３，４ではＢ、パターン６ではＣ）が発生する。
　［１－６．効果］
　以上詳述した第１実施形態によれば、以下の効果を奏する。
　（１ａ）本実施形態では、リングオシレータ２と共に既存のＤＣＯを形成する生成部８を利用し、生成部８に読み込ませる設定カウント値ＣＤを、計測部３にて生成される周期計測値ＦＤ及び外部から入力される周期設定値ＲＤに基づいて制御する。従って、デジタル制御発振回路１によれば、簡易な構成にて、精度の安定したクロックを発生させることができる。
　つまり、本実施形態では、計測部３とパルス発生部４とでリングオシレータ２のみを共有する。このため、リングオシレータ２だけでなく、リングオシレータ２での周回信号の周回数をカウントするカウンタも共有する従来技術と比較して、計測部３及びパルス発生部４の動作を整合させるための構成が不要となり、より簡易な構成で、従来技術と同様の機能が得られる。
　（１ｂ）本実施形態では、粗調整タイミングを生成する周期値ｓＦＤとして、計測部３にて直前に生成された周期計測値ＦＤをそのまま使用し、Ｍ回に対して１回だけ、精密調整タイミングを生成する調整値ｐＤとして、計測部３にて直前に生成された周期計測値ＦＤから算出した値を用いる。
　このように、粗調整タイミングでは、基準クロックＳＣＫの一周期毎の計測結果をそのまま用いるため、ずれが蓄積されたとしても、そのずれが遅延素子の１段分の時間を超える毎に、自然に補正される。従って、本実施形態によれば、粗調整タイミングの繰返数Ｍの大きさによらず、誤差の蓄積を抑制できる。つまり、クロック信号ＰＯにおける周期の誤差は、その周期の長さに関わらず、粗調整タイミングで発生する遅延素子の１段分程度の誤差と、精密調整タイミングで生じる遅延素子の１段分程度の誤差とを合計した程度となり、周期の精度に優れたクロック信号ＰＯを発生させることができる。
　図７～図９に、デジタル制御発振回路１が生成するクロック信号ＰＯの周期を測定した結果を示す。以下でいう周波数制御データは、周期計測値ＦＤに周期設定値ＲＤを乗じた値に相当し、値が大きくなるほど、クロック信号ＰＯの周期（以下、発振周期）が長くなる。また、周波数制御データの測定ポイント毎に、クロック信号ＰＯの周期を２０００回ずつ測定した。
　図７は、周波数制御データと、発振周期との関係を示すグラフである。図８は、周波数制御データと、発振周期の最大値と最小値との差（即ち、絶対的なばらつきの大きさ）との関係を示すグラフである。図９は、周波数制御データと、発振周期の分散σとの関係を示したグラフである。
　図７に示すように、デジタル制御発振回路１では、周波数制御データに対して発振周期がリニアに変化する特性が得られる。また、図８及び図９に示すように、従来技術では、周波数制御データが大きくなるほど、ひいては発振周期が大きくなるほど、ばらつきの大きさや分散σが増加する傾向にある。具体的には、周期８４０．５μｓでは、ばらつきの大きさが１６０ｎｓ、分散σが２５ｎｓ程度に達している。これに対して、デジタル制御発振回路１では、周波数制御データの大きさに関わらず、ばらつきの大きさが３．３５ｎｓ程度、分散σが５４０ｐｓ程度となる。つまり、発振周期の安定性を格段に向上させることができ、その改善効果は、発振周期が長くなるほど大きい。
　（１ｃ）本実施形態では、周期設定値ＲＤの小数点部ＲＬの値αの積算値から出力パルス信号ＰＡの発生タイミングを推定し、その推定結果に従って、通常値ｎＦＤと遅延値ｄＦＤとのいずれかを周期値ｓＦＤとして選択することで、周期値ｓＦＤが変化するタイミングと読込タイミングとが十分に離れるようにしている。このため、本実施形態によれば、周期値ｓＦＤの値が不安定な状態で生成部８に読み込まれることによる誤作動の発生を抑制できる。
　（１ｄ）本実施形態では、基準クロックＳＣＫの１周期に満たない端数に基準クロックＳＣＫの１周期分のオフセット値を加えた結果を調整値ｐＤとして用いる。従って、本実施形態では、精密調整タイミングと粗調整タイミングとを基準クロックＳＣＫの１周期以上離すことができ、両タイミングで発生する出力パルス信号ＰＡを個別に分離できる。
　［２．第２実施形態］
　［２－１．第１実施形態との相違点］
　第２実施形態は、基本的な構成は第１実施形態と同様であるため、相違点について以下に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
　前述した第１実施形態では、パルス発生部４は、精密調整タイミングで一つの出力パルス信号ＰＡを発生させる。これに対し、第２実施形態では、精密調整タイミングで複数の出力パルス信号ＰＡを発生させる点で、第１実施形態と相違する。
　図１０に示すように、パルス発生部４ａは、選択部５と、算出部６ａと、更新部７ａと、生成部８と、マスク部９とを備える。
　算出部６ａは、保持部６１と、調整値算出部６２ａと、端数積算部６３と、繰返数算出部６４とを備える。つまり、算出部６とは、調整値算出部６２ａが異なる。
　調整値算出部６２ａは、調整値ｐＤを算出して出力後、クロック信号ＰＯが入力されると、連続幅値ｗＤを出力し、Ｑ個目のクロック信号ＰＯが入力されると、余剰幅値ｙＤを出力する。但し、連続幅値ｗＤは（３）式を満たすように設定され、余剰幅値ｙＤは、（４）式に従って算出される。（３）式は、出力許可信号ＯＥがハイレベルである間にＱ個のクロック信号ＰＯの出力を終了させるための条件である。（４）は、精密調整タイミングの次の粗調整タイミングまでの期間が、ｓＦＤに応じた長さにするための条件である。
　　（Ｑ－１）×ｗＤ＜ｄ２　　　　　　（３）
　　ｙＤ＝ｓＦＤ－（Ｑ－１）×ｗＤ　　（４）
　更新部７ａは、セレクタ７１と、カウンタ７２と、カウンタ制御部７３と、信号制御部７４と、フィルタ７５とを備える。つまり、更新部７に対して信号制御部７４及びフィルタ７５が追加される。
　信号制御部７４は、選択信号Ｓ１と出力許可信号ＯＥとに従って、選択信号Ｓ１１を生成する。セレクタ７１は、選択信号Ｓ１の代わりに選択信号Ｓ１１に従って動作を切り替える。選択信号Ｓ１１は、選択信号Ｓ１の立ち上がりタイミングから出力許可信号ＯＥの立下りタイミングまでの間だけハイレベルとなる信号である。つまり、選択信号Ｓ１と比較して、ハイレベルが終了する期間が延長される。
　フィルタ７５は、出力パルス信号ＰＡが、連続幅値ｗＤが表す期間より大きな値に設定された間隔閾値に満たない周期で連続している場合、これらを一つのパルスとして認識されるように変換する。つまり、フィルタ７５は、精密調整タイミングで出力されるＱ個の出力パルス信号が、カウンタ７２では一つの出力パルス信号として扱われるようにする。
　［２－２．動作］
　図１１に示すように、選択信号Ｓ１１は、選択信号Ｓ１の立ち上がりタイミングでハイレベルに変化し、出力許可信号ＯＥの立下りタイミングでロウレベルに変化する。この選択信号Ｓ１１に従って、カウンタ７１が動作するため、第１実施形態の場合と比較して、セレクタ７１にて、調整値算出部６２ａの出力が選択される期間が延長される。
　この延長された期間では、まず、時刻ｔ５～ｔ６の間にある読込タイミングで調整値ｐＤが選択される。その後、精密調整タイミングを含むＱ－１個の読込タイミングでは連続幅値ｗＤが選択される。更に次の読込タイミングでは余剰幅値ｙＤが選択される。
　これにより、精密調整タイミングでは、連続幅値ｗＤに応じた間隔でＱ個の出力パルス信号ＰＡが連続して出力され、そのＱ個の出力パルス信号ＰＡのすべてが、クロック信号ＰＯとして出力される。
　［２－３．効果］
　以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）～（１ｄ）を奏し、さらに、以下の効果を奏する。
　（２ａ）本実施形態では、精密調整タイミングで連続するＱ個の出力パルス信号ＰＡを発生させ、これをクロック信号ＰＯとして出力することができる。このため、例えば、発生させるパルス信号の個数Ｑを変化させることで、クロック信号ＰＯのパルス幅を変化させることと同等の効果が得られ、当該装置の用途を拡張できる。
　［３．他の実施形態］
　以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
　（３ａ）上記実施形態では、リングオシレータ２に属する遅延素子の数やオフセット値Ｎ等の具体的な値を例示しているが、本開示は、これらに限定されるものではない。
　（３ｂ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。
　（３ｃ）上述したデジタル制御発振回路１の他、当該デジタル制御発振回路１を構成要素とするシステムなど、種々の形態で本開示を実現することもできる。

Claims (5)

  1. 　複数の遅延素子をリング状に接続した構造を有するリングオシレータ（２）と、
    　前記リングオシレータを周回するパルス信号である周回信号が前記遅延素子を通過する段数を通過段数として、外部から入力される基準クロックの周期毎に、該基準クロックの周期を前記通過段数で表現した周期計測値を生成するように構成された計測部（３）と、
    　前記通過段数をカウントし、該通過段数が予め設定された設定カウント値に達したタイミングで出力パルス信号を生成するように構成された生成部（８）と、
    　前記基準クロックの周期に対する実数で表現された倍率である周期設定値を取得し、前記周期設定値の整数部の値から１以上の整数であるオフセット値Ｎを減算した繰返数を算出すると共に、前記計測部にて前記周期計測値が生成される毎に、前記周期設定値の少数点部の値を、前記周期計測値を用いて前記通過段数に換算した値に前記周期計測値のＮ倍を加算した調整値を算出するように構成された算出部（６）と、
    　前記周期計測値又は前記調整値によって前記設定カウント値を更新するように構成された更新部（７）と、
    　を備え、
    　前記更新部は、前記周期計測値によって生成されるタイミングである粗調整タイミングでの前記出力パルス信号の出力が前記繰返数回繰り返される毎に、前記調整値によって生成されるタイミングである精密調整タイミングでの前記出力パルス信号の出力が１回行われるように前記設定カウント値を更新するように構成された
    　デジタル制御発振回路。
  2. 　請求項１に記載のデジタル制御発振回路であって、
    　前記更新部は、前記精密調整タイミングでは前記基準クロックの周期より短く設定された期間の間に、前記生成部が複数の前記出力パルス信号を出力するように前記設定カウント値を更新するように構成された
    　デジタル制御発振回路。
  3. 　請求項１または請求項２に記載のデジタル制御発振回路であって、
    　前記周期計測値の更新タイミングを、前記基準クロックの半周期だけ遅延させた遅延値を生成する遅延部（５１）と、
    　前記少数点部の値を積算することで、前記基準クロックの周期内における前記出力パルス信号のタイミングを推定する推定部（６３）と、
    　前記推定部にて推定された推定タイミングと前記周期計測値又は前記遅延値の更新タイミングとのタイミング差が、前記基準クロックの１／４周期以上離れるように、前記周期計測値及び前記遅延値のいずれかを選択して、前記設定カウント値の更新に用いるように構成された選択部（５２）と、
    　を更に備える
    　デジタル制御発振回路。
  4. 　請求項３に記載のデジタル制御発振回路であって、
    　前記推定部は、前記少数点部の値の積算値が１を超えると前記積算値から１を減算するように構成され、
    　前記算出部は、前記積算値が１を超えた場合に前記繰返数に１を加算するように構成された、
    　デジタル制御発振回路。
  5. 　請求項１から請求項４までのいずれか１項に記載のデジタル制御発振回路であって、
    　前記出力パルス信号のうち、前記精密調整タイミングで出力される前記出力パルス信号を抽出して出力するように構成されたマスク部（９）
    　を更に備えるデジタル制御発振回路。
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