JP4856007B2 - 波形発生装置、設定周期補正方法及び半導体試験装置 - Google Patents
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Description
ところで、電子デバイスの試験を詳細に行なうためには、複数のコアを同時に動作させて試験を行う必要がある。そこで、これまでの半導体試験装置では、複数のコアのそれぞれの動作周波数に応じた複数のクロックを生成し、この生成した複数のクロックに基づいて、それぞれ同時に動作させて試験を行っていた。
この種のマルチタイムドメインの試験装置(波形発生装置)の構成を図9に示す。
なお、図9に示す波形発生装置は、マルチタイムドメインの試験を行なうために半導体試験装置に搭載される装置である。
ここで、パターン発生器110は、設定周期にもとづいて周期パターンを発生する。
タイミング発生器120は、パターン発生器110から入力した周期パターンを、基準クロックにもとづき高精度可変クロックとして出力する。
なお、これらパターン発生器やタイミング発生器に関しては、従来から種々の改良が提案されている(例えば、特許文献1参照。)。
ここで、スプリアスとは、信号(ここでは、高精度可変クロック)に発生する不必要な成分をいう。
このスプリアスが発生する原因について、図10〜図13を参照して説明する。
図10に示すように、タイミング発生器120は、基準クロック単位の遅延回路121−1〜121−nと、高精度可変遅延回路122とを有している。ここで、タイミング発生器120では、周期パターン信号を受け取るたびに、基準クロックに対する位相を積算し、それに対応する遅延回路121−1〜121−nにリアルタイムに切り換える構成となっている。
そして、図11に示すように、基準クロックの周期の整数倍に対する設定周期との差が十分小さいとき、その積算された位相がタイミング発生器の設定周期に関する分解能αに達するたびに遅延経路が変化し、位相誤差も変動する。また、その積算された位相が基準クロック周期に達すると、周期分が差し引かれ、1サイクル遅らせる。このように、設定周期に応じた位相変動が周期的に生じると、スプリアスが発生する。
ここで、変動周期T1について、図12を参照して説明する。
同図に示すように、例えば、基準クロック周期が4nsであって、RATE周期設定値が9ns(=4×2+20ns)の場合、パターン発生器110からは周期8nsの周期パターンが出力され、タイミング発生器120からは、周期パターンに対して1発目が0ns、2発目が1ns、3発目が2ns、4発目が3nsだけ遅延したクロックが出力される。そして、次の5発目は4nsの遅延となるがこれは基準クロック周期と同じであるため、その周期分を差し引き、1サイクル遅らせる。すなわち、T1≒36nsの周期でタイミング誤差が変動するため、基本周波数に対し1/T1の位置にスプリアスが生じることになる。
同図に示すように、例えば、基準クロック周期が4nsであって、RATE周期設定値が8.0000001192092ns(=4×2+2−23ns)の場合において、タイミング発生器の設定周期に関する分解能が2−7nsであるとすると、パターン発生器110からは周期8nsの周期パターンが出力され、タイミング発生器120からは、1発目から(216−1)発目までが遅延量0nsのクロックが出力される。そして、次の216発目が2−7nsの遅延となり、それら1発目から216発目までの周期T2≒0.524msごとに遅延経路が変化し、位相誤差も変動する。すなわち、T2の周期でタイミング誤差が変動するため、基本周波数に対し1/T2の位置にスプリアスが生じることになる。
そして、以上のようなスプリアスを、波形発生装置に備えられたPLLによって除去していた。
このため、設定周期が例えば9nsのように、基準クロックの整数倍に対する設定周期の位相が大きいときは、スプリアスはキャリアより遠い位置に発生するので、PLLによるスプリアスの除去は可能であった。ところが、8.0000001192092nsのように、基準クロックの整数倍に対する設定周期の位相が小さいときは、スプリアスがキャリアの近傍に発生するので、PLLによるスプリアスの除去が困難となっていた。
電子デバイスの各コアを個別に試験する従来の試験では、動作周波数は各コア毎に生成されていた。この場合、周期設定の分解能は低いので、スプリアスは、キャリアに対し数十kHz〜数百kHzといった遠い位置で発生していた。このため、PLLによりスプリアスを十分に除去することができた。
ところが、マルチタイムドメインのような高分解能周期設定を必要とする試験では、各コアに対し複数のクロックを同期させるため、周期設定の分解能が高くなる。そうすると、スプリアスは、図9に示すように、キャリアに対し数十Hz〜数kHzの近い位置に発生してしまい、PLLでは除去できなくなって、そのまま出力されていた。
このため、ループ帯域はスプリアスやスイッチング特性などの要求仕様に応じてトレードオフしなければならず、いくらでも小さくしてよい訳ではないということになる。
ここで、位相ロックループ回路が除去可能な位置でスプリアスが生じるようにするとは、クロック信号のキャリアに対し所定の周波数以上遠い位置でスプリアスが生じるようにすることをいう。
波形発生装置をこのような構成とすると、クロック信号の周期が最も遅いときであっても、位相ロックループ回路で除去可能な位置にスプリアスを生じさせることができる。
波形発生装置をこのような構成とすれば、位相変動の周期の逆数の値でスプリアスが生じるため、位相ロックループ回路で除去可能な位置にスプリアスを生じさせることができ、確実にそのスプリアスを除去できる。
波形発生装置をこのような構成とすると、積算位相が基準クロックの周期に達したときに位相誤差の変動が起こる場合に、この位相変動の周期性にもとづくスプリアスを確実に除去できる。
1/T1=1/(A×B/C1)>D
A:クロック信号の最も遅い周期
B:基準クロック周期
C1:位相
D:位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのC1の値にもとづいて、周期データを補正する構成とすることができる。
1/T2=1/(A×E/C2)>D
A:クロック信号の最も遅い周期
E:タイミング発生器の設定周期に関する分解能
C2:位相
D:位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのC2の値にもとづいて、周期データを補正する構成としてある。
半導体試験装置をこのような構成とすると、この半導体試験装置が高分解能周期設定を行う場合でも、波形発生装置においてクロック信号の低ジッタ化を実現できる。
したがって、高分解能周期設定を行う場合でも、高精度可変クロック信号の低ジッタ化を実現できる。
(I.周期データの補正及び設定)
まず、本実施形態の設定周期補正方法(周期データの補正及び設定を行う手順)について、図1を参照して説明する。
同図は、本実施形態の設定周期補正方法の手順を示すフローチャートである。
次いで、対象となるクロックのドメインのRATE設定値について、PLL50で除去できない位置にスプリアスが生じるか否かが判定される(ステップ12)。
判定の結果、その位置にスプリアスが生じるときは、補正演算を行って(ステップ13)、ドメイン間で同期が取れるように、各ドメインのRATE設定値が再調整される(ステップ14)。この再調整されたRATE設定値が、波形発生装置(半導体試験装置)1のパターン発生器10の周期設定器12(後述)に設定される(ステップ15)。
一方、その位置にスプリアスが生じないときは、補正演算は行われず、このRATE設定値が、周期設定器12に設定される(ステップ15)。
次に、設定周期の補正演算について説明する。
(II−1.スプリアスが生じる位置の算出)
まず、スプリアスが生じる位置の算出方法について説明する。
スプリアスが生じる位置(1/T1、1/T2)は、上述したように、図11中のT1、T2から求めることができる。
具体的には、次式により算出される。
1/T1=1/(a[ns]×b[ns]/c1[ns])
・・・(式1)
1/T2=1/(a[ns]×e[ns]/c2[ns])
・・・(式2)
bは、タイミング発生器40に入力される基準クロックの周期である。
c1は、基準クロック周期の整数倍に対する、周期データの周期の位相である。
T1は、クロック信号に生じるスプリアスの周期である。この周期は、すなわち位相変動の周期であって、基準クロック周期を位相で除算し、この除算により得られた商とクロック信号の周期とを乗算し、この乗算により得られた積が周期T1として算出される。
c2は、基準クロック周期の整数倍に対する、周期データの周期の位相である。
T2は、クロック信号に生じるスプリアスの周期である。この周期は、すなわち位相変動の周期であって、タイミング発生器の分解能を位相で除算し、この除算により得られた商とクロック信号の周期とを乗算し、この乗算により得られた積が周期T2として算出される。
そして、PLL50で除去可能な位置にスプリアスを生じさせるための設定周期を求めるために、次の各式中のDを満たすC1又はC2が算出される。
1/T1=1/(A[ns]×B[ns]/C1[ns])>D[Hz]
・・・(式3)
1/T2=1/(A[ns]×E[ns]/C2[ns])>D[Hz]
・・・(式4)
これら式3及び式4は、スプリアスの生じる位置がキャリアに最も近くなる条件(設定周期が最大のとき)において、その位置がPLL50で十分除去可能な位置であることを満たす式である。
Bは、タイミング発生器40に入力される基準クロックの周期である。
C1は、基準クロック周期の整数倍に対する、周期データの周期の位相である(C1=2−m)。ただし、式3では、Dを満たす値として算出され、このC1のmの値にもとづいて、周期データが補正される。
Dは、PLL50で除去可能とするスプリアスの位置の最小値である。
Eは、タイミング発生器40の設定周期に関する分解能である。
C2は、基準クロック周期の整数倍に対する、周期データの周期の位相である(C2=2−n)。ただし、式4では、Dを満たす値として算出され、このC2のnの値にもとづいて、周期データが補正される。
すなわち、Aが示す周期が早くなるほどスプリアスの位置はキャリアから遠くなるため、Aが高精度可変クロックの最も遅い周期である場合にスプリアスをキャリアから遠い位置に生じさせるようにすれば、高精度可変クロックがどのような周期であっても確実にPLL50でスプリアスを除去できる。
これにより、PLL50が除去可能とする周波数の範囲内にスプリアスを発生させることができ、そのスプリアスを確実に除去できる。
さらに、式3と式4の2つの演算を行うことにより、T1を原因として生じたスプリアスについても、また、T2を原因として生じたスプリアスについても、それらをキャリアより遠い位置に発生させてPLLにより除去することができる。
パターン発生器10の周期設定器12においては、その補正した周期データをバイナリ表記したときの各bitごとに「1」又は「0」が入力される。つまり、バイナリ表記でC1(=2−m)に相当するbitとC2(=2−n)に相当するbitを周期設定器12に立てればよいことになる。
次に、図1のフローチャートにおけるステップ13の補正演算、ステップ14のRATE設定値の調整の具体例について説明する。
前提として、ここでのRATE設定値のLSB(Less Significant Bit:2進数表現の最下位ビット)の重みを2−28ns、基準クロックの周期を4ns、タイミング発生器の設定周期に関する分解能を2−7ns、PLL50で十分除去可能なスプリアスの位置を40kHzとする。なお、スプリアスの位置が10Hz以下の場合は、低すぎるため対象外とする。
RATE=13.0000001192092[ns]
(設定値=0xd0000020)
このときの1/RATEは、次の値となる。
1/RATE≒76.923[MHz](図2(a)参照)
1/T1=1/(13ns×4ns/2−23ns)≒2.29Hz
1/T2=1/(13ns×2−7ns/2−23ns)≒1.17kHz
ここで、1/T1については、2.29Hz<40kHzであるためPLL50で除去できないものの、<10Hzであって低すぎるため対象外とする。
一方、1/T2については、1.17kHz<40kHzであるためPLL50で除去できず、問題となる周波数である。
RATE=13.0078736543655[ns]
(設定値=0xd0204020)
このときの1/RATEは、次の値となる。
1/RATE≒76.87651545[MHz]
RATE=13.0078741908073[ns]
(設定値=0xd02040b0)
このときの1/RATEは、次の値となる。
1/RATE≒76.87651228[MHz](図2(b)参照)
1/T1=1/(13ns×4ns/2−7ns)≒150kHz
1/T2=1/(13ns×2−7ns/2−14ns)≒601kHz
ここで、1/T1と1/T2は、いずれも>40kHzである。このため、発生したスプリアスは、PLL50で除去できる。
本実施形態においては、RATE設定値のLSBの重みが2−28nsであるため、図3に示すように、上位4ビット、下位25ビットの設定が可能である。
ここで、1/T1のmは、「−7」であり、1/T2のnは、「−14」であるため、周期設定器12においては、2−7nsと、2−14nsにbitを立てればよいことになる。
次に、以上のような本発明の設定周期補正方法を実施するための波形発生装置及び半導体試験装置の実施形態について、図4〜図7を参照して説明する。
図4は、本実施形態の半導体試験装置の構成を示すブロック図、図5は、パターン発生器の構成を示すブロック図、図6は、周期発生器の構成を示すブロック図、図7は、パターン発生器の各部の信号の状態を示す波形図である。
なお、波形発生装置は、マルチタイムドメインの試験を行なうために半導体試験装置に搭載される装置である。
ここで、パターン発生器10は、図5に示すように、周期発生器11を備えている。
周期発生器11は、図5及び図6に示すように、設定された周期データと対応して、端子13の基準クロックの周期Tのm倍(mは正整数)を周期とするパルスA1と、周期Tのp倍(pはmより小さい正整数)を周期とするパルスA2とを出力する。
例えば、図7に示すように、設定された周期Taが8.5Tの場合、パルスA1の周期mTは、8Tと9Tとを交互にとり、パルスA2の周期pTは、2Tとなる。
なお、周期発生器11より出力されるパルスA1と微小周期データRDとは一般的に次のように表される。
つまり、この波形発生装置10から発生されるタイミングパルスの第1番目から第i+1番目(iは1以上の整数)までの設定周期の総和を周期Tで割った値M1の整数部から、タイミングパルスの第1番目から第i番目までの設定周期の総和(i=1の時はゼロとする)をTで割った値M2の整数部を引いた値にTを掛け算した値がパルスA1の周期であり、M2の小数部が微小データRDである。
図6では、n1=5、n2=2の場合で各ビットの重みを図に示した。この例では、発生すべき周期からTを減算した値を周期設定器12に設定する。図7の例では発生すべき周期は8.5Tであり、これに対応して図6に示すように「0011110」が設定される。
なお、図6及び図7においては、n1=5、n2=2としてあるが、これらに限るものではなく、それぞれ任意好適な数とすることができる。
起動信号STARTが端子17に与えられると、RS−FF14はセットされてそのQ内力G1は、高レベルになり、出力GIによりゲート18、19が開かれる。また、起動信号STARTは、ORゲート20に与えられ、その出力S6によりゲート21が開かれ、ゲート21より端子13の基準クロックCKの一つがパルスA1として出力される。
この例ではダウンカウンタ22がクロックCKを7個計数して計数値D1が0になると、ゼロ検出回路29から出力S1が生じ、これがゲート27を通過し、信号S2としてさらにORゲート30を通じてゲート18へ与えられ、その出力S5がORゲート20に供給されるため、ゲート21からクロックCKの1個が8T離れてパルスA1として出力され、また微分回路23から出力が生じカウンタ24がクリアされ、かつダウンカウンタ22に設定周期データがプリセットされる。
ゲート18の出力S5の立ち下がりでD−FF15は、加算器26の出力を取り込み、D−FF15の出力は、d3=1、d4=0となり、その上位ビット出力d3は高レベルになり、このため、加算器26の出力は0、0となるとともに桁上げ出力C1が高いレベルになり、また加算器26の出力d2は低レベルになる。
また、D−FF15に対する取込みが行われ、その出力d3は低レベルになり、この結果、加算器26の出力d2は高レベルになり初期状態に戻る。したがって、同様のことが繰り返され、パルスA1の周期は8Tと9Tとを繰り返し、パルスA2の同期は2Tとなり、微小周期データRDはd3=0、d4=0(0T)とd3=1、d4=0(0.5T)とを8T、9Tの周期で繰り返す。
この構成は、図9に示す従来のタイミング発生器120と同様であるため、ここでの説明は省略する。なお、タイミング発生器40では、高精度可変クロックの出力タイミングの基準となる基準クロックが入力される。
位相検出器(Phase Detector)51は、基準周波数信号とN分周器からの出力信号との位相差を電圧(又は電流)のかたちで出力する。
ループフィルタ(Loop Filter)52は、PLL50の時定数を決定する。
電圧制御発振器(Voltage Controlled Oscillator)53は、電圧で出力周波数を制御する。
N分周器(Divider)54は、出力信号の周波数を分周して入力側へ送る。
ここで、ループフィルタ52は、ローパスフィルタであるため、速い周波数の位相変動(キャリアに対して遠いスプリアス)ほどフィルタで減衰され、出力が追従しにくくなる。このため、結果的に入力のスプリアスが除去される。
例えば、上述した実施形態では、スプリアスの除去について示したが、例えば、一定の周波数又は周期で発生するノイズの除去についても適用可能である。
10 パターン発生器
11 周期発生器
12 周期設定器
40 タイミング発生器
50 PLL(位相ロックループ回路)
Claims (6)
- 周期パターンを発生するパターン発生器と、前記周期パターンと基準クロックとにもとづきクロック信号を出力するタイミング発生器と、前記クロック信号からスプリアスを除去する位相ロックループ回路とを備えた波形発生装置であって、
前記パターン発生器は、前記クロック信号の発生周期を周期データとして設定する周期設定器を有し、
この周期設定器は、前記クロック信号の周期が最も遅いときに生じるスプリアスの位置が、前記位相ロックループ回路で除去可能な位置となるように補正された周期データを設定するとともに、前記タイミング発生器で起こる位相変動の周期の逆数が、前記位相ロックループ回路で除去可能とするスプリアスの位置の最小値よりも大きくなるように補正された周期データを設定することにより、前記位相ロックループ回路が除去可能な位置で前記スプリアスが生じるように補正された周期データを設定し、
前記タイミング発生器で入力されて前記クロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、
この基準クロック周期の整数倍に対する、前記周期データの周期の位相を算出し、
前記基準クロック周期を前記位相で除算し、この除算により得られた商と前記周期データの周期とを乗算し、この乗算により得られた積を、前記位相変動の周期とする
ことを特徴とする波形発生装置。 - 前記クロック信号に生じるスプリアスの位置(1/T1)が、
1/T1=1/(A×B/C1)>D
A:前記クロック信号の最も遅い周期
B:前記基準クロック周期
C1:前記位相
D:位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのC1の値にもとづいて、前記周期データを補正する
ことを特徴とする請求項1記載の波形発生装置。 - 前記タイミング発生器で入力されて前記クロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、
この基準クロック周期の整数倍に対する、前記周期データの周期の位相を算出し、
前記タイミング発生器の設定周期に関する分解能を前記位相で除算し、この除算により得られた商と前記周期データの周期とを乗算し、この乗算により得られた積を、前記位相変動の周期とする
ことを特徴とする請求項1又は2記載の波形発生装置。 - 前記クロック信号に生じるスプリアスの位置(1/T2)が、
1/T2=1/(A×E/C2)>D
A:前記クロック信号の最も遅い周期
E:前記タイミング発生器の設定周期に関する分解能
C2:前記位相
D:位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのC2の値にもとづいて、前記周期データを補正する
ことを特徴とする請求項3記載の波形発生装置。 - 波形発生装置のパターン発生器で設定される周期データを補正する設定周期補正方法であって、
前記波形発生装置のタイミング発生器から出力されたクロック信号に生じるスプリアスを、前記クロック信号の周期が最も遅いときに生じるスプリアスの位置が前記位相ロックループ回路で除去可能な位置となるように補正された周期データを設定するとともに、前記タイミング発生器で起こる位相変動の周期の逆数が前記位相ロックループ回路で除去可能とするスプリアスの位置の最小値よりも大きくなるように補正された周期データを設定することにより、前記波形発生装置の位相ロックループ回路で除去可能な位置に生じるように、前記周期データを補正し、この補正した周期データを前記パターン発生器に設定し、
前記タイミング発生器で入力されて前記クロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、
この基準クロック周期の整数倍に対する、前記周期データの周期の位相を算出し、
前記基準クロック周期を前記位相で除算し、この除算により得られた商と前記周期データの周期とを乗算し、この乗算により得られた積を、前記位相変動の周期とする
ことを特徴とする設定周期補正方法。 - 所定の周期でクロック信号を出力する波形発生装置を備えた半導体試験装置であって、
前記波形発生装置が、請求項1〜4のいずれかに記載の波形発生装置からなる
ことを特徴とする半導体試験装置。
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