JP2001305196A - 制御回路 - Google Patents
制御回路Info
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- JP2001305196A JP2001305196A JP2000126276A JP2000126276A JP2001305196A JP 2001305196 A JP2001305196 A JP 2001305196A JP 2000126276 A JP2000126276 A JP 2000126276A JP 2000126276 A JP2000126276 A JP 2000126276A JP 2001305196 A JP2001305196 A JP 2001305196A
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- gate
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Abstract
(57)【要約】
【課題】 本発明は、外部発振回路を使用しないで、制
御に必要な期間のみクロックを生成することにより周辺
のアナログ回路に影響を与えないようにした安定に動作
する制御回路を提供する。 【解決手段】 クロックを受けて、クロックに同期して
コントロール信号と、エンド信号を出力するシーケンサ
と、外部信号によりスタート信号を生成し、該スタート
信号を一端に受けてゲート出力するＡＮＤゲートと、該
ＡＮＤゲートの出力を受けて信号を所定の時間遅延出力
する遅延手段と、該遅延手段の遅延出力を受けて反転出
力するインバータと、該インバータの反転出力を前記Ａ
ＮＤゲートの他端にフィードバックしてクロックを発生
し、前記エンド信号でクロックを停止して、前記シーケ
ンサのクロックとして与えている解決手段。
御に必要な期間のみクロックを生成することにより周辺
のアナログ回路に影響を与えないようにした安定に動作
する制御回路を提供する。 【解決手段】 クロックを受けて、クロックに同期して
コントロール信号と、エンド信号を出力するシーケンサ
と、外部信号によりスタート信号を生成し、該スタート
信号を一端に受けてゲート出力するＡＮＤゲートと、該
ＡＮＤゲートの出力を受けて信号を所定の時間遅延出力
する遅延手段と、該遅延手段の遅延出力を受けて反転出
力するインバータと、該インバータの反転出力を前記Ａ
ＮＤゲートの他端にフィードバックしてクロックを発生
し、前記エンド信号でクロックを停止して、前記シーケ
ンサのクロックとして与えている解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックによりコ
ントロール信号を制御出力する制御回路に関する。とく
に本発明は、アナログ回路とデジタル回路とが混在する
半導体試験装置における制御回路に関する。
ントロール信号を制御出力する制御回路に関する。とく
に本発明は、アナログ回路とデジタル回路とが混在する
半導体試験装置における制御回路に関する。
【０００２】
【従来の技術】従来技術の例について、図４と、図５を
参照して構成と動作について説明する。図４に示すよう
に、従来の制御回路の一例は、インバータ２１、２２、
２３と、ＡＮＤゲート３２と、フリップフロップ４１、
４２と、シーケンサ５０と、発振回路９０とで構成して
いる。そして、外部のメモリ６０等にコントロール信号
を供給している。ここで、発明の対象としている制御回
路は主に半導体試験装置に使用されるが、半導体試験装
置の構成と動作については、アナログ回路とデジタル回
路を含む一般の場合を対象としているので説明を省略す
る。
参照して構成と動作について説明する。図４に示すよう
に、従来の制御回路の一例は、インバータ２１、２２、
２３と、ＡＮＤゲート３２と、フリップフロップ４１、
４２と、シーケンサ５０と、発振回路９０とで構成して
いる。そして、外部のメモリ６０等にコントロール信号
を供給している。ここで、発明の対象としている制御回
路は主に半導体試験装置に使用されるが、半導体試験装
置の構成と動作については、アナログ回路とデジタル回
路を含む一般の場合を対象としているので説明を省略す
る。
【０００３】次に、図５に示すタイミングチャートを参
照して、図４に示す従来の制御回路の動作について説明
をする。例えば、半導体試験装置の試験プログラムを実
行することにより、図５の（ａ）に示すコマンド信号Ｃ
ＯＭを図４に示すフリップフロップ４２のクロック入力
に与える。また、コマンド信号ＣＯＭをインバータ２１
を介してフリップフロップ４１のクリア入力に与えてい
る。従って、コマンド信号ＣＯＭがロー（Ｌｏｗ）から
ハイ（Ｈｉｇｈ）となるとフリップフロップ４１のクリ
ヤ入力がハイからローとなるので、フリップフロップ４
１の出力のストップ信号ＳＴＯＰは、図５の（ｄ）に示
すように、ハイからローとなる。
照して、図４に示す従来の制御回路の動作について説明
をする。例えば、半導体試験装置の試験プログラムを実
行することにより、図５の（ａ）に示すコマンド信号Ｃ
ＯＭを図４に示すフリップフロップ４２のクロック入力
に与える。また、コマンド信号ＣＯＭをインバータ２１
を介してフリップフロップ４１のクリア入力に与えてい
る。従って、コマンド信号ＣＯＭがロー（Ｌｏｗ）から
ハイ（Ｈｉｇｈ）となるとフリップフロップ４１のクリ
ヤ入力がハイからローとなるので、フリップフロップ４
１の出力のストップ信号ＳＴＯＰは、図５の（ｄ）に示
すように、ハイからローとなる。
【０００４】一方、フリップフロップ４２のデータ入力
がハイ（Ｈｉ）なので、出力のスタート信号ＳＴＡＲＴ
は、図５の（ｂ）に示すように、コマンド信号ＣＯＭの
立ち下がりによりローからハイとなる。
がハイ（Ｈｉ）なので、出力のスタート信号ＳＴＡＲＴ
は、図５の（ｂ）に示すように、コマンド信号ＣＯＭの
立ち下がりによりローからハイとなる。
【０００５】図４に示す発振回路９０の出力のクロック
ＣＬＫ３は、ＡＮＤゲート３２の一端に接続されて、ス
タート信号ＳＴＡＲＴがＡＮＤゲート３２の他端に接続
され、スタート信号がハイレベルの期間クロックＣＬＫ
４のがシーケンサ５０のクロックパルスとして入力され
る。
ＣＬＫ３は、ＡＮＤゲート３２の一端に接続されて、ス
タート信号ＳＴＡＲＴがＡＮＤゲート３２の他端に接続
され、スタート信号がハイレベルの期間クロックＣＬＫ
４のがシーケンサ５０のクロックパルスとして入力され
る。
【０００６】シーケンサ５０は、クロックを受けて制御
信号を発生する回路で、例えばコントロール信号として
外部のメモリ６０に供給するアドレス信号ＡＤＲと、ラ
イトイネーブル信号／ＷＥと、チップセレクト信号／Ｃ
Ｓを発生し、また制御信号の終了を知らせるエンド信号
ＥＮＤを発生する。
信号を発生する回路で、例えばコントロール信号として
外部のメモリ６０に供給するアドレス信号ＡＤＲと、ラ
イトイネーブル信号／ＷＥと、チップセレクト信号／Ｃ
Ｓを発生し、また制御信号の終了を知らせるエンド信号
ＥＮＤを発生する。
【０００７】ここで、シーケンサ５０から、外部のメモ
リ６０に供給するコントロール信号の出力例について箇
条書きで説明する。 （１）クロックＣＬＫ４の１サイクル目で、図５の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを設定する。 （２）クロックＣＬＫ４の２サイクル目で、図５の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをロ
ーに設定する。 （３）クロックＣＬＫ４の３サイクル目で、図５の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをハ
イに設定する。 （４）クロックＣＬＫ４の４サイクル目で、図５の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを解除する。
リ６０に供給するコントロール信号の出力例について箇
条書きで説明する。 （１）クロックＣＬＫ４の１サイクル目で、図５の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを設定する。 （２）クロックＣＬＫ４の２サイクル目で、図５の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをロ
ーに設定する。 （３）クロックＣＬＫ４の３サイクル目で、図５の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをハ
イに設定する。 （４）クロックＣＬＫ４の４サイクル目で、図５の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを解除する。
【０００８】そして、図５の（ｃ）に示すように、クロ
ックＣＬＫ４の４サイクル目に同期してエンド信号ＥＮ
Ｄのパルスを出力し、図４に示すように、インバータ２
３で反転してフリップフロップ４１のクロックに入力す
る。従って、エンド信号ＥＮＤのパルスの立ち下がりで
フリップフロップ４１の出力のストップ信号ＳＴＯＰ
は、図５の（ｄ）に示すように、ローからハイになる。
ックＣＬＫ４の４サイクル目に同期してエンド信号ＥＮ
Ｄのパルスを出力し、図４に示すように、インバータ２
３で反転してフリップフロップ４１のクロックに入力す
る。従って、エンド信号ＥＮＤのパルスの立ち下がりで
フリップフロップ４１の出力のストップ信号ＳＴＯＰ
は、図５の（ｄ）に示すように、ローからハイになる。
【０００９】また、図４に示すように、ストップ信号Ｓ
ＴＯＰをインバータ２２で反転してフリップフロップ４
２のクリヤに入力しているので、図５の（ｂ）に示すよ
うに、スタート信号ＳＴＡＲＴは、ハイからローにな
る。従って、図５の（ｆ）に示すように、ＡＮＤゲート
３２の出力のクロックＣＬＫ４の６サイクル目以降のパ
ルスは出力されない。
ＴＯＰをインバータ２２で反転してフリップフロップ４
２のクリヤに入力しているので、図５の（ｂ）に示すよ
うに、スタート信号ＳＴＡＲＴは、ハイからローにな
る。従って、図５の（ｆ）に示すように、ＡＮＤゲート
３２の出力のクロックＣＬＫ４の６サイクル目以降のパ
ルスは出力されない。
【００１０】従来、発振回路９０は常に動作状態である
ため、制御信号を出力していないときでもクロックＣＬ
Ｋ３を出力しているので、発振回路９０周辺のアナログ
回路にノイズとして影響を与えることがある。そのた
め、コントロール信号を生成しない期間は、発振回路９
０自体の発振を止めればよいが、従来の発振回路では出
力のみＯＮ／ＯＦＦしている。
ため、制御信号を出力していないときでもクロックＣＬ
Ｋ３を出力しているので、発振回路９０周辺のアナログ
回路にノイズとして影響を与えることがある。そのた
め、コントロール信号を生成しない期間は、発振回路９
０自体の発振を止めればよいが、従来の発振回路では出
力のみＯＮ／ＯＦＦしている。
【００１１】さらに、発振回路９０自体の発振を止めた
としても、発振回路９０のクロック出力と、その制御を
するスタート信号ＳＴＡＲＴとが同期していないため、
ＡＮＤゲート３２のゲート出力のクロックＣＬＫ４の１
つ目のパルス幅が狭くなったり、余分なノイズパルスが
発生したりするので、シーケンサ５０の出力のコントロ
ール信号を安定して生成するためには、待ち時間が必要
となる。
としても、発振回路９０のクロック出力と、その制御を
するスタート信号ＳＴＡＲＴとが同期していないため、
ＡＮＤゲート３２のゲート出力のクロックＣＬＫ４の１
つ目のパルス幅が狭くなったり、余分なノイズパルスが
発生したりするので、シーケンサ５０の出力のコントロ
ール信号を安定して生成するためには、待ち時間が必要
となる。
【００１２】ところで、制御回路としてコントロール信
号を出力するデバイスは、メモリとしたが、レジスタや
パラレル・シリアル変換器等であっても同様である。
号を出力するデバイスは、メモリとしたが、レジスタや
パラレル・シリアル変換器等であっても同様である。
【００１３】
【発明が解決しようとする課題】上記説明のように、発
振回路９０は動作状態であるためクロックＣＬＫ３は常
に出力しているので、発振回路９０周辺のアナログ回路
にノイズとして影響を与えることがある。また、発振回
路９０自体の発振を止めたとしても、発振回路９０のク
ロック出力と、その制御をするスタート信号ＳＴＡＲＴ
とが同期していないため、ＡＮＤゲート３２の出力のク
ロックＣＬＫ４のパルス幅が狭くなったり、余分なノイ
ズパルスが発生したりするので、シーケンサ５０の出力
のコントロール信号を安定に動作させるためには、待ち
時間が必要となる実用上の問題があった。そこで、本発
明は、こうした問題に鑑みなされたもので、その目的
は、外部発振回路を使用しないで、制御に必要な期間の
みクロックを生成することにより周辺のアナログ回路に
影響を与えないようにした安定に動作する制御回路を提
供することにある。
振回路９０は動作状態であるためクロックＣＬＫ３は常
に出力しているので、発振回路９０周辺のアナログ回路
にノイズとして影響を与えることがある。また、発振回
路９０自体の発振を止めたとしても、発振回路９０のク
ロック出力と、その制御をするスタート信号ＳＴＡＲＴ
とが同期していないため、ＡＮＤゲート３２の出力のク
ロックＣＬＫ４のパルス幅が狭くなったり、余分なノイ
ズパルスが発生したりするので、シーケンサ５０の出力
のコントロール信号を安定に動作させるためには、待ち
時間が必要となる実用上の問題があった。そこで、本発
明は、こうした問題に鑑みなされたもので、その目的
は、外部発振回路を使用しないで、制御に必要な期間の
みクロックを生成することにより周辺のアナログ回路に
影響を与えないようにした安定に動作する制御回路を提
供することにある。
【００１４】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明は、クロックを受けて、クロッ
クに同期してコントロール信号と、エンド信号を出力す
るシーケンサと、外部信号によりスタート信号を生成
し、該スタート信号を一端に受けてゲート出力するＡＮ
Ｄゲートと、該ＡＮＤゲートの出力を受けて信号を所定
の時間遅延出力する遅延手段と、該遅延手段の遅延出力
を受けて反転出力するインバータと、該インバータの反
転出力を前記ＡＮＤゲートの他端にフィードバックして
クロックを発生し、前記エンド信号でクロックを停止し
て、前記シーケンサのクロックとして与えていることを
特徴とする制御回路を要旨としている。
るためになされた本発明は、クロックを受けて、クロッ
クに同期してコントロール信号と、エンド信号を出力す
るシーケンサと、外部信号によりスタート信号を生成
し、該スタート信号を一端に受けてゲート出力するＡＮ
Ｄゲートと、該ＡＮＤゲートの出力を受けて信号を所定
の時間遅延出力する遅延手段と、該遅延手段の遅延出力
を受けて反転出力するインバータと、該インバータの反
転出力を前記ＡＮＤゲートの他端にフィードバックして
クロックを発生し、前記エンド信号でクロックを停止し
て、前記シーケンサのクロックとして与えていることを
特徴とする制御回路を要旨としている。
【００１５】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１６】
【実施例】（実施例１）本発明の実施例について、図１
と、図２を参照して構成と動作について説明する。図１
に示すように、本発明の実施例１の制御回路は、インバ
ータ２１、２２、２３と、フリップフロップ４１、４２
と、シーケンサ５０と、ＡＮＤゲート３１と、インバー
タ２４と、遅延素子７０とで構成している。つまり、イ
ンバータ２１、２２、２３と、フリップフロップ４１、
４２と、シーケンサ５０とは従来と同じ構成である。そ
して、外部のメモリ６０等にコントロール信号を供給し
ている。ここで、従来同様に発明の対象としている制御
回路は主に半導体試験装置に使用されるが、半導体試験
装置の構成と動作については、アナログ回路とデジタル
回路を含む一般の場合を対象としているので説明を省略
する。
と、図２を参照して構成と動作について説明する。図１
に示すように、本発明の実施例１の制御回路は、インバ
ータ２１、２２、２３と、フリップフロップ４１、４２
と、シーケンサ５０と、ＡＮＤゲート３１と、インバー
タ２４と、遅延素子７０とで構成している。つまり、イ
ンバータ２１、２２、２３と、フリップフロップ４１、
４２と、シーケンサ５０とは従来と同じ構成である。そ
して、外部のメモリ６０等にコントロール信号を供給し
ている。ここで、従来同様に発明の対象としている制御
回路は主に半導体試験装置に使用されるが、半導体試験
装置の構成と動作については、アナログ回路とデジタル
回路を含む一般の場合を対象としているので説明を省略
する。
【００１７】次に、図２に示すタイミングチャートを参
照して、図１に示す本発明の制御回路の動作について説
明をする。例えば、半導体試験装置の試験プログラムを
実行することにより、図２の（ａ）に示すコマンド信号
ＣＯＭを図１に示すフリップフロップ４２のクロック入
力に与える。また、コマンド信号ＣＯＭをインバータ２
１を介してフリップフロップ４１のクリア入力に与えて
いる。従って、コマンド信号ＣＯＭがロー（Ｌｏｗ）か
らハイ（Ｈｉｇｈ）となるとフリップフロップ４１のク
リヤ入力がハイからＬｏｗとなるので、フリップフロッ
プ４１の出力のストップ信号ＳＴＯＰは、図２の（ｄ）
に示すように、ハイからローとなる。
照して、図１に示す本発明の制御回路の動作について説
明をする。例えば、半導体試験装置の試験プログラムを
実行することにより、図２の（ａ）に示すコマンド信号
ＣＯＭを図１に示すフリップフロップ４２のクロック入
力に与える。また、コマンド信号ＣＯＭをインバータ２
１を介してフリップフロップ４１のクリア入力に与えて
いる。従って、コマンド信号ＣＯＭがロー（Ｌｏｗ）か
らハイ（Ｈｉｇｈ）となるとフリップフロップ４１のク
リヤ入力がハイからＬｏｗとなるので、フリップフロッ
プ４１の出力のストップ信号ＳＴＯＰは、図２の（ｄ）
に示すように、ハイからローとなる。
【００１８】一方、フリップフロップ４２のデータ入力
がハイ（Ｈｉ）なので、出力のスタート信号ＳＴＡＲＴ
は、図２の（ｂ）に示すように、コマンド信号ＣＯＭの
立ち下がりによりローからハイとなる。
がハイ（Ｈｉ）なので、出力のスタート信号ＳＴＡＲＴ
は、図２の（ｂ）に示すように、コマンド信号ＣＯＭの
立ち下がりによりローからハイとなる。
【００１９】スタート信号ＳＴＡＲＴは、ＡＮＤゲート
３１の一端に接続されて、ＡＮＤゲート３１の他端がイ
ンバータ２４により反転入力しているので、図２の
（ｅ）に示すように、ＡＮＤゲート３１の出力のＣＬＫ
１の１つ目のパルスが立ち上がり、図２の（ｆ）に示す
ように、遅延素子７０により遅延してＣＬＫ２の立ち上
がり、インバータ２４でハイからローへ反転してＡＮＤ
ゲート３１にもどり、ＣＬＫ１の１つ目のパルスが立ち
下がる。従って、ＡＮＤゲート３１の出力のＣＬＫ１の
１つ目のパルスが立ち下がり、遅延素子７０により遅延
してＣＬＫ２となり、インバータ２４でローからハイへ
反転してＡＮＤゲート３１にもどり、ＣＬＫ１の２つ目
のパルスが立ち上がる。以下、同様の動作を繰り返すこ
とでクロックＣＬＫ２のパルスが周期的に生成される。
従って、このときのクロックの周期はクロックＣＬＫ２
の１つ目と２つ目のパルスの立ち上がりの期間となる。
従って、遅延手段である遅延素子７０の遅延時間を適宜
選定することで、所望のクロック周期が得られる。
３１の一端に接続されて、ＡＮＤゲート３１の他端がイ
ンバータ２４により反転入力しているので、図２の
（ｅ）に示すように、ＡＮＤゲート３１の出力のＣＬＫ
１の１つ目のパルスが立ち上がり、図２の（ｆ）に示す
ように、遅延素子７０により遅延してＣＬＫ２の立ち上
がり、インバータ２４でハイからローへ反転してＡＮＤ
ゲート３１にもどり、ＣＬＫ１の１つ目のパルスが立ち
下がる。従って、ＡＮＤゲート３１の出力のＣＬＫ１の
１つ目のパルスが立ち下がり、遅延素子７０により遅延
してＣＬＫ２となり、インバータ２４でローからハイへ
反転してＡＮＤゲート３１にもどり、ＣＬＫ１の２つ目
のパルスが立ち上がる。以下、同様の動作を繰り返すこ
とでクロックＣＬＫ２のパルスが周期的に生成される。
従って、このときのクロックの周期はクロックＣＬＫ２
の１つ目と２つ目のパルスの立ち上がりの期間となる。
従って、遅延手段である遅延素子７０の遅延時間を適宜
選定することで、所望のクロック周期が得られる。
【００２０】次に、シーケンサ５０から、外部のメモリ
６０に供給するコントロール信号は、図２の（ｇ）〜
（ｊ）に示すように従来と同じ出力例で説明する。 （１）クロックＣＬＫ２の１サイクル目で、図２の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを設定する。 （２）クロックＣＬＫ２の２サイクル目で、図２の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをロ
ーに設定する。 （３）クロックＣＬＫ２の３サイクル目で、図２の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをハ
イに設定する。 （４）クロックＣＬＫ２の４サイクル目で、図２の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを解除する。
６０に供給するコントロール信号は、図２の（ｇ）〜
（ｊ）に示すように従来と同じ出力例で説明する。 （１）クロックＣＬＫ２の１サイクル目で、図２の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを設定する。 （２）クロックＣＬＫ２の２サイクル目で、図２の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをロ
ーに設定する。 （３）クロックＣＬＫ２の３サイクル目で、図２の
（ｉ）に示すように、ライトイネーブル信号／ＷＥをハ
イに設定する。 （４）クロックＣＬＫ２の４サイクル目で、図２の
（ｇ）と（ｊ）とに示すように、アドレスＡＤＲと、チ
ップセレクト／ＣＳを解除する。
【００２１】そして、図２の（ｃ）に示すように、クロ
ックＣＬＫ２の４サイクル目に同期してエンド信号ＥＮ
Ｄのパルスを出力し、図１に示すように、インバータ２
３で反転してフリップフロップ４１のクロックに入力す
る。従って、エンド信号ＥＮＤのパルスの立ち下がりで
フリップフロップ４１の出力のストップ信号ＳＴＯＰ
は、図２の（ｄ）に示すように、ローからハイになる。
また、図１に示すように、ストップ信号ＳＴＯＰをイン
バータ２２で反転してフリップフロップ４２のクリヤに
入力しているので、図２の（ｂ）に示すように、スター
ト信号ＳＴＡＲＴは、ハイからローになる。
ックＣＬＫ２の４サイクル目に同期してエンド信号ＥＮ
Ｄのパルスを出力し、図１に示すように、インバータ２
３で反転してフリップフロップ４１のクロックに入力す
る。従って、エンド信号ＥＮＤのパルスの立ち下がりで
フリップフロップ４１の出力のストップ信号ＳＴＯＰ
は、図２の（ｄ）に示すように、ローからハイになる。
また、図１に示すように、ストップ信号ＳＴＯＰをイン
バータ２２で反転してフリップフロップ４２のクリヤに
入力しているので、図２の（ｂ）に示すように、スター
ト信号ＳＴＡＲＴは、ハイからローになる。
【００２２】クロックＣＬＫ２の５つ目のパルスがハイ
からローとなってＡＮＤゲート３１に戻ってきてもスタ
ート信号ＳＴＡＲＴがローなので、図１の（ｅ）と
（ｆ）とに示すように、クロックＣＬＫ１の６つ目のパ
ルスとしてローからハイにならずローのままとなる。従
って、図２の（ｆ）に示すように、ＡＮＤゲート３２の
出力のクロックＣＬＫ２の６サイクル目以降のパルスは
出力されない。つまり、本発明の制御回路では、シーケ
ンサ５０をコントロール信号を出力するために発生する
クロックＣＬＫ１とＣＬＫ２は、制御期間以外はクロッ
クパルスを生成しない。
からローとなってＡＮＤゲート３１に戻ってきてもスタ
ート信号ＳＴＡＲＴがローなので、図１の（ｅ）と
（ｆ）とに示すように、クロックＣＬＫ１の６つ目のパ
ルスとしてローからハイにならずローのままとなる。従
って、図２の（ｆ）に示すように、ＡＮＤゲート３２の
出力のクロックＣＬＫ２の６サイクル目以降のパルスは
出力されない。つまり、本発明の制御回路では、シーケ
ンサ５０をコントロール信号を出力するために発生する
クロックＣＬＫ１とＣＬＫ２は、制御期間以外はクロッ
クパルスを生成しない。
【００２３】ところで、制御回路の制御信号として出力
する信号は、コントロール信号と、エンド信号として説
明したが、その他の制御信号であっても同様に実現でき
る。また、制御回路としてコントロール信号を出力する
デバイスは、メモリとしたが、レジスタやパラレル・シ
リアル変換器等であっても同様にできる。
する信号は、コントロール信号と、エンド信号として説
明したが、その他の制御信号であっても同様に実現でき
る。また、制御回路としてコントロール信号を出力する
デバイスは、メモリとしたが、レジスタやパラレル・シ
リアル変換器等であっても同様にできる。
【００２４】（実施例２）本発明の本実施例２は、図３
に示すように、制御回路をＦＰＧＡなどで実現する場
合、内部のゲート素子などによる遅延回路８０を遅延手
段とした場合である。従って、遅延時間の設定分解能が
ゲート素子により制限される以外は実施例１と同様とな
るので他の説明を省略する。
に示すように、制御回路をＦＰＧＡなどで実現する場
合、内部のゲート素子などによる遅延回路８０を遅延手
段とした場合である。従って、遅延時間の設定分解能が
ゲート素子により制限される以外は実施例１と同様とな
るので他の説明を省略する。
【００２５】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
外部の発信回路を用いずに、スタート信号でクロックを
発生し、エンド信号でクロックを停止して、制御信号を
生成している期間のみクロックを発生させる制御回路と
したので、他のアナログ回路にノイズ等の影響を少なく
し、安定な動作をするコントロール信号を制御出力する
制御回路が得られる。
施され、以下に記載されるような効果を奏する。即ち、
外部の発信回路を用いずに、スタート信号でクロックを
発生し、エンド信号でクロックを停止して、制御信号を
生成している期間のみクロックを発生させる制御回路と
したので、他のアナログ回路にノイズ等の影響を少なく
し、安定な動作をするコントロール信号を制御出力する
制御回路が得られる。
【図１】本発明の実施例１の制御回路の回路図である。
【図２】本発明の実施例１の制御回路のタイミングチャ
ートである
ートである
【図３】本発明の実施例２の制御回路の回路図である
【図４】従来の制御回路の回路図である。
【図５】従来の制御回路のタイミングチャートである。
２１、２２、２３ インバータ ３１、３２ ＡＮＤゲート ４１、４２ フリップフロップ ５０ シーケンサ ６０ メモリ ７０ 遅延素子 ８０ 遅延回路 ９０ 発振回路
Claims (1)
- 【請求項１】 クロックを受けて、クロックに同期して
コントロール信号と、エンド信号を出力するシーケンサ
と、 外部信号によりスタート信号を生成し、該スタート信号
を一端に受けてゲート出力するＡＮＤゲートと、 該ＡＮＤゲートの出力を受けて信号を所定の時間遅延出
力する遅延手段と、 該遅延手段の遅延出力を受けて反転出力するインバータ
と、 該インバータの反転出力を前記ＡＮＤゲートの他端にフ
ィードバックしてクロックを発生し、前記エンド信号で
クロックを停止して、前記シーケンサのクロックとして
与えていることを特徴とする制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126276A JP2001305196A (ja) | 2000-04-20 | 2000-04-20 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126276A JP2001305196A (ja) | 2000-04-20 | 2000-04-20 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305196A true JP2001305196A (ja) | 2001-10-31 |
Family
ID=18636086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126276A Pending JP2001305196A (ja) | 2000-04-20 | 2000-04-20 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298465A (ja) * | 2007-05-29 | 2008-12-11 | Advantest Corp | 波形発生装置、設定周期補正方法及び半導体試験装置 |
-
2000
- 2000-04-20 JP JP2000126276A patent/JP2001305196A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298465A (ja) * | 2007-05-29 | 2008-12-11 | Advantest Corp | 波形発生装置、設定周期補正方法及び半導体試験装置 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091124 |