JPH0356429B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、IC試験装置に用いるタイミング発
生器に係り、特に１テスト周期中に複数の位相信
号を発生する機能を有したタイミング発生器に関
する。

〔従来技術〕

IC試験装置用タイミング発生器は、大きく分
けるとテスト周期を決定するレイトジエネレータ
と、そのテスト周期に対して任意の位相で信号を
発生する複数個のフエイズジエネレータによつて
構成される。

第１図は、従来のタイミング発生器を示すもの
で、同図では、簡単のためフエイズジエネレータ
は１個としている。そしてこれは、実時間でタイ
ミングを変更するため、外部からのタイミング選
択信号１７が入力されると、それに対応したテス
ト周期信号１６及び位相信号１８が出力されるも
ので、その動作の概略は次の通りである。

第１図に於て、タイミング選択信号１７が入力
されると、それはそれまで出力されていたテスト
周期信号１６に同期してタイミングレジスタ８に
取り込まれ、テスト周期情報が書き込まれている
レイトメモリ７と、位相信号情報が書き込まれて
いるフエイズメモリ１１をアクセスし、テスト周
期情報と位相信号情報を読み出す。

テスト周期を生成するレイトジエネレータ２１
では、発振器１からの基本クロツク周期の、整数
倍のテスト周期を決定するレイトカウンタ２と、
基本クロツクの周期以上にテスト周期の分解能を
向上させるためのレイトカウンタ２の出力を遅延
させるデイレイライン３及びデイレイライン３の
１つを選択するレイトセレクタ４とにより、テス
ト周期信号１６が生成される。このうち、レイト
カウンタ２の分周比及びセレクタ４の選択はレイ
トレジスタ５の内容により制御されるが、その内
容は、デイレイライン３を用いて分解能を上げた
ため、前回のテスト周期で設定した遅延時間（レ
ジスタ５に格納）と、今回のテスト周期（メモリ
７の出力）の基本クロツクの周期未満の設定値と
の加算演算を行うデイレイアダーにより決定され
る。更に、位相信号１８を作成するフエイズジエ
ネレータ２２にテスト周期信号１６と同位相の基
本クロツクを供給するため、発振器１の出力を遅
延させるデイレイライン９と、レイトレジスタ５
の内容に応じて遅延時間を選択するフエイズクロ
ツクセレクタ１０とにより、フエイズクロツク１
９を生成する。

一方、フエイズジエネレータ２２では、フエイ
ズメモリ１１から読み出されてフエイズレジスタ
１２にセツトされた位相情報と、フエイズクロツ
ク１９をフエイズカウンタ１３によつて計数した
値とが一致した時刻に一致出力を生成し、更に位
相分解能を上げるために、この一致出力をデイレ
イラインに入力し、その出力をフエイズセレクタ
１５により選択して位相信号１８を出力する。す
なわちフエイズジエネレータ２２は、１テスト周
期中に任意の位相パルスを１回出力する機能があ
る。

しかし、IC試験装置の試験対象であるメモリ
IC、ロジツクICは、高集積度化にともなつてIC
内部の素子数が増加し、そのテストのためにはよ
り一層複雑なタイミングが必要になつてきてお
り、１テスト周期中に複数個の位相信号が必要で
ある。このため、従来は、フエイズジエネレータ
２２を複数個設け、その出力位相信号を組合せね
ばならず、タイミング発生器のハードウエアが増
大し、コスト及び消費電力の増大をもたらす、と
いう欠点があつた。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をな
くし、１テスト周期中に複数の位相信号を発生す
ることのできるフエイズジエネレータを備えた、
タイミング発生器を提供することにある。

〔発明の概要〕

本発明は、選択信号により指定された個数の位
相信号を各テスト周期中に発生するよう制御す
る、カウンタを中心とした個数制御手段と、選択
信号により指定されたテスト周期信号から第１番
目の位相信号までの時間及び各位相信号間の周期
で、上記各位相信号を発生するように制御する、
カウンタ、演算回路、デイレイ回路等より成る位
相制御手段とを設けたことを特徴とするものであ
る。

〔発明の実施例〕 以下、本発明を実施例により説明する。第２図
は、本発明の装置の概略ブロツク図で、このうち
レイトジエネレータ２１は、従来の第１図のもの
とほぼ同じであり、本発明の特徴とするフエイズ
ジエネレータ２２Ａが第３図に示されている。こ
のジエネレータ２２A1個により一テスト周期中
に複数の位相信号１８を生成する。その構成及び
動作は次の通りである。

第３図に於て、位相信号１８の発生個数の制御
は、タイムズカウンタ２４及びアンドゲート２８
を中心に行われる。タイムズメモリ２３には位相
信号１８の発生個数が格納されており、タイミン
グ選択信号２０が入力されると、タイムズメモリ
からこの個数（以下ではこれを３とする）が読み
出され、その読み出された値３は、テスト周期信
号１６によつて、タイムズカウンタ２４にロード
され、同時に信号１６によつてRSフリツプフロ
ツプ２７はセツトされ、アンドゲート２８は開状
態となる。

一方テスト周期信号１６によつて、後に詳述す
るように、フエイズメモリ３０又はインターバル
メモ３１の内容が読み出されてカウンタ３３にロ
ードされ、カウンタ３３からの出力が１クロツク
デイレイ３４、デイレイライン３５で位相の細か
い制御を受けて位相信号１８として出力される
が、この位相信号１８が１個出力される毎に、１
クロツクデイレイ３４の出力によつてアンドゲー
ト２８、オアゲート２９を介してフエイズカウン
タ３３にはフエイズメモリ３０又はインターバル
メモリ３１からの情報がとり込まれ、次の位相信
号１８が出力される。そして位相信号１８の出力
１個毎にタイムズカウンタ２４の内容が１減算さ
れる。ところが、インバータ２５とゲート２６か
らなる回路の出力は、タイムズカウンタ２４の内
容が１となつた時に１を出力してフリツプフロツ
プ２７をリセツトし、アンドゲート２８をオフ状
態とするので、この時点の後には、フエイズメモ
リ３０又はインターバルメモリ３１からのフエイ
ズカウンタ３３へのロードは禁止される。すなわ
ち、１テスト周期中にタイムズメモリ２３に書き
込まれている位相信号数（この場合３とした）が
出力されることになる。

以上が個数制御であるが、その各位相信号の位
相制御は、以下のように行われる。第４図は本装
置の出力信号の位相関係を示しており、テスト周
期Ｔの間に、３個の位相信号ａ，ｂ，ｃが図のよ
うな時間間隔で出力される。このうち周期信号１
６と最初の位相信号ａとの間隔T_Fを決めるる値
ｍがフエイズメモリ３０に、位相信号ａ，ｂ，ｃ
の間隔T_Pを決める値ｎがインターバルメモリ３
１に、それぞれ格納されている。フエイズカウン
タ３３は、フエイズメモリ３０又はインターバル
メモリ３１からロードされた値ｍ又はｎからテス
ト周期Ｔより十分小さい周期のフエイズクロツク
１９が入力される毎に１減じ、その値が０になつ
た時出力する。しかしこれだけでは出力位相の分
解能がT_Cより細かくならない。セレクタ４０の
出力ｌは、デイレイアダー３７の演算出力によつ
てフエイズカウンタ３３出力の位相を更に細かく
調整するもので、ｌの示す時間（例えばlns）の
フエイズクロツク１９の周期T_C未満（例えばｌ
＝5ns、T_C＝10nsなら5ns）の値がデイレイライ
ン３５の遅延時間τ₁として設定され、ｌT_Cな
ら遅延時間τ₀＝T_Cが１クロツクデイレイ３４に
設定される（ｌ＜T_Cではτ₀＝０）。つまり、１ク
ロツクデイレイ３４及びデイレイライン３５は、
ｌで指定される時間に相当した遅延を、フエイズ
カウンタ３３出力に与えて位相の微調整を行う。

そこで、今、ある時点にタイミング選択信号２
０が入力されると、これに対応してフエイズメモ
リ３０及びインターバルメモリ３１から選択信号
２０に対応するｍ、ｍが読み出される。やがてテ
スト周期信号１６が入ると、その入力直前には
RSフリツプフロツプ２７はリセツトされている
から、セレクタ３２はフエイズメモリ３０出力ｍ
を選択しており、これがオアゲート２９を介して
入力されたテスト周期１６によりフエイズカウン
タ３３にセツトされ、同時にRSフリツプフロツ
プ２７はセツトされる。このセツト状態は前述し
たように最後の位相パルスｃが出力されるまで続
く。又、テスト周期信号１６は、RSフリツプフ
ロツプ４２をセツトし、これに対応してセレクタ
４０はＤフリツプフロツプ４１の出力をｌとして
選択する。このＤフリツプフロツプ４１には、フ
エイズメモリ３０からの値ｍがやはりテスト周期
信号１６によりセツトされるので、この時ｌ＝ｍ
である。従つて、フエイズカウンタ３３は、テス
ト周期信号入力時から、フエイズクロツク１９を
ｍ個カウントしてmT_C後に出力し、これがｌ＝
ｍで定められる遅延時間τ₀＋τ₁だけ１クロツクデ
イレイ３４及びデイレイライン３５で遅延されて
位相信号ａ（第４図）として出力され、T_FはmT_C
＋τ₀＋τ₁となる。

この位相信号ａを出力する迄の間に、デイレイ
アダ３７はセレクタ３６の出力とインターバルメ
モリ３１からのｎを加えるが、前の周期の最後の
位相信号でＤフリツプフロツプ４６は０になつて
いて、セレクタ３６はフエイズメモリ３０の出力
ｍを選択しているので、デイレイアダー出力はｍ
＋ｎとなり、これが第１回目のフエイズカウンタ
３３出力でＤフリツプフロツプ３８にセツトされ
続いてτ₀＋τ₁後の位相信号ａによりＤフリツプフ
ロツプ３９にセツトされている。同時に位相信号
ａによりRSフリツプフロツプ４２はリセツトさ
れ、セレクタ４０はＤフリツプフロツプ３９出力
のｍ＋ｎをｌとして出力し、これに対応した遅延
時間τ₀＋τ₁の設定が行われている。一方RSフリ
ツプフロツプが前述のようにセツトされ、セレク
タ３２はインターバルメモリ３１出力ｎを選択し
ているので、フエイズカウンタ３３には位相信号
ａ出力に伴う１クロツクデイレイ３４出力によつ
てこのｎが再ロードされ、その時点からnT_C後に
再び出力し、これが上述した遅延時間τ₀＋τ₁だけ
遅れた位相で位相信号ｂとして出力される。これ
と同時にデイレイアダー３７からはその直前のＤ
フリツプフロツプ３８出力ｍ＋ｎとｎを加算した
ｍ＋2nがＤフリツプフロツプ３８へセツトされ、
Ｄフリツプフロツプ３９へ移されて次の位相信号
ｃのための遅延時間τ₀＋τ₁の設定が行われる。以
下、同様にして、タイムズカウンタ２４を中心と
する個数制御が終了する迄制御が行われるが、こ
の位相信号ａ，ｂ，ｃ等の間隔T_Pは、上述のｎ
により一定に定められ、かつそのT_Pは、フエイ
ズクロツク１９の周期T_Cの整数倍よりもより分
解能の高い値に設定可能である。

〔発明の効果〕

以上の実施例から明らかなように、本発明によ
れば、単一のフエイズジエネレータによつて複数
の位相信号を発生することができ、タイミング発
生器内のフエイズジエネレータ数を減少できると
いう効果がある。

【図面の簡単な説明】

第１図は従来のタイミング発生器のブロツク
図、第２図は本発明のタイミング発生器の機能ブ
ロツク図、第３図は本明の特徴とするフエイズジ
エネレータの一実施例を示す図、第４図はタイミ
ング発生器の動作タイムチヤードである。 １６……同期信号、１８……位相信号、１９…
…フエイズクロツク、２０……選択信号、２１…
…レイトジエネレータ、２２Ａ……フエイズジエ
ネレータ、２３……タイムズメモリ、２４……タ
イムズカウンタ、３０……フエイズメモリ、３１
……インターバルメモリ、３３……フエイズカウ
ンタ、３４……１クロツクデイレイ、３５……デ
イレイライン、３７……デイレイアダー。

Claims (1)

【特許請求の範囲】
1. １ 入力されたタイミングの選択信号が指定する
   周期を有する周期信号を、内蔵するクロツク発振
   器の出力から生成するレイトジエネレータと上記
   周期信号の各周期毎に、上記選択信号の指定する
   個数の位相信号をカウンタの制御により生成する
   個数制御手段、及び上記選択信号の指定するとこ
   ろの、上記周期信号から第１番目の上記位相信号
   までの時間ならびに上記各位相信号間の周期で、
   上記各位相信号が出力されるように制御する位相
   制御手段によつて、上記一周期の間に複数の位相
   信号を発生するフエイズジエネレータとを備えた
   ことを特徴とするタイミング発生器。