JPS6096023A - タイミング信号発生器 - Google Patents
タイミング信号発生器Info
- Publication number
- JPS6096023A JPS6096023A JP58202752A JP20275283A JPS6096023A JP S6096023 A JPS6096023 A JP S6096023A JP 58202752 A JP58202752 A JP 58202752A JP 20275283 A JP20275283 A JP 20275283A JP S6096023 A JPS6096023 A JP S6096023A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- timing
- variable delay
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＣ，ＬＳＩ等の試験装置に係シ、特にＩＣ
，ＬＳＩ等の高精度タイミング試験を行う試験装置に好
適なタイミング信号発生器に関するものである。
，ＬＳＩ等の高精度タイミング試験を行う試験装置に好
適なタイミング信号発生器に関するものである。
ＩＣ試験用のタイミング信号発生器は、大きく分けると
、テスト周期を決定するレイトジェネレータと、そのテ
スト周期に対して任意の位相で信号を発生する複数個の
フェイズジェネレータとによって構成される。まず、図
面に従って従来例の説明をする。
、テスト周期を決定するレイトジェネレータと、そのテ
スト周期に対して任意の位相で信号を発生する複数個の
フェイズジェネレータとによって構成される。まず、図
面に従って従来例の説明をする。
第１図は、従来のタイミング信号発生器の一例のブロッ
ク図を示すもので、簡単のために、レイトジェネレータ
ＲＧ、フェイズジェネレータＰＧともに１個となってい
る。これは、実時間でタイミングを変更するだめに外部
からタイミング選択信号１０１が入力されると、それに
対応してテスト周期信号１０２９位相信号１０３を出力
するもので、その動作の概略は次の通りである。
ク図を示すもので、簡単のために、レイトジェネレータ
ＲＧ、フェイズジェネレータＰＧともに１個となってい
る。これは、実時間でタイミングを変更するだめに外部
からタイミング選択信号１０１が入力されると、それに
対応してテスト周期信号１０２９位相信号１０３を出力
するもので、その動作の概略は次の通りである。
第１図において、タイミング選択信号１０１が入力され
ると、それは今まで出力されていたテスト周期信号１０
２に同期してラッチ７に取シ込まれる。ラッチ７は、テ
スト周期情報が書き込まれているレイトメモリ６と、位
相信号情報が書き込まれているフェイズメモリ９とをア
クセスし、テスト周期情報２位相信号情報を読み出す。
ると、それは今まで出力されていたテスト周期信号１０
２に同期してラッチ７に取シ込まれる。ラッチ７は、テ
スト周期情報が書き込まれているレイトメモリ６と、位
相信号情報が書き込まれているフェイズメモリ９とをア
クセスし、テスト周期情報２位相信号情報を読み出す。
テスト周期信号１０２を生成するレイトジェネレータＲ
Ｇでは、発振器１がらの基本クロック周期の整数倍のテ
スト周期を決定するレイトカウンタ２と、基本クロック
の周期以上にテスト周期の分解能を向上させるためにレ
イトカウンタ２の出力を遅延させる可変遅延回路３とに
より、テスト周期信号１０２が生成される。
Ｇでは、発振器１がらの基本クロック周期の整数倍のテ
スト周期を決定するレイトカウンタ２と、基本クロック
の周期以上にテスト周期の分解能を向上させるためにレ
イトカウンタ２の出力を遅延させる可変遅延回路３とに
より、テスト周期信号１０２が生成される。
これらのうち、レイトカウンタ２の分周比と可変遅延回
路３の遅延時間とはラッチ４の内容によって制御され今
。その内容は、可変遅延回路３を用いて分解能を上げた
ため、前回のテスト周期で設定した遅延時間（ラッテ４
の格納データ）と、今回のテスト周期（レイトメモリ６
の出力）の基本クロックの周期未満の設定値との加算演
算を行うアダ〜５によって決定される。
路３の遅延時間とはラッチ４の内容によって制御され今
。その内容は、可変遅延回路３を用いて分解能を上げた
ため、前回のテスト周期で設定した遅延時間（ラッテ４
の格納データ）と、今回のテスト周期（レイトメモリ６
の出力）の基本クロックの周期未満の設定値との加算演
算を行うアダ〜５によって決定される。
更に、位相信号１０３を作成するフェイズジェネレータ
ＰＧにテスト周期信号１０２と同位相の基本クロックを
供給するため、発振器１の出力を遅延させる可変遅延回
路８により、フェイズクロック１００を生成する。
ＰＧにテスト周期信号１０２と同位相の基本クロックを
供給するため、発振器１の出力を遅延させる可変遅延回
路８により、フェイズクロック１００を生成する。
一方、フェイズジェネレータＰ（）では、フェイズメモ
リ９から読み出されてラッチ１０にセットされた位相情
報と、フェイズクロック１００をフェイズカウンタＩＩ
Ｋよって計数した値とが一致した時刻に一致出力を生成
し、更に位相分解能を上げるために、この一致出力を可
変遅延回路１２に入力して位相信号１０３を出力する。
リ９から読み出されてラッチ１０にセットされた位相情
報と、フェイズクロック１００をフェイズカウンタＩＩ
Ｋよって計数した値とが一致した時刻に一致出力を生成
し、更に位相分解能を上げるために、この一致出力を可
変遅延回路１２に入力して位相信号１０３を出力する。
以上の説明から明らかなように、テスト周期信号１０２
の精度は、主に可変遅延回路３によって決定される。し
かし、被試験素子に印加する波形のタイミングと被試験
素子からの出力とを比較判定するタイミング信号となる
べき位相信号１０３の精度は、上記の各可変遅延回路８
，１２によって低下するので、テスト周期信号１０２に
比較しタイミング精度が低く、高精度のタイング試験を
行うことが困難であった。
の精度は、主に可変遅延回路３によって決定される。し
かし、被試験素子に印加する波形のタイミングと被試験
素子からの出力とを比較判定するタイミング信号となる
べき位相信号１０３の精度は、上記の各可変遅延回路８
，１２によって低下するので、テスト周期信号１０２に
比較しタイミング精度が低く、高精度のタイング試験を
行うことが困難であった。
本発明の目的は、上記した従来技術の欠点をなくシ、被
試験素子に印加する波形のタイミングと被試験素子から
の出力とを比較判定するタイミング信号となるべき位相
信号の精度を向上したタイミング信号発生器を提供する
ことにある。
試験素子に印加する波形のタイミングと被試験素子から
の出力とを比較判定するタイミング信号となるべき位相
信号の精度を向上したタイミング信号発生器を提供する
ことにある。
本発明に係るタイミング信号発生器は、基本クロック信
号を計数して所望のテスト同期信号を送出するとともに
、これに同期したフェイズクロック信号を生成し、これ
に基づいて所望の位相信号を生成・送出するように構成
したタイミング信号発生器において、基本クロック信号
を分周してフェイズクロック信号を生成する手段と、位
相信号のための設定時間に関する補正演算をする手段と
を具備するようにしだものである。
号を計数して所望のテスト同期信号を送出するとともに
、これに同期したフェイズクロック信号を生成し、これ
に基づいて所望の位相信号を生成・送出するように構成
したタイミング信号発生器において、基本クロック信号
を分周してフェイズクロック信号を生成する手段と、位
相信号のための設定時間に関する補正演算をする手段と
を具備するようにしだものである。
以下、本発明の実施例を図に基づいて説明する。
第２図は、本発明に係るタイミング信号発生器の一実施
例のブロック図、第３図は、そのタイムチャートである
。
例のブロック図、第３図は、そのタイムチャートである
。
ここで、２１はレイトジェネレータＲＧを構成する発振
器、２２は同じくレイトカウンタ、２３に才［ｉ ド−
／ Ｖ丁＄３７＋ｉｌ：Ｉ’Ｆ’ｉｌ’！Ｉ Ｑ Ａ
１．、＋序１１− ／ −−２５は同じくアダー、２６
は同じくレイトメモリ、２７は同じくラッチ、２８は同
じく同期発振器、２９はフェイズジェネレータＰＧを構
成するフェイズメモ＋）、３０は同じくラッチ、３１は
同じくフェイズカウンタ、３２は同じく可変遅延回路、
３３は同じくアダー、３４は同じくＤフリップフロップ
、３５は同じく可変遅延回路である。
器、２２は同じくレイトカウンタ、２３に才［ｉ ド−
／ Ｖ丁＄３７＋ｉｌ：Ｉ’Ｆ’ｉｌ’！Ｉ Ｑ Ａ
１．、＋序１１− ／ −−２５は同じくアダー、２６
は同じくレイトメモリ、２７は同じくラッチ、２８は同
じく同期発振器、２９はフェイズジェネレータＰＧを構
成するフェイズメモ＋）、３０は同じくラッチ、３１は
同じくフェイズカウンタ、３２は同じく可変遅延回路、
３３は同じくアダー、３４は同じくＤフリップフロップ
、３５は同じく可変遅延回路である。
第２図に示すタイミング信号発生器は、タイミング選択
信号１０１を入力としてテスト周期信号１０２とテスト
周期信号１０２に対してほぼ同期したフェイズクロック
信号１０６とを作成するレイトジェネレータＲＧ、およ
び上記フェイズクロック信号１０６等を入力して位相信
号１０３を出力するフェイズジェネレータＰＧとかう構
成されている。
信号１０１を入力としてテスト周期信号１０２とテスト
周期信号１０２に対してほぼ同期したフェイズクロック
信号１０６とを作成するレイトジェネレータＲＧ、およ
び上記フェイズクロック信号１０６等を入力して位相信
号１０３を出力するフェイズジェネレータＰＧとかう構
成されている。
テスト周期信号１０２等を作成するレイトジェネレータ
ＲＧの動作は次の通シである。
ＲＧの動作は次の通シである。
第２図、第３図において、タイミング選択信号１０１が
入力されると、それは今寸で出力されてに取シ込まれる
。ラッテ２７がテスト周期情報Ｔ ｒｏｌ、、が書き込
まれているレイトメモリ２６をアクセスし、それによっ
て読み出されたテスト周期情報Ｔ ｒａｔｅと、前回の
テスト周期設定値における基本クロック信号１０４の１
周期未満の設定値とをアダー２５によって加算演算した
ものをラッチ２４に格納したのち、これをレイトカウン
タ２２゜可変遅延回路２３に入力する。
入力されると、それは今寸で出力されてに取シ込まれる
。ラッテ２７がテスト周期情報Ｔ ｒｏｌ、、が書き込
まれているレイトメモリ２６をアクセスし、それによっ
て読み出されたテスト周期情報Ｔ ｒａｔｅと、前回の
テスト周期設定値における基本クロック信号１０４の１
周期未満の設定値とをアダー２５によって加算演算した
ものをラッチ２４に格納したのち、これをレイトカウン
タ２２゜可変遅延回路２３に入力する。
レイトカウンタ２２は、この入力値に応じ、発振器２１
の出力である基本クロック信号１０４を計数し、設定値
と一致した時点で一致信号１’０５を出力する。
の出力である基本クロック信号１０４を計数し、設定値
と一致した時点で一致信号１’０５を出力する。
この一致信号１０５は、さらに可変遅延回路２３に入力
され、ＴＲＤ時間遅延されてテスト周期信号１０２が作
成される。また、一致信号１０５は同期発振器２８にも
入力され、そこで一致信号１０５に同期していて基本ク
ロックをＮ分周したフェイズクロック信号１０６が作成
され、フェイズジェネレータＰ（）に出力される。第３
図では、分周数Ｎ＝、５としている。
され、ＴＲＤ時間遅延されてテスト周期信号１０２が作
成される。また、一致信号１０５は同期発振器２８にも
入力され、そこで一致信号１０５に同期していて基本ク
ロックをＮ分周したフェイズクロック信号１０６が作成
され、フェイズジェネレータＰ（）に出力される。第３
図では、分周数Ｎ＝、５としている。
位相信号１０３を作成するフェイズジェネレータＰＧは
、タイミング選択信号１０１を保持しているラッチ２７
の出力により、タイミング情報が書き込まれているフェ
イズメモリ２９をアクセスし、タイミング情報ＴＤを読
み出す。読み出されたタイミング情報ＴＤとレイトジェ
ネレータＲＧの可変遅延回路２３の設定値ＴＲＤとは、
アダー３３で加算演算されてラッチ３０に格納される。
、タイミング選択信号１０１を保持しているラッチ２７
の出力により、タイミング情報が書き込まれているフェ
イズメモリ２９をアクセスし、タイミング情報ＴＤを読
み出す。読み出されたタイミング情報ＴＤとレイトジェ
ネレータＲＧの可変遅延回路２３の設定値ＴＲＤとは、
アダー３３で加算演算されてラッチ３０に格納される。
ランチ３０に格納されている値により、フェイズカウン
タ３１と可変遅延回路３２．３５とが設定されるので、
フェイズカウンタ３１は、フェイズクロック信号１０６
を計数する。その一枚用力信号は、基本クロック信号１
０４の周期に等しい分解能を持った可変遅延回路３２に
よって遅延されたのち、Ｄフリップフロップ３４で基本
クロック信号１０４と同期がとられ、さらに可変遅延回
路３５によシ、遅延されて位相信号１０３が作成される
。
タ３１と可変遅延回路３２．３５とが設定されるので、
フェイズカウンタ３１は、フェイズクロック信号１０６
を計数する。その一枚用力信号は、基本クロック信号１
０４の周期に等しい分解能を持った可変遅延回路３２に
よって遅延されたのち、Ｄフリップフロップ３４で基本
クロック信号１０４と同期がとられ、さらに可変遅延回
路３５によシ、遅延されて位相信号１０３が作成される
。
以上の説明から明らかなように、本実施例によるタイミ
ング信号発生器は、位相信号の精度が単一の可変遅延回
路３２で決定しうるため、高精度の位相信号１０３をイ
τ成することができる。
ング信号発生器は、位相信号の精度が単一の可変遅延回
路３２で決定しうるため、高精度の位相信号１０３をイ
τ成することができる。
また、同期発振器２８において分周して得たフェイズク
ロック信号１０６をフェイズカウンタ３１に供給してい
るので、高速動作が可能なカウンタを使用せずに等測的
に高レイトの基本クロック信号１０４をも計数しうると
いう効果がある。
ロック信号１０６をフェイズカウンタ３１に供給してい
るので、高速動作が可能なカウンタを使用せずに等測的
に高レイトの基本クロック信号１０４をも計数しうると
いう効果がある。
なお、本実施例は、フェイズジェネレータ１６を単数で
説明したが、通常は複数のフェイスジェネレータを用い
てＩＣを試験するタイミング信号発生器を構成している
。本発明は、以上の説明から明らかなようにフェイズジ
ェネレータの使用数によって制限されるととはない。
説明したが、通常は複数のフェイスジェネレータを用い
てＩＣを試験するタイミング信号発生器を構成している
。本発明は、以上の説明から明らかなようにフェイズジ
ェネレータの使用数によって制限されるととはない。
以上、詳細に説明したように、本発明によれば、被試験
素子に印加する波形のタイミングと被試験素子からの出
力を比較判定するタイミング信号となるべき位相信号の
高精度化が可能となるので、ＩＣ，ＬＳＩのタイミング
試験の高精度化、効率向上に顕著な効果が得られる。
素子に印加する波形のタイミングと被試験素子からの出
力を比較判定するタイミング信号となるべき位相信号の
高精度化が可能となるので、ＩＣ，ＬＳＩのタイミング
試験の高精度化、効率向上に顕著な効果が得られる。
第１図は、従来のタイミング信号発生器の一例のブロッ
ク図、第２図は、本発明に係るタイミング信号発生器の
一実施例のブロック図、第３図は、そのタイムチャート
である。 ２１・・・発振器、２２・・・レイトカウンタ、２３・
・・可変遅延回路、２４・・・ラッチ、２５・・・アダ
ー、２６・・・レイトメモリ、２７・・・ランチ、２８
・・同期発振器、２９・・・フェイズメモリ、３０・・
・ラッチ、３１・・・フェイズカウンタ、３２・・・可
変遅延回路、３３・・・アダー、３４・・・Ｄフリップ
フロップ、３５・・可変遅延回路。 代理人 弁理士 福田幸作 （ほか１名） 第 ｌ 日 第 ２ 凪
ク図、第２図は、本発明に係るタイミング信号発生器の
一実施例のブロック図、第３図は、そのタイムチャート
である。 ２１・・・発振器、２２・・・レイトカウンタ、２３・
・・可変遅延回路、２４・・・ラッチ、２５・・・アダ
ー、２６・・・レイトメモリ、２７・・・ランチ、２８
・・同期発振器、２９・・・フェイズメモリ、３０・・
・ラッチ、３１・・・フェイズカウンタ、３２・・・可
変遅延回路、３３・・・アダー、３４・・・Ｄフリップ
フロップ、３５・・可変遅延回路。 代理人 弁理士 福田幸作 （ほか１名） 第 ｌ 日 第 ２ 凪
Claims (1)
- １、基本クロック信号を計数して所望のテスト同期信号
を送出するとともに、これに同期したフェイズクロック
信号を生成し、それに基づいて所望の位相信号を生成・
送出するように構成したタイミング信号発生器において
、基本クロック信号を分周してフェイズクロック信号を
生成する手段と、位相信号のだめの設定時間に関する補
正演算をする手段とを具備したことを特徴とするタイミ
ング信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202752A JP2561644B2 (ja) | 1983-10-31 | 1983-10-31 | タイミング信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202752A JP2561644B2 (ja) | 1983-10-31 | 1983-10-31 | タイミング信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096023A true JPS6096023A (ja) | 1985-05-29 |
| JP2561644B2 JP2561644B2 (ja) | 1996-12-11 |
Family
ID=16462573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202752A Expired - Lifetime JP2561644B2 (ja) | 1983-10-31 | 1983-10-31 | タイミング信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561644B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160814A (ja) * | 1986-01-09 | 1987-07-16 | Yokogawa Electric Corp | パルス発生装置 |
| US4758738A (en) * | 1986-05-06 | 1988-07-19 | Ando Electric Co., Ltd | Timing signal generating apparatus |
| US4775977A (en) * | 1985-11-19 | 1988-10-04 | Ando Electric Co., Ltd. | Pattern generating apparatus |
| US4775954A (en) * | 1985-10-02 | 1988-10-04 | Ando Electric Co., Ltd | Apparatus for generating timing signals used for testing ICs having two enable input terminals |
| US4802168A (en) * | 1986-02-07 | 1989-01-31 | Ando Electric Co., Ltd. | Test signal generating circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101023697B1 (ko) * | 2008-06-19 | 2011-03-25 | 국방과학연구소 | 프레임 생성 타이밍 발생 장치 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673930A (en) * | 1979-10-30 | 1981-06-19 | Philips Nv | Frequency synthesizer |
| JPS58184624A (ja) * | 1982-04-23 | 1983-10-28 | Hitachi Ltd | タイミング発生器 |
-
1983
- 1983-10-31 JP JP58202752A patent/JP2561644B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673930A (en) * | 1979-10-30 | 1981-06-19 | Philips Nv | Frequency synthesizer |
| JPS58184624A (ja) * | 1982-04-23 | 1983-10-28 | Hitachi Ltd | タイミング発生器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775954A (en) * | 1985-10-02 | 1988-10-04 | Ando Electric Co., Ltd | Apparatus for generating timing signals used for testing ICs having two enable input terminals |
| US4775977A (en) * | 1985-11-19 | 1988-10-04 | Ando Electric Co., Ltd. | Pattern generating apparatus |
| JPS62160814A (ja) * | 1986-01-09 | 1987-07-16 | Yokogawa Electric Corp | パルス発生装置 |
| US4802168A (en) * | 1986-02-07 | 1989-01-31 | Ando Electric Co., Ltd. | Test signal generating circuit |
| US4758738A (en) * | 1986-05-06 | 1988-07-19 | Ando Electric Co., Ltd | Timing signal generating apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2561644B2 (ja) | 1996-12-11 |
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