JPH04147069A - テスト波形生成器 - Google Patents
テスト波形生成器Info
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- JPH04147069A JPH04147069A JP2272017A JP27201790A JPH04147069A JP H04147069 A JPH04147069 A JP H04147069A JP 2272017 A JP2272017 A JP 2272017A JP 27201790 A JP27201790 A JP 27201790A JP H04147069 A JPH04147069 A JP H04147069A
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- 239000013598 vector Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZPUCINDJVBIVPJ-LJISPDSOSA-N cocaine Chemical compound O([C@H]1C[C@@H]2CC[C@@H](N2C)[C@H]1C(=O)OC)C(=O)C1=CC=CC=C1 ZPUCINDJVBIVPJ-LJISPDSOSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＬＳＩテストシステムにおいて、所望
のテスト波形を被測定デバイス（ＤＵＴ）に印加するた
めのテスト波形生成器に関する。
のテスト波形を被測定デバイス（ＤＵＴ）に印加するた
めのテスト波形生成器に関する。
従来、この種のテスト波形生成器では、例えば第８図に
示すように、タイミングジェネレータ１２ａ、１２ｂが
出力するタイミングパルスＴＧＩ。
示すように、タイミングジェネレータ１２ａ、１２ｂが
出力するタイミングパルスＴＧＩ。
ＴＧ２と、ベクタジェネレータ（例えば、同図ではベク
タメモリ１０を使用）が出力するベクタ情報ＶＤとから
、所望のテスト波形Ｔ。。７を生成している。
タメモリ１０を使用）が出力するベクタ情報ＶＤとから
、所望のテスト波形Ｔ。。７を生成している。
ここで、ベクタ情報ＶＤは、テスト波形のタイミングの
要素を含まないパターン（１″または“０”により構成
される）であり、タイミングパルスＴＧＩ、ＴＧ２は、
上記“１”または０”のベクタ情報ＶＤをいかなるタイ
ミングで発生：せるかを定めるタイミング信号である。
要素を含まないパターン（１″または“０”により構成
される）であり、タイミングパルスＴＧＩ、ＴＧ２は、
上記“１”または０”のベクタ情報ＶＤをいかなるタイ
ミングで発生：せるかを定めるタイミング信号である。
そして、上記別個に生成されたベクタ情報Ｖｌ及びタイ
ミングパルスＴＧＩ、ＴＧ２を７オーツタ（同図では、
ＡＮＤゲート１４を使用）で龜み合わせることにより、
所望フォーマットのテ；ト波形Ｔ。ａｔが生成される。
ミングパルスＴＧＩ、ＴＧ２を７オーツタ（同図では、
ＡＮＤゲート１４を使用）で龜み合わせることにより、
所望フォーマットのテ；ト波形Ｔ。ａｔが生成される。
この状況を、第９図のタイミングチャートを１照しなが
ら以下に説明する。
ら以下に説明する。
第８図、第９図において、タイミングデータメモリｌｌ
ａ、ｌｌｂは、タイミングジェネレータ１２ａ、１２ｂ
にタイミング情報（例えば、第９図の区間Ｉにおいては
後述する遅延時間１．．１を内容とする情報を含む）を
出力する。
ａ、ｌｌｂは、タイミングジェネレータ１２ａ、１２ｂ
にタイミング情報（例えば、第９図の区間Ｉにおいては
後述する遅延時間１．．１を内容とする情報を含む）を
出力する。
タイミングジェネレータ１２ａ、１２ｂでは、ピリオツ
ドクロックＣＬＫの立ち上り時がらｔｌ＋１、経過した
後、タイミングパルスＴＧＩ、ＴＣ；２をフリップフロ
ップ（ＦＦ）回路１３のセット端子Ｓ、リセット端子Ｒ
に出力する。
ドクロックＣＬＫの立ち上り時がらｔｌ＋１、経過した
後、タイミングパルスＴＧＩ、ＴＣ；２をフリップフロ
ップ（ＦＦ）回路１３のセット端子Ｓ、リセット端子Ｒ
に出力する。
一方、ベクタメモリ１０（ベクタジェネレータに相当）
は、アドレスカウンタ１５により指示されるアドレスの
ベクタ情報ＶＤをとりオツドクロックＣＬＫ毎に出力し
ている。
は、アドレスカウンタ１５により指示されるアドレスの
ベクタ情報ＶＤをとりオツドクロックＣＬＫ毎に出力し
ている。
そして、ＡＮＤゲート１４はこのベクタ情報ＶＤと前記
ＦＦ回路１３の出力とを組み合わせ、所望パターンのテ
スト波形Ｔ。ｕｌを出力する。
ＦＦ回路１３の出力とを組み合わせ、所望パターンのテ
スト波形Ｔ。ｕｌを出力する。
なお、第９図においては、テスト波形出力ＲＺ（ｒｅｔ
ｕｒｎ−ｔｏ−ｚｅｒｏ） （区間Ｉ、 ＩＶ） 、
ＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ） （
区間■）が混在した状態で示しである。
ｕｒｎ−ｔｏ−ｚｅｒｏ） （区間Ｉ、 ＩＶ） 、
ＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ） （
区間■）が混在した状態で示しである。
なお、図示はしないが、例えばタイミングデータメモリ
ｌｌａ、ｌｌｂに代えてタイミングレジスタをそれぞれ
採用し、タイミングジェネレータ１２ａ、１２ｂからは
常に一定のタイミングパルスＴＧＩ、ＴＧ２を出力して
おき、ベクタメそりｌＯの“１“、“０”の信号を変化
させることのみで波形を生成することも多い。
ｌｌａ、ｌｌｂに代えてタイミングレジスタをそれぞれ
採用し、タイミングジェネレータ１２ａ、１２ｂからは
常に一定のタイミングパルスＴＧＩ、ＴＧ２を出力して
おき、ベクタメそりｌＯの“１“、“０”の信号を変化
させることのみで波形を生成することも多い。
（１）シかし、ＤＵＴへのテスト波形のタイミングや種
類を変更させる必要がある場合（オンザフライの機能を
必要とする場合）には、タイミングジェネレータ１２ａ
、１２ｂ及びベクタメモリ１０の設定をそれぞれ変更し
なければならないという煩わしさがある。
類を変更させる必要がある場合（オンザフライの機能を
必要とする場合）には、タイミングジェネレータ１２ａ
、１２ｂ及びベクタメモリ１０の設定をそれぞれ変更し
なければならないという煩わしさがある。
すなわち、上記の場合にはタイミングデータメモリｌｌ
ａ、ｌｌｂからのタイミング情報を各ピリオツドによっ
て変化させると共に、ベクタメモリ１０の′ｌ”、“Ｏ
”の出力をも変化させなければならないことになる。
ａ、ｌｌｂからのタイミング情報を各ピリオツドによっ
て変化させると共に、ベクタメモリ１０の′ｌ”、“Ｏ
”の出力をも変化させなければならないことになる。
（２）また、テスト波形のデータは、ＣＡＥシステムの
シミュレーシ目ンデータを元に作られる場合が多いが、
このシミュレーシッンデータは、ベクタの“１′″、
００″の反転がどのようなタイミングで行われるかとい
う情報である。
シミュレーシ目ンデータを元に作られる場合が多いが、
このシミュレーシッンデータは、ベクタの“１′″、
００″の反転がどのようなタイミングで行われるかとい
う情報である。
このようなベクタデータから、従来のフォーマツタを用
いてベクタを生成する場合、該ベクタデータを所定の時
間間隔（ピリオツド）に分割し、これらの各時間間隔内
において、該ベクタデータをタイミングの要素（第９図
に示すｔｌ＋ ｔｚ）とベクタの要素（“１”、“０
”）とに分けて定義しなければならないが、この場合の
トランスレーションのためのソフトウェアが複雑になる
という不都合がある。
いてベクタを生成する場合、該ベクタデータを所定の時
間間隔（ピリオツド）に分割し、これらの各時間間隔内
において、該ベクタデータをタイミングの要素（第９図
に示すｔｌ＋ ｔｚ）とベクタの要素（“１”、“０
”）とに分けて定義しなければならないが、この場合の
トランスレーションのためのソフトウェアが複雑になる
という不都合がある。
（３）さらに、タイミングジェネレータ１２ａ、１２ｂ
から常にタイミングパルスＴＧＩ、ＴＧ２を出力してお
き、ベクタメモリｌＯの“１”Ｏ″信号みで波形を生成
する場合においては、ベクタメモリ１０がベクタ情報と
して“Ｏ”を連続出力するようなときには、タイミング
ジェネレータ１２ａ、１２ｂは、常に、タイミングパル
スＴＧ１、ＴＧ２を出力し続けるという不都合も生じる
。
から常にタイミングパルスＴＧＩ、ＴＧ２を出力してお
き、ベクタメモリｌＯの“１”Ｏ″信号みで波形を生成
する場合においては、ベクタメモリ１０がベクタ情報と
して“Ｏ”を連続出力するようなときには、タイミング
ジェネレータ１２ａ、１２ｂは、常に、タイミングパル
スＴＧ１、ＴＧ２を出力し続けるという不都合も生じる
。
本発明は、発生できるテスト波形の自由度が高く、かつ
ソフトウェアを複雑にすることなく、所望のテスト波形
をＯＵＴに印加するためのテスト波形生成器を提供する
ことを目的とする。
ソフトウェアを複雑にすることなく、所望のテスト波形
をＯＵＴに印加するためのテスト波形生成器を提供する
ことを目的とする。
本発明は、上記目的を達成するために提案されたもので
あって、タイミング情報が格納された記憶部と、該記憶
部からタイミング情報を入力し該タイミング情報に基づ
き所定時刻にタイミングパルスを出力するタイミング発
生部と、該タイミング発生部からのパルスを入力しテス
ト波形を出力する波形発生部とからなるテスト波形生成
器であって、前記タイミング発生部を、タイミングパル
スの出力時刻が、（１）ビリオツドクロックを基準とし
て定まるようにするか、あるいは（２）既出力のタイミ
ングパルスを基準として定まるように構成してなること
を特徴とする。
あって、タイミング情報が格納された記憶部と、該記憶
部からタイミング情報を入力し該タイミング情報に基づ
き所定時刻にタイミングパルスを出力するタイミング発
生部と、該タイミング発生部からのパルスを入力しテス
ト波形を出力する波形発生部とからなるテスト波形生成
器であって、前記タイミング発生部を、タイミングパル
スの出力時刻が、（１）ビリオツドクロックを基準とし
て定まるようにするか、あるいは（２）既出力のタイミ
ングパルスを基準として定まるように構成してなること
を特徴とする。
・〔作用〕
本発明においては、テスト波形のタイミング情報は、メ
モリ等の記憶部に格納されている。タイミング発生部は
、この記憶部からタイミング情報を入力する。このタイ
ミング情報は、所定の基準時刻についての信号が入力さ
れたときに、タイミングパルスを出力するか否か、出力
する場合にはいつ出力するか等の情報を含んでいる。そ
して、タイミングパルスを出力する場合には、前記基準
時刻から所定時間の遅延後、タイミングパルスを出力す
る。
モリ等の記憶部に格納されている。タイミング発生部は
、この記憶部からタイミング情報を入力する。このタイ
ミング情報は、所定の基準時刻についての信号が入力さ
れたときに、タイミングパルスを出力するか否か、出力
する場合にはいつ出力するか等の情報を含んでいる。そ
して、タイミングパルスを出力する場合には、前記基準
時刻から所定時間の遅延後、タイミングパルスを出力す
る。
上記基準時刻として、ピリオツドクロックの立ち上り時
、立ち下り時、あるいはピリオツドクロックのランプ電
圧が一定値を切る時等が採用される。
、立ち下り時、あるいはピリオツドクロックのランプ電
圧が一定値を切る時等が採用される。
ここで、ピリオツドクロックのサイクル（時間幅）と、
希望するテスト波形のサイクルとは必ずしも一致してい
なくてもよい。
希望するテスト波形のサイクルとは必ずしも一致してい
なくてもよい。
したがって、タイミング発生器の遅延時刻を調節するこ
とで、各種のフォーマットに対応するテスト波形が生成
される。
とで、各種のフォーマットに対応するテスト波形が生成
される。
そして、波形発生部はタイミング発生部からのパルスを
入力し、該パルスに基づ（テスト波形を出力する。
入力し、該パルスに基づ（テスト波形を出力する。
また、タイミング発生部が出力した先行するタイミング
パルスの立ち上り時等を基準時刻として、所定時間の遅
延後にタイミングパルスを出力することもできる。
パルスの立ち上り時等を基準時刻として、所定時間の遅
延後にタイミングパルスを出力することもできる。
Ｃ実施例〕
第１図は、本発明のテスト波形生成器の第１実施例を示
すブロック図である。
すブロック図である。
同図において、タイミング情報が格納される記憶部とし
て一対のタイミングデータメモリｌａ。
て一対のタイミングデータメモリｌａ。
１ｂが、タイミング発生部として同じく一対のタイミン
グジェネレータ２ａ、２ｂが、波形発生部としてＦＦ回
路３及びバッファ４が使用されている。
グジェネレータ２ａ、２ｂが、波形発生部としてＦＦ回
路３及びバッファ４が使用されている。
上記のタイミングデータメモリｌａ、Ｉｂは、アドレス
カウンタ５からのアドレス信号を入力し、該アドレスの
タイミング情報をタイミングジェネレータ２ａ、２ｂに
それぞれ出力する。
カウンタ５からのアドレス信号を入力し、該アドレスの
タイミング情報をタイミングジェネレータ２ａ、２ｂに
それぞれ出力する。
タイミングジェネレータ２ａ、２ｂは、プログラマブル
遅延回路、カウンタ、ランプ波形による遅延発生回路等
のプログラマブル遅延発生回路群から適宜選択すること
ができる。
遅延回路、カウンタ、ランプ波形による遅延発生回路等
のプログラマブル遅延発生回路群から適宜選択すること
ができる。
上記タイミング情報は、タイミングジェネレータ２ａ、
２ｂがタイミングパルスＴＧＩ、ＴＣ；２を出力するか
否かの情報、及び出力する場合にはいつ出力するかの時
間情報（後述する１、、１．等）を含んでいる。
２ｂがタイミングパルスＴＧＩ、ＴＣ；２を出力するか
否かの情報、及び出力する場合にはいつ出力するかの時
間情報（後述する１、、１．等）を含んでいる。
タイミングジェネレータ２ａ、２ｂは、上記メモリ１ａ
、１ｂからのタイミング情報の他、ピリオツドクロック
ＣＬＫをも人力している。そして、ＲＺ、ＮＲＺ等の信
号を生成する場合には、ＣＬＫの立ち上りから所定時間
（前記ｔ＋、Ｌｚ等）遅延してタイミングパルスＴＧＩ
、ＴＧ２をそれぞれ出力する。
、１ｂからのタイミング情報の他、ピリオツドクロック
ＣＬＫをも人力している。そして、ＲＺ、ＮＲＺ等の信
号を生成する場合には、ＣＬＫの立ち上りから所定時間
（前記ｔ＋、Ｌｚ等）遅延してタイミングパルスＴＧＩ
、ＴＧ２をそれぞれ出力する。
なお、ＣＬＫは前記アドレスカウンタ５にも入力されて
いる。アドレスカウンタ５は、ＣＬＫのビリオツド毎に
順次新たなアドレスをタイミングデータメモリｌａ、ｌ
ｂに出力し、該メモリの所定アドレスに格納されている
タイミング情報を順次タイミングジェネレータ２ａ、２
ｂに出力している。
いる。アドレスカウンタ５は、ＣＬＫのビリオツド毎に
順次新たなアドレスをタイミングデータメモリｌａ、ｌ
ｂに出力し、該メモリの所定アドレスに格納されている
タイミング情報を順次タイミングジェネレータ２ａ、２
ｂに出力している。
上記のタイミングパルスＴＧＩ、ＴＧ２は、ＦＦ回路３
のセット端子Ｓ、リセット端子Ｒに入力される。そして
、ＦＦ回路３はバッファ４を介して所望のテスト波形Ｔ
ＯＵＴを出力することができる。
のセット端子Ｓ、リセット端子Ｒに入力される。そして
、ＦＦ回路３はバッファ４を介して所望のテスト波形Ｔ
ＯＵＴを出力することができる。
第１図に示す波形生成器では、生成するべき所望テスト
波形Ｔ。ＵＴを任意の時間間隔（すなわち、ＣＬＫのビ
リオツドで）に適宜分割する。そして、テスト波形Ｔ。
波形Ｔ。ＵＴを任意の時間間隔（すなわち、ＣＬＫのビ
リオツドで）に適宜分割する。そして、テスト波形Ｔ。
Ｕ、の立ち上り、立ち下りの時刻を、ピリオツドの開始
点からの時間Ｌ＋、Ｌ２等で定義している。
点からの時間Ｌ＋、Ｌ２等で定義している。
ここで、この「ピリオツドの開始点からの時間。
は、各ピリオツドの範囲内で定義してもよいし、後続の
ピリオツドにわたって定義してもよい。
ピリオツドにわたって定義してもよい。
以下、上記のテスト波形生成器の動作を説明する。
まず、タイミングジェネレータ２ａ、２ｂは、ＣＬＫが
入力されると、タイミングパルスＴＧＩ。
入力されると、タイミングパルスＴＧＩ。
ＴＧ２を出力するか否かを判断し、出力する場合には、
ＣＬＫの立ち上り時刻から所定時間（ｔｌ。
ＣＬＫの立ち上り時刻から所定時間（ｔｌ。
ｔ２等）経過した後にパルスＴＧＩ、ＴＧ２をＦＦ回路
３に出力する。
３に出力する。
このＴＧＩ、ＴＧ２を出力するか否かの情報、あるいは
ＴＧＩ、ＴＧ２を出力する場合におけ上記時間情報（す
なわち、ｔｌ＋ ｔ２等）は、タイミングデータメモ
リＩａ、Ｉ’ｂから各ピリオツド毎に与えられる。
ＴＧＩ、ＴＧ２を出力する場合におけ上記時間情報（す
なわち、ｔｌ＋ ｔ２等）は、タイミングデータメモ
リＩａ、Ｉ’ｂから各ピリオツド毎に与えられる。
上記ＴＧＩはＦＦ回路３のＳ端子に、ＴＧ２は同じ（Ｒ
端子に入力され、第２図（Ａ）に示すような、ピリオツ
ドの範囲内あるいはピリオツドの範囲を越えた範囲にお
けるテスト波形Ｔ。ｕ７が定義される。
端子に入力され、第２図（Ａ）に示すような、ピリオツ
ドの範囲内あるいはピリオツドの範囲を越えた範囲にお
けるテスト波形Ｔ。ｕ７が定義される。
同図（Ａ）において、テスト波形Ｔ。Ｉ、アは、ＲＺ、
ＮＲＺが混在したデータ列として表されており、区間■
においては、ピリオツドの範囲内における波形ＲＺが生
成されている。
ＮＲＺが混在したデータ列として表されており、区間■
においては、ピリオツドの範囲内における波形ＲＺが生
成されている。
すなわち、タイミングジェネレータ２ａは、ＣＬＫの立
ち上りから１＋（この時間は、タイミングデータメモリ
１ａの所定アドレスに格納されたベクタ情報に基く、以
下Ｌｚ、ｔ’ ｌ＋ ｔｌ ｚについて同じ、）後に
ＦＦ回路３のＳ端子にＴＧＩを出力し、タイミングジェ
ネレータ２ｂは、ＣＬＫの立ち上りからｔ２後にＦＦ回
路３のＲ端子にＴＧ２を出力する。ＦＦ回路３は、上記
ＴＧＩによるセット、ＴＧ２によるリセットにより形成
される信号ＲＺをバッファ４を介してＤＵＴ等に出力す
る。
ち上りから１＋（この時間は、タイミングデータメモリ
１ａの所定アドレスに格納されたベクタ情報に基く、以
下Ｌｚ、ｔ’ ｌ＋ ｔｌ ｚについて同じ、）後に
ＦＦ回路３のＳ端子にＴＧＩを出力し、タイミングジェ
ネレータ２ｂは、ＣＬＫの立ち上りからｔ２後にＦＦ回
路３のＲ端子にＴＧ２を出力する。ＦＦ回路３は、上記
ＴＧＩによるセット、ＴＧ２によるリセットにより形成
される信号ＲＺをバッファ４を介してＤＵＴ等に出力す
る。
また、区間■、■においては、ピリオツドの範囲を越え
た波形が生成されている。
た波形が生成されている。
すなわち、タイミングジェネレータ２ａは、第２図（Ａ
）における３番目のＣＬＫの立ち上りがらｔＬ、後にＴ
ＧＩを、タイミングジェネレータ２ｂは、同じく３番目
のＣＬＫの立ち上りがらｔ′後にＴＧ２を出力する。こ
れにより、区間ｍにおいてはＮＲＺ、区間■においては
ＲＺの波形が生成されている。
）における３番目のＣＬＫの立ち上りがらｔＬ、後にＴ
ＧＩを、タイミングジェネレータ２ｂは、同じく３番目
のＣＬＫの立ち上りがらｔ′後にＴＧ２を出力する。こ
れにより、区間ｍにおいてはＮＲＺ、区間■においては
ＲＺの波形が生成されている。
第２図（Ａ）においては、ＣＬＫの−の立ち上り時刻を
基準として、テスト波形Ｔ。ＩＩアの一波形についての
立ち上り及び立ち下り時刻を、定めているが、本実施例
はこれに限定されるものではない。例えば、第２図（Ｂ
）に示すようにＣＬＫの異なる立ち上り時刻を基準とし
て、テスト波形Ｔ。ｕｔの一波形についての立ち上り及
び立ち下り時刻を定めることもできる。
基準として、テスト波形Ｔ。ＩＩアの一波形についての
立ち上り及び立ち下り時刻を、定めているが、本実施例
はこれに限定されるものではない。例えば、第２図（Ｂ
）に示すようにＣＬＫの異なる立ち上り時刻を基準とし
て、テスト波形Ｔ。ｕｔの一波形についての立ち上り及
び立ち下り時刻を定めることもできる。
同図（Ｂ）において、例えば、ＴｏＬ＋７の一番目の波
形においては、立ち上りについては１番目のＣＬＫの立
ち上りを、立ち下りについては２番目のＣＬＫの立ち上
りを基準時刻としている。
形においては、立ち上りについては１番目のＣＬＫの立
ち上りを、立ち下りについては２番目のＣＬＫの立ち上
りを基準時刻としている。
第３図は、本発明のテスト波形生成器の第２実施例を示
すブロック図である。
すブロック図である。
同図において、ビリオツドクロックＣＬＫは第１図の場
合と異なりテスト波形の生成には直接寄与していない。
合と異なりテスト波形の生成には直接寄与していない。
そして、タイミングジェネレータ２ａ及びアドレスカウ
ンタ５ａは、タイミングジェネレータ２ｂの出力を人力
とし、タイミングジェネレータ２ｂ及びアドレスカウン
タ５ｂは、タイミングジェネレータ２ａの出力を人力と
している。
ンタ５ａは、タイミングジェネレータ２ｂの出力を人力
とし、タイミングジェネレータ２ｂ及びアドレスカウン
タ５ｂは、タイミングジェネレータ２ａの出力を人力と
している。
第３図の波形生成器の動作を第４図のタイミングチャー
トを参照しながら簡単に説明する。
トを参照しながら簡単に説明する。
まず、区間Ｉにおけるテスト波形ＴＯＵアの１番目の波
形について説明する。
形について説明する。
タイミングジェネレータ２ａは、タイミングジェネレー
タ２ｂの直前のタイミングパルスＴＧ２の出力から所定
時間後にタイミングパルスＴＧＩ（第４図の１番目のＴ
ＧＩ）を出力する。
タ２ｂの直前のタイミングパルスＴＧ２の出力から所定
時間後にタイミングパルスＴＧＩ（第４図の１番目のＴ
ＧＩ）を出力する。
一方、タイミングジェネレータ２ｂは、直前のタイミン
グジェネレータ２ａのタイミングパルスＴＧＩの出力か
らｔ１後にタイミングパルスＴＧ２を出力する。
グジェネレータ２ａのタイミングパルスＴＧＩの出力か
らｔ１後にタイミングパルスＴＧ２を出力する。
次に、テスト波形ＴＯＯＴの２番目の波形についても同
様に、タイミングジェネレータ２ａは直前のタイミング
パルスＴＧ２のパルス出力からＬ２後にタイミングパル
スＴＣ；１（第４図の２番目のＴＧＩ）を出力する。
様に、タイミングジェネレータ２ａは直前のタイミング
パルスＴＧ２のパルス出力からＬ２後にタイミングパル
スＴＣ；１（第４図の２番目のＴＧＩ）を出力する。
以下、上記ＴＧＩの出力からｔ１１後に、タイミングジ
ェネレータ２ｂはＴＧ２を出力し、このＴＧ２の出力か
らｔ１２後に、タイミングジェネレータ２ａはＴＧＩ（
図示はしていない）を出力する。
ェネレータ２ｂはＴＧ２を出力し、このＴＧ２の出力か
らｔ１２後に、タイミングジェネレータ２ａはＴＧＩ（
図示はしていない）を出力する。
このようにして、ＦＦ回路３はバッファ４を介して、区
間ＩにおいてＲＺのテスト波形Ｔ。ａ７を先ず出力し、
次いで区間■においてＮＲＺ、区間■においてＲＺのテ
スト波形Ｔ。ｕ７を生成することができる。
間ＩにおいてＲＺのテスト波形Ｔ。ａ７を先ず出力し、
次いで区間■においてＮＲＺ、区間■においてＲＺのテ
スト波形Ｔ。ｕ７を生成することができる。
第５図は、本発明のテスト波形生成器の第３実施例を示
すブロック図である。
すブロック図である。
同図において、ピリオツドクロックＣＬＫは、第３図の
波形生成器と同様、テスト波形の生成には直接寄与しな
い。タイミングジェネレータ２ａ。
波形生成器と同様、テスト波形の生成には直接寄与しな
い。タイミングジェネレータ２ａ。
２ｂは、他方のジェネレータ２ｂ、２ａのタイミングパ
ルスＴＧＩ、ＴＧ２を基準時刻とせずに、先行する自己
のタイミングパルスＴＧＩ、ＴＧ２を基準時刻としてＬ
＋、Ｌｚ等を定義する。
ルスＴＧＩ、ＴＧ２を基準時刻とせずに、先行する自己
のタイミングパルスＴＧＩ、ＴＧ２を基準時刻としてＬ
＋、Ｌｚ等を定義する。
第６図は、第５図の波形生成器の動作を説明するタイミ
ングチャートである。
ングチャートである。
第６図におけるテスト波形Ｔ。ｔＩ７の２番目の波形に
おいて、タイミングジェネレータ２ａは自己の先行する
（この場合には、一つ前の）タイミングパルスＴＧ１か
らｔ１後に２番目のタイミングパルスＴＧＩを出力する
。
おいて、タイミングジェネレータ２ａは自己の先行する
（この場合には、一つ前の）タイミングパルスＴＧ１か
らｔ１後に２番目のタイミングパルスＴＧＩを出力する
。
タイミングジェネレータ２ｂも、２ａと同様、一つ前の
タイミングパルスＴＧ２のパルス出力からｔ２後にタイ
ミングパルスＴＧ２を出力する。
タイミングパルスＴＧ２のパルス出力からｔ２後にタイ
ミングパルスＴＧ２を出力する。
図示されていない３番目の波形は、２番目のＴＧｌから
ｔ１１後にタイミングジェネレータ２ａが３番目のＴＧ
Ｉを、２番目のＴＧ２からｔ′後にタイミングジェネレ
ータ２ｂが３番目のＴＧ２を出力することにより生成さ
れる。
ｔ１１後にタイミングジェネレータ２ａが３番目のＴＧ
Ｉを、２番目のＴＧ２からｔ′後にタイミングジェネレ
ータ２ｂが３番目のＴＧ２を出力することにより生成さ
れる。
このようにして、ＦＦ回路３はバッファ４を介して、区
間Ｉ及び■においてはＲＺを出力し、区間■においては
ＮＲＺを出力し、所望のテスト波形が生成される。
間Ｉ及び■においてはＲＺを出力し、区間■においては
ＮＲＺを出力し、所望のテスト波形が生成される。
なお、第１図、第３図、第５図の実施例では、タイミン
グデータメモリｌａ、ｌｂ、タイミングジェネレータ２
ａ、２ｂをそれぞれ一対とし、波形発生部をＦＦ回路３
とバッファ４とにより構成したが、本発明はこれに限定
されない。
グデータメモリｌａ、ｌｂ、タイミングジェネレータ２
ａ、２ｂをそれぞれ一対とし、波形発生部をＦＦ回路３
とバッファ４とにより構成したが、本発明はこれに限定
されない。
例えば、タイミングデータメモリ及びタイミングジェネ
レータをそれぞれ３セツト（図示せず）づつ用意すると
共に、第７図に示すようなＦＦ回路３ａ〜３Ｃ及びＥＸ
ＯＲゲート６ａ、ＮＯＴゲート６ｂ、６ｃにより波形生
成部を構成することもできる。
レータをそれぞれ３セツト（図示せず）づつ用意すると
共に、第７図に示すようなＦＦ回路３ａ〜３Ｃ及びＥＸ
ＯＲゲート６ａ、ＮＯＴゲート６ｂ、６ｃにより波形生
成部を構成することもできる。
すなわち、本発明では、例えば第７図のようにタイミン
グデータメモリ、波形生成部等の各構成要素を自在に変
更することにより複雑なテスト波形を生成することがで
きる。
グデータメモリ、波形生成部等の各構成要素を自在に変
更することにより複雑なテスト波形を生成することがで
きる。
以上述べたように、本発明によれば、以下の効果を奏す
ることができる。
ることができる。
（１）例えば、ビリオ・ンドクロックとテスト波形との
ピリオツドが一致しない場合であっても所望パターンの
テスト波形を容易に生成できる。
ピリオツドが一致しない場合であっても所望パターンの
テスト波形を容易に生成できる。
（２）また、オン・ザ・フライの機能を必要とする場合
であっても、フォーマットの変更を容易に行うことがで
きる。
であっても、フォーマットの変更を容易に行うことがで
きる。
（３） ＣＡ Ｅシステムのシミニレ−ジョンデータに
よりベクタ情報を作成する場合においても、容易にトラ
ンスレーションのためのソフトウェアを組むことができ
る。
よりベクタ情報を作成する場合においても、容易にトラ
ンスレーションのためのソフトウェアを組むことができ
る。
（４）“０”が連続して出力されるような場合、タイミ
ングジェネレータからの出力をゼロにすることができる
。
ングジェネレータからの出力をゼロにすることができる
。
第１図は本発明のテスト波形生成器の第１実施例を示す
ブロック図である。 第２図（Ａ）、（Ｂ）は第１図のブロック図のビイミン
グチャートである。 第３図は本発明のテスト波形生成器の第２実施Ｂを示す
ブロック図である。 第４図は第３関のブロック図のタイミングチャートであ
る。 第５図は本発明のテスト波形生成器の第３実施θを示す
ブロック図である。 第６図は第５図のブロック図のタイミングチャートであ
る。 第７図は本発明のテスト波形生成器の他の設計裟更例を
示すブロック図である。 第８図は従来のテスト波形生成器を示すブロック図であ
る。 第９図は第８図のブロック図のタイミングチャートであ
る。 ｌａ、ｌｂ・・−タイミングメモリ（記憶部）２ａ、２
ｂ・・・タイミングジェネレータ（タイミング発生部） ３・・・ＦＦ回路 ン ４・・・バッファ （３及び４・・・波形発住部） ＣＬＫ・−・ビリオツドクロック
ブロック図である。 第２図（Ａ）、（Ｂ）は第１図のブロック図のビイミン
グチャートである。 第３図は本発明のテスト波形生成器の第２実施Ｂを示す
ブロック図である。 第４図は第３関のブロック図のタイミングチャートであ
る。 第５図は本発明のテスト波形生成器の第３実施θを示す
ブロック図である。 第６図は第５図のブロック図のタイミングチャートであ
る。 第７図は本発明のテスト波形生成器の他の設計裟更例を
示すブロック図である。 第８図は従来のテスト波形生成器を示すブロック図であ
る。 第９図は第８図のブロック図のタイミングチャートであ
る。 ｌａ、ｌｂ・・−タイミングメモリ（記憶部）２ａ、２
ｂ・・・タイミングジェネレータ（タイミング発生部） ３・・・ＦＦ回路 ン ４・・・バッファ （３及び４・・・波形発住部） ＣＬＫ・−・ビリオツドクロック
Claims (2)
- （１）タイミング情報が格納された記憶部と、該記憶部
からタイミング情報を入力し該タイミング情報に基づき
所定時刻にタイミングパルスを出力するタイミング発生
部と、該タイミング発生部からのパルスを入力しテスト
波形を出力する波形発生部とからなるテスト波形生成器
であって、前記タイミング発生部を、タイミングパルス
の出力時刻がピリオッドクロックを基準として定まるよ
うに構成してなることを特徴とするテスト波形生成器。 - （２）タイミング情報が格納された記憶部と、該記憶部
からタイミング情報を入力し該タイミング情報に基づき
所定時刻にタイミングパルスを出力するタイミング発生
部と、該タイミング発生部からのパルスを入力しテスト
波形を出力する波形発生部とからなるテスト波形生成器
であって、前記タイミング発生部を、タイミングパルス
の出力時刻が既出力のタイミングパルスを基準として定
まるように構成してなることを特徴とするテスト波形生
成器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272017A JPH04147069A (ja) | 1990-10-09 | 1990-10-09 | テスト波形生成器 |
| DE19914132596 DE4132596A1 (de) | 1990-10-09 | 1991-09-30 | Testfunktionsgenerator |
| US07/976,683 US5293080A (en) | 1990-10-09 | 1992-11-16 | Method and apparatus for generating test waveforms to be applied to a device under test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272017A JPH04147069A (ja) | 1990-10-09 | 1990-10-09 | テスト波形生成器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147069A true JPH04147069A (ja) | 1992-05-20 |
Family
ID=17507974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272017A Pending JPH04147069A (ja) | 1990-10-09 | 1990-10-09 | テスト波形生成器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04147069A (ja) |
| DE (1) | DE4132596A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07225261A (ja) * | 1994-02-09 | 1995-08-22 | Advantest Corp | 半導体試験装置用パターン発生器 |
-
1990
- 1990-10-09 JP JP2272017A patent/JPH04147069A/ja active Pending
-
1991
- 1991-09-30 DE DE19914132596 patent/DE4132596A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE4132596A1 (de) | 1992-04-16 |
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