JPS63271180A - 集積回路用試験装置 - Google Patents
集積回路用試験装置Info
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- JPS63271180A JPS63271180A JP62104545A JP10454587A JPS63271180A JP S63271180 A JPS63271180 A JP S63271180A JP 62104545 A JP62104545 A JP 62104545A JP 10454587 A JP10454587 A JP 10454587A JP S63271180 A JPS63271180 A JP S63271180A
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- 238000012360 testing method Methods 0.000 title claims abstract description 124
- 230000015654 memory Effects 0.000 claims abstract description 37
- 230000004044 response Effects 0.000 claims description 15
- 238000012795 verification Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
クロックに基づき所定のテストパターンを順次被試験集
積回路に印加してその応答を所定の期待値と比較するこ
とにより該被試験集積回路の良否を判定するようにした
装置において、該クロックに応答して１ずつカウントア
ツプするカウンタと、予め指定された所定値が格納され
たレジスタ回路と、該所定値と該カウンタの内容とを照
合し、該照合に基づき所定の制御信号を出力する照合回
路と、互いに異なる印加態様を規定した複数のタイミン
グデータを有し、該タイミングデータのいずれか１つを
上述の制御信号に基づき出力するタイミングデータ出力
回路とを備え、上述のレジスタ回路内の所定値を適宜選
定することにより、テストパターンの被試験集積回路へ
の印加態様を任意のテストパターン実行時に変更可能と
し、効率的な試験の実施を行い得るものである。
積回路に印加してその応答を所定の期待値と比較するこ
とにより該被試験集積回路の良否を判定するようにした
装置において、該クロックに応答して１ずつカウントア
ツプするカウンタと、予め指定された所定値が格納され
たレジスタ回路と、該所定値と該カウンタの内容とを照
合し、該照合に基づき所定の制御信号を出力する照合回
路と、互いに異なる印加態様を規定した複数のタイミン
グデータを有し、該タイミングデータのいずれか１つを
上述の制御信号に基づき出力するタイミングデータ出力
回路とを備え、上述のレジスタ回路内の所定値を適宜選
定することにより、テストパターンの被試験集積回路へ
の印加態様を任意のテストパターン実行時に変更可能と
し、効率的な試験の実施を行い得るものである。
本発明は、集積回路用試験装置に関し、より詳細には、
所定の入力テストデータを被試験集積回路に印加し、該
入力テストデータに対応して該被試験集積回路から出力
される応答信号を所定の出力期待テストデータと比較す
ることにより、該被試験集積回路の良否を判定するよう
にした装置に関する。
所定の入力テストデータを被試験集積回路に印加し、該
入力テストデータに対応して該被試験集積回路から出力
される応答信号を所定の出力期待テストデータと比較す
ることにより、該被試験集積回路の良否を判定するよう
にした装置に関する。
第６図には従来形の一例としてのストアード・レスポン
ス方式による集積回路用試験装置の構成がブロック的に
示される。同図において、６１は所定時間毎にクロック
を発生するレートジェネレータを示し、６２はアドレス
カウンタであって、該クロックに応答して次段のバッフ
ァメモリ６３内のアドレスを順次更新していく機能を有
している。
ス方式による集積回路用試験装置の構成がブロック的に
示される。同図において、６１は所定時間毎にクロック
を発生するレートジェネレータを示し、６２はアドレス
カウンタであって、該クロックに応答して次段のバッフ
ァメモリ６３内のアドレスを順次更新していく機能を有
している。
このバッファメモリ６３には各アドレス１〜ｍに対応し
て、被試験集積回路（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
５ｔ；Ｄ、Ｕ、Ｔ、）６７を試験するための入力データ
と、該入力データに対応して設定された出力期待データ
と、該データの印加態様を規定するためのタイミング切
替ビットとが格納されている。このタイミング切替ビッ
トは、第６図の例示では２ビツトにより構成されている
ので、４種類の印加態様を規定することができる。この
４種類の印加態様は、タイミングデータ出力回路６４内
にデータとして格納さ゛ れている。すなわちこの場合
、タイミングデータ出力回路６４は、バッファメモリ６
３から供給されるタイミング切替ビット信号のビット組
合せ（例えばｒｏ ０Ｊ ）に応じて１組の遅延データ
およびパルス幅データ（Ｄｏ 、 Ｗｏ ）を出力する
。
て、被試験集積回路（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅ
５ｔ；Ｄ、Ｕ、Ｔ、）６７を試験するための入力データ
と、該入力データに対応して設定された出力期待データ
と、該データの印加態様を規定するためのタイミング切
替ビットとが格納されている。このタイミング切替ビッ
トは、第６図の例示では２ビツトにより構成されている
ので、４種類の印加態様を規定することができる。この
４種類の印加態様は、タイミングデータ出力回路６４内
にデータとして格納さ゛ れている。すなわちこの場合
、タイミングデータ出力回路６４は、バッファメモリ６
３から供給されるタイミング切替ビット信号のビット組
合せ（例えばｒｏ ０Ｊ ）に応じて１組の遅延データ
およびパルス幅データ（Ｄｏ 、 Ｗｏ ）を出力する
。
６５は波形フォーマツタであって、バッファメモリ６３
からの入力データを実際の入力テストパターンに成形し
、該入力テストパターンをタイミングデータ出力回路６
４から指示されるタイミングで被試験集積回路６７に印
加する機能を有している。６６はコンパレータであって
、バッファメモリ６３からの出力期待データを実際の出
力期待テストパターンに変換し、上述の入力テストパタ
ーンに対して該被試験集積回路６７から出力された応答
信号と該出力期待テストパターンとの比較を、該タイミ
ングデータ出力回路６４からの出力判定タイミングで行
い、この判定結果に基づき被試験集積回路６７の良否を
指示する機能を有している。
からの入力データを実際の入力テストパターンに成形し
、該入力テストパターンをタイミングデータ出力回路６
４から指示されるタイミングで被試験集積回路６７に印
加する機能を有している。６６はコンパレータであって
、バッファメモリ６３からの出力期待データを実際の出
力期待テストパターンに変換し、上述の入力テストパタ
ーンに対して該被試験集積回路６７から出力された応答
信号と該出力期待テストパターンとの比較を、該タイミ
ングデータ出力回路６４からの出力判定タイミングで行
い、この判定結果に基づき被試験集積回路６７の良否を
指示する機能を有している。
第７図（ａ）〜（ｃ）には上述した従来形装置による入
力テストパターンの波形の一例が示される。
力テストパターンの波形の一例が示される。
上述した従来形装置は、バッファメモリ６３内で予め各
アドレス、すなわち試験用のテストデータに１対１で対
応して設定されたタイミング切替ビットに基づき、被試
験集積回路の試験を行うように構成されている。言い換
えると、実行されるテストパターンがバッファメモリ６
３内で何番目に格納されているかに応じて、該実行され
るテストパターンの印加態様が固定的に設定されている
。
アドレス、すなわち試験用のテストデータに１対１で対
応して設定されたタイミング切替ビットに基づき、被試
験集積回路の試験を行うように構成されている。言い換
えると、実行されるテストパターンがバッファメモリ６
３内で何番目に格納されているかに応じて、該実行され
るテストパターンの印加態様が固定的に設定されている
。
従って、例えばバッファメモリ６３内でｎ番目に格納さ
れているテストパターンデータを実行する場合に、該ｎ
番目に規定された印加態様と異なる別の印加態様で該テ
ストパターンデータを実行することは不可能である。す
なわち、テストパターンの印加態様を任意のテストパタ
ーン実行時に変更することはできない。
れているテストパターンデータを実行する場合に、該ｎ
番目に規定された印加態様と異なる別の印加態様で該テ
ストパターンデータを実行することは不可能である。す
なわち、テストパターンの印加態様を任意のテストパタ
ーン実行時に変更することはできない。
これに対処するためには、被試験集積回路の試験を行う
のに必要とするテストパターンのすべての印加態様を規
定した膨大な量のタイミング切替ビットをバッファメモ
リ内に備える必要がある。
のに必要とするテストパターンのすべての印加態様を規
定した膨大な量のタイミング切替ビットをバッファメモ
リ内に備える必要がある。
これは、バッファメモリの容量が増大することを意味す
る。これによって、■バッファメモリ自体が大きくなり
、ディスク、ＣＰＵメモリ等のメモリ空間の確保が必要
となる、■バッファメモリ内の情報量が増大するので、
その情報管理が大変である、■バッファメモリの書換え
時間の増大に伴い試験に要する時間が増加する、等の問
題点が生じていた。
る。これによって、■バッファメモリ自体が大きくなり
、ディスク、ＣＰＵメモリ等のメモリ空間の確保が必要
となる、■バッファメモリ内の情報量が増大するので、
その情報管理が大変である、■バッファメモリの書換え
時間の増大に伴い試験に要する時間が増加する、等の問
題点が生じていた。
本発明は、上述した従来技術における問題点に鑑み創作
されたもので、テストパターンの印加態様を任意のテス
トパターン実行時に変更することができると共に、バッ
ファメモリの書換えを不要とし、効率的な試験を行うこ
とができる集積回路用試験装置を提供することを目的と
している。
されたもので、テストパターンの印加態様を任意のテス
トパターン実行時に変更することができると共に、バッ
ファメモリの書換えを不要とし、効率的な試験を行うこ
とができる集積回路用試験装置を提供することを目的と
している。
上述した従来技術における問題点は、第１図の本発明の
原理ブロック図に示されるように、所定時間毎にクロッ
クＣＬＫを発生する回路１と、予め設定された複数の入
力データと該入力データに対応する出力期待データから
なるテストパターンを該クロックに基づき時系列的に出
力するメモリ２と、該クロックが入力される毎に１ずっ
カウントアツプするカウンタ３と、予め指定された所定
値が格納されたレジスタ回路４と、該レジスタ回路の内
容と該カウンタの内容とを照合し、該照合に基づき所定
の制御信号Ｃを出力する照合回路５と、前記所定時間内
におけるテストパターンの印加態様を規定した第１のタ
イミングデータと該第１のタイミングデータと異なる印
加態様を規定した少なくとも１つの第２のタイミングデ
ータとを有し、該照合回路からの制御信号に基づき該第
１または第２のタイミングデータのいずれか１つのデー
タＴＤを出力するタイミングデータ出力回路６と、該タ
イミングデータ出力回路からのタイミングデータに基づ
き、前記メモリがらの入力データを被試験集積回路８に
供給し、該入力データに対する該被試験集積回路からの
応答信号を該メモリからの出力期待データと比較して該
被試験集積回路の良否の判定結果を出力する試験・判定
回路７と、を備えてなる集積回路用試験装置を提供する
ことにより、解決される。
原理ブロック図に示されるように、所定時間毎にクロッ
クＣＬＫを発生する回路１と、予め設定された複数の入
力データと該入力データに対応する出力期待データから
なるテストパターンを該クロックに基づき時系列的に出
力するメモリ２と、該クロックが入力される毎に１ずっ
カウントアツプするカウンタ３と、予め指定された所定
値が格納されたレジスタ回路４と、該レジスタ回路の内
容と該カウンタの内容とを照合し、該照合に基づき所定
の制御信号Ｃを出力する照合回路５と、前記所定時間内
におけるテストパターンの印加態様を規定した第１のタ
イミングデータと該第１のタイミングデータと異なる印
加態様を規定した少なくとも１つの第２のタイミングデ
ータとを有し、該照合回路からの制御信号に基づき該第
１または第２のタイミングデータのいずれか１つのデー
タＴＤを出力するタイミングデータ出力回路６と、該タ
イミングデータ出力回路からのタイミングデータに基づ
き、前記メモリがらの入力データを被試験集積回路８に
供給し、該入力データに対する該被試験集積回路からの
応答信号を該メモリからの出力期待データと比較して該
被試験集積回路の良否の判定結果を出力する試験・判定
回路７と、を備えてなる集積回路用試験装置を提供する
ことにより、解決される。
上述した構成によれば、照合回路５は、レジスタ回路４
で指定された所定値とカウンタ３の内容（すなわち現在
実行されようとしているテストパターンに対応するメモ
リ２内の順番のデータ）とを照合し、それに基づいて所
定の制御信号Ｃを出力する。タイミングデータ出力回路
６は、この制御信号Ｃに応答して、互いに異なる印加態
様を規定した第１または第２のタイミングデータのいず
れか一方のタイミングデータＴＤを試験・判定回路７に
供給する。試験・判定回路７は、現在実行されようとし
ているメモリ２からのテストパターンを、第１または第
２のタイミングデータのいずれか一方のタイミングで被
試験集積回路７に印加し、そして該被試験集積回路から
の応答信号と出力期待データとの比較を行なって、該被
試験集積回路の良否の判定結果を出力する。
で指定された所定値とカウンタ３の内容（すなわち現在
実行されようとしているテストパターンに対応するメモ
リ２内の順番のデータ）とを照合し、それに基づいて所
定の制御信号Ｃを出力する。タイミングデータ出力回路
６は、この制御信号Ｃに応答して、互いに異なる印加態
様を規定した第１または第２のタイミングデータのいず
れか一方のタイミングデータＴＤを試験・判定回路７に
供給する。試験・判定回路７は、現在実行されようとし
ているメモリ２からのテストパターンを、第１または第
２のタイミングデータのいずれか一方のタイミングで被
試験集積回路７に印加し、そして該被試験集積回路から
の応答信号と出力期待データとの比較を行なって、該被
試験集積回路の良否の判定結果を出力する。
すなわち、テストパターンの実行時に該テストパターン
の印加態様を、タイミングデータ出力回路６からのタイ
ミングデータＴＤに応じて任意に変更することができる
。そして、どの段階におけるテストパターン実行時に印
加態様を変更するかという設定は、レジスタ回路４で予
め指定される所定値を変えることにより実現される。
の印加態様を、タイミングデータ出力回路６からのタイ
ミングデータＴＤに応じて任意に変更することができる
。そして、どの段階におけるテストパターン実行時に印
加態様を変更するかという設定は、レジスタ回路４で予
め指定される所定値を変えることにより実現される。
第２図には本発明の一実施例としての集積回路用試験装
置の構成がブロック的に示される。
置の構成がブロック的に示される。
第２図において、２１は所定時間毎にクロックＣＬＫを
発生するレートジェネレータ、２１ＡはクロックＣＬＫ
に応答して次段のバッファメモリ２２内のアドレスを順
次更新するアドレスカウンタを示す。このバッファメモ
リ２２には各アドレス１〜ｍに対応して、被試験集積回
路（Ｄ、Ｕ、Ｔ、）２Ｂを試験するための入力データ（
入力テストパターンデータ）と、該入力データに対応し
て設定された出力期待データ（出力期待テストパターン
データ）とが格納されている。この入力データおよび出
力期待データは、アドレスカウンタ２１Ａによるアドレ
ス更新に対応して時系列的に順次、それぞれ波形フォー
マツタ２７Ａ、コンパレータ２７Ｂに供給されるように
なっている。言い換えると、レートジェネレータ２１か
らクロックＣＬＫが出力される毎に、テストパターンデ
ータが１パターンずつ実行されるようになっている。
発生するレートジェネレータ、２１ＡはクロックＣＬＫ
に応答して次段のバッファメモリ２２内のアドレスを順
次更新するアドレスカウンタを示す。このバッファメモ
リ２２には各アドレス１〜ｍに対応して、被試験集積回
路（Ｄ、Ｕ、Ｔ、）２Ｂを試験するための入力データ（
入力テストパターンデータ）と、該入力データに対応し
て設定された出力期待データ（出力期待テストパターン
データ）とが格納されている。この入力データおよび出
力期待データは、アドレスカウンタ２１Ａによるアドレ
ス更新に対応して時系列的に順次、それぞれ波形フォー
マツタ２７Ａ、コンパレータ２７Ｂに供給されるように
なっている。言い換えると、レートジェネレータ２１か
らクロックＣＬＫが出力される毎に、テストパターンデ
ータが１パターンずつ実行されるようになっている。
２３はレートジェネレータ、２１からクロックＣＬＫが
入力される。毎に１ずつカウントアツプするパターンカ
ウンタ、２４Ａおよび２４Ｂはそれぞれ、パターン計数
値として予め指定された所定値が格納されたパターン計
数値指定レジスタを示す。２５Ａは照合器であって、パ
ターンカウンタ２３の内容（クロックＣＬＫの計数値）
とパターン計数値指定レジスタ２４Ａの内容（所定値）
とを照合し、両者の値が不一致の時は制御信号Ｇｏを出
力し、両者の値が一致した時に制御信号Ｃ１を出力する
機能を有している。同様に、照合器２５Ｂは、パターン
カウンタ２３の内容（クロックＣＬＫの計数値）とパタ
ーン計数値指定レジスタ２４Ｂの内容（所定値）とを照
合し、両者の値が不一致の時は制御信号Ｃｏを出力し、
両者の値が一致した時に制御信号Ｃ２を出力する機能を
有している。
入力される。毎に１ずつカウントアツプするパターンカ
ウンタ、２４Ａおよび２４Ｂはそれぞれ、パターン計数
値として予め指定された所定値が格納されたパターン計
数値指定レジスタを示す。２５Ａは照合器であって、パ
ターンカウンタ２３の内容（クロックＣＬＫの計数値）
とパターン計数値指定レジスタ２４Ａの内容（所定値）
とを照合し、両者の値が不一致の時は制御信号Ｇｏを出
力し、両者の値が一致した時に制御信号Ｃ１を出力する
機能を有している。同様に、照合器２５Ｂは、パターン
カウンタ２３の内容（クロックＣＬＫの計数値）とパタ
ーン計数値指定レジスタ２４Ｂの内容（所定値）とを照
合し、両者の値が不一致の時は制御信号Ｃｏを出力し、
両者の値が一致した時に制御信号Ｃ２を出力する機能を
有している。
２６はタイミングデータ出力回路であって、該回路内に
は、予め設定された複数（（ｎ＋１）種類）のテストパ
ターンデータの印加態様が規定されている。この印加態
様は具体的には、遅延データＤｉ（ｉ＝０〜ｎ）とパル
ス幅データＷｉにより規定される。本実施例では、タイ
ミングデータ出力回路２６は、タイミングデータＴｒ）
として、照合器２５Ａまたは２５Ｂから制御信号Ｃｏが
入力された時は（Ｄｏ、Ｗｏ）を出力し、照合器２５Ａ
・から制御信号ＣＩが入力された時は（Ｄｔ、Ｗ＋）を
出力し、照合器２５Ｂから制御信号Ｃ２が入力された時
は（Ｄ２．Ｗ２）を出力する。
は、予め設定された複数（（ｎ＋１）種類）のテストパ
ターンデータの印加態様が規定されている。この印加態
様は具体的には、遅延データＤｉ（ｉ＝０〜ｎ）とパル
ス幅データＷｉにより規定される。本実施例では、タイ
ミングデータ出力回路２６は、タイミングデータＴｒ）
として、照合器２５Ａまたは２５Ｂから制御信号Ｃｏが
入力された時は（Ｄｏ、Ｗｏ）を出力し、照合器２５Ａ
・から制御信号ＣＩが入力された時は（Ｄｔ、Ｗ＋）を
出力し、照合器２５Ｂから制御信号Ｃ２が入力された時
は（Ｄ２．Ｗ２）を出力する。
２７＾は波形フォーマツタであって、バッファメモリ２
２からの入力データを実際の入力テストパターンに成形
し、該入力テストパターンをタイミングデータ出力回路
２６から指示されるタイミング、すなわち（Ｄｉ、Ｗｉ
）で被試験集積回路２８に印加する機能を有している。
２からの入力データを実際の入力テストパターンに成形
し、該入力テストパターンをタイミングデータ出力回路
２６から指示されるタイミング、すなわち（Ｄｉ、Ｗｉ
）で被試験集積回路２８に印加する機能を有している。
２７Ｂはコンパレータであって、バッファメモリ２２か
らの出力期待データを実際の出力期待テストパターンに
変換し、上述の入力テストパターンに対して該被試験集
積回路２８から出力された応答信号と該出力期待テスト
パターンとの比較を、該タイミングデータ出力回路２６
からの出力判定タイミング（Ｄｉ、Ｗｉ）で行い、この
判定結果に基づき被試験集積回路２８の良否を指示する
機能を有している。
らの出力期待データを実際の出力期待テストパターンに
変換し、上述の入力テストパターンに対して該被試験集
積回路２８から出力された応答信号と該出力期待テスト
パターンとの比較を、該タイミングデータ出力回路２６
からの出力判定タイミング（Ｄｉ、Ｗｉ）で行い、この
判定結果に基づき被試験集積回路２８の良否を指示する
機能を有している。
次に、第３図（ａ）〜（ｇ）に示される波形図を参照し
ながら、第２図実施例による装置の作用を説明する。
ながら、第２図実施例による装置の作用を説明する。
レートジェネレータ２１からクロックＣＬにが出力され
ると（第３図（ａ）参照）、パターンカウンタ２３の内
容が１ずつカウントアツプされていく （第３図（ｂ）
参照）。
ると（第３図（ａ）参照）、パターンカウンタ２３の内
容が１ずつカウントアツプされていく （第３図（ｂ）
参照）。
今仮に、パターン計数値指定レジスタ２４Ａおよび２４
Ｂの内容が共に「０」であるものとすると、パターンカ
ウンタ２３の内容との一致はありえないので、照合器２
５Ａおよび２５Ｂからは制御信号ＣＯがタイミングデー
タ出力回路２６に供給される。これによって、タイミン
グデータ出力回路２６からタイミングデータＴＤとして
（Ｄｏ、Ｗｏ）が波形フォーマフタ２７Ａに供給され、
被試験集積回路２８には第３図（ｃ）に示されるような
入力テストパターンが印加される。
Ｂの内容が共に「０」であるものとすると、パターンカ
ウンタ２３の内容との一致はありえないので、照合器２
５Ａおよび２５Ｂからは制御信号ＣＯがタイミングデー
タ出力回路２６に供給される。これによって、タイミン
グデータ出力回路２６からタイミングデータＴＤとして
（Ｄｏ、Ｗｏ）が波形フォーマフタ２７Ａに供給され、
被試験集積回路２８には第３図（ｃ）に示されるような
入力テストパターンが印加される。
別の仮定として、パターン計数値指定レジスタ２４Ｂの
内容が「０」であるものとする。この条件下で、パター
ン計数値指定レジスタ２４Ａの内容が「１」であるもの
とすると、パターンカウンタ２３の内容がＮＪになった
時に、照合器２５Ａは両者の一致を検出して制御信号Ｃ
１を出力する。これを受けて、タイミングデータ出力回
路２６はタイミングデータＴＤとして（Ｄ＋、Ｗｔ）を
出力し、その結果、被試験集積回路２８には第３図（ｄ
）に示されるような入力テストパターンが印加される。
内容が「０」であるものとする。この条件下で、パター
ン計数値指定レジスタ２４Ａの内容が「１」であるもの
とすると、パターンカウンタ２３の内容がＮＪになった
時に、照合器２５Ａは両者の一致を検出して制御信号Ｃ
１を出力する。これを受けて、タイミングデータ出力回
路２６はタイミングデータＴＤとして（Ｄ＋、Ｗｔ）を
出力し、その結果、被試験集積回路２８には第３図（ｄ
）に示されるような入力テストパターンが印加される。
第３図（ｃ）との比較から明らかなように、１番目のテ
ストパターン実行時のみ印加態様が変更されている。
ストパターン実行時のみ印加態様が変更されている。
同様に、パターン計数値指定レジスタ２４Ｂの内容が「
０」で、パターン計数値指定レジスタ２４Ａの内容が「
２」、・・・・・・ｒｋＪであるものとすると、被試験
集積回路２８に印加されるテストパターンは第３図（ｅ
） 、（ｆ）に示されるような印加態様を呈する。
０」で、パターン計数値指定レジスタ２４Ａの内容が「
２」、・・・・・・ｒｋＪであるものとすると、被試験
集積回路２８に印加されるテストパターンは第３図（ｅ
） 、（ｆ）に示されるような印加態様を呈する。
従って、パターン計数値指定レジスタ２４Ａおよび２４
Ｂにそれぞれ異なる値を設定すると、例えばパターン計
数値指定レジスタ２４Ａの内容が「１」、パターン計数
値指定レジスタ２４Ｂの内容が「３」であるものとする
と、１番目のテストパターン実行時には照合器２５Ａか
ら制御信号Ｃ３が出力され、３番目のテストパターン実
行時には照合器２５Ｂから制御信号Ｃ２が出力される。
Ｂにそれぞれ異なる値を設定すると、例えばパターン計
数値指定レジスタ２４Ａの内容が「１」、パターン計数
値指定レジスタ２４Ｂの内容が「３」であるものとする
と、１番目のテストパターン実行時には照合器２５Ａか
ら制御信号Ｃ３が出力され、３番目のテストパターン実
行時には照合器２５Ｂから制御信号Ｃ２が出力される。
これによって、１番目のテストパターン実行時には、タ
イミングデータ出力回路２６から（Ｄｌ、Ｗｔ）のタイ
ミングデータＴＤが波形フォーマツタ２７Ａに供給され
、３番目のテストパターン実行時には、タイミングデー
タ出力回路２６から（Ｄ２．Ｗ２）のタイミングデータ
ＴＤが波形フォーマツタ２７Ａに供給される。
イミングデータ出力回路２６から（Ｄｌ、Ｗｔ）のタイ
ミングデータＴＤが波形フォーマツタ２７Ａに供給され
、３番目のテストパターン実行時には、タイミングデー
タ出力回路２６から（Ｄ２．Ｗ２）のタイミングデータ
ＴＤが波形フォーマツタ２７Ａに供給される。
また、それ以外のテストパターン実行時には、タイミン
グデータ出力回路２６から（Ｄｏ、Ｗｏ）のタイミング
データＴＤが波形フォーマツタ２７Ａに供給される。従
って、被試験集積回路２８には第３図（ｇ）に示される
ような入力テストパターンが印加される。
グデータ出力回路２６から（Ｄｏ、Ｗｏ）のタイミング
データＴＤが波形フォーマツタ２７Ａに供給される。従
って、被試験集積回路２８には第３図（ｇ）に示される
ような入力テストパターンが印加される。
上述したように、パターン計数値指定レジスタ２４八お
よび２４Ｂに設定する値を適宜変更するだけで、容易に
、テストパターンの印加態様を任意のテストパターン実
行時に変更することができる。
よび２４Ｂに設定する値を適宜変更するだけで、容易に
、テストパターンの印加態様を任意のテストパターン実
行時に変更することができる。
また、バッファメモリ２２は従来形（第６図）に見られ
るようなタイミング切替えビットを不要としているので
、テストパターンの印加態様を規定するためのメモリの
書換え作業は不要となり、それ故、効率的な試験が可能
となる。
るようなタイミング切替えビットを不要としているので
、テストパターンの印加態様を規定するためのメモリの
書換え作業は不要となり、それ故、効率的な試験が可能
となる。
第４図には本発明の他の実施例としての集積回路用試験
装置の構成が示される。
装置の構成が示される。
第４図に示される装置は、いわゆるウィンドウ指定形の
形態を提供するものである。すなわち、第４図の装置は
、パンツアメモリ内における所定の範囲内のアドレスに
対応するテストパターンデータに対して印加態様を変更
し得るように構成されている。
形態を提供するものである。すなわち、第４図の装置は
、パンツアメモリ内における所定の範囲内のアドレスに
対応するテストパターンデータに対して印加態様を変更
し得るように構成されている。
第２図実施例との構成上の違いは、■パターン計数値指
定レジスタ２４Ａまたは六ターン計数値指定レジスタ２
４Ｂの代わりに、１組の開始用パターン計数値指定レジ
スタ２４Ｃおよび終了用パターン計数値指定レジスタ２
４Ｄを用いたこと、■照合器２５Ａまたは照合器２５Ｂ
の代わりに、照合器２５Ｇを用いたこと、である、その
他の構成については第２図実施例と同様であるので、そ
の説明は省略する。
定レジスタ２４Ａまたは六ターン計数値指定レジスタ２
４Ｂの代わりに、１組の開始用パターン計数値指定レジ
スタ２４Ｃおよび終了用パターン計数値指定レジスタ２
４Ｄを用いたこと、■照合器２５Ａまたは照合器２５Ｂ
の代わりに、照合器２５Ｇを用いたこと、である、その
他の構成については第２図実施例と同様であるので、そ
の説明は省略する。
第４図実施例による装置の作用上の特徴は、開始用パタ
ーン計数値指定レジスタ２４Ｃで設定された値に対応す
るテストパターンの実行時から、終了用パターン計数値
指定レジスタ２４Ｄで設定された値に対応するテストパ
ターンの実行時まで継続して印加態様を変更できるよう
にしたことである。
ーン計数値指定レジスタ２４Ｃで設定された値に対応す
るテストパターンの実行時から、終了用パターン計数値
指定レジスタ２４Ｄで設定された値に対応するテストパ
ターンの実行時まで継続して印加態様を変更できるよう
にしたことである。
また照合器２５Ｇは、パターンカウンタ２３の内容（ク
ロックＣＬＫの計数値）と開始用パターン計数値指定レ
ジスタ２４Ｃの内容（所定値）とが−敗した時は制御信
号Ｃ３を出力し、パターンカウンタ２３の内容（クロッ
クＣＬＫの計数値）と終了用パターン計数値指定レジス
タ２４Ｄの内容（所定値）とが一致した時は制御信号Ｃ
４を出力し、それ以外の時は制御信号ＣＯを出力する。
ロックＣＬＫの計数値）と開始用パターン計数値指定レ
ジスタ２４Ｃの内容（所定値）とが−敗した時は制御信
号Ｃ３を出力し、パターンカウンタ２３の内容（クロッ
クＣＬＫの計数値）と終了用パターン計数値指定レジス
タ２４Ｄの内容（所定値）とが一致した時は制御信号Ｃ
４を出力し、それ以外の時は制御信号ＣＯを出力する。
そして、タイミングデータ出力回路２６は、タイミング
データＴＤとして、照合器２５Ｃから制御信号Ｃｏが入
力された時は（Ｄｏ、Ｗｏ）を出力し、照合器２５Ｃか
ら制御信号Ｃ３が入力された時は（ＤＢ 、Ｗ＋ ）に
変更し、照合器２５Ｇから制御信号Ｃ４が入力された時
は（Ｄｏ 、 Ｗｏ ）に戻して出力する。
データＴＤとして、照合器２５Ｃから制御信号Ｃｏが入
力された時は（Ｄｏ、Ｗｏ）を出力し、照合器２５Ｃか
ら制御信号Ｃ３が入力された時は（ＤＢ 、Ｗ＋ ）に
変更し、照合器２５Ｇから制御信号Ｃ４が入力された時
は（Ｄｏ 、 Ｗｏ ）に戻して出力する。
第５図（ａ）〜（ｄ）には第４図装置による入力テスト
パターンの波形の一例が示される。同図において、（ｃ
）は開始用パターン計数値指定レジスタ２４Ｃおよび終
了用パターン計数値指定レジスタ２４Ｄの内容が共に「
０」である時の入力テストパターンを示し、（ｄ）は開
始用パターン計数値指定レジスタ２４Ｃの内容が「２」
で、終了用パターン計数値指定レジスタ２４Ｄの内容が
「４」である時の入力テストパターンを示す。第５図（
ｃ）および（ｄ）の比較から明らかなように、２番目の
テストパターン実行時から４番目のテストパターン実行
時まで継続して印加態様が変更されている。
パターンの波形の一例が示される。同図において、（ｃ
）は開始用パターン計数値指定レジスタ２４Ｃおよび終
了用パターン計数値指定レジスタ２４Ｄの内容が共に「
０」である時の入力テストパターンを示し、（ｄ）は開
始用パターン計数値指定レジスタ２４Ｃの内容が「２」
で、終了用パターン計数値指定レジスタ２４Ｄの内容が
「４」である時の入力テストパターンを示す。第５図（
ｃ）および（ｄ）の比較から明らかなように、２番目の
テストパターン実行時から４番目のテストパターン実行
時まで継続して印加態様が変更されている。
なお、第４図の実施例では１組の開始用パターン計数値
指定レジスタ２４Ｃおよび終了用パターン計数値指定レ
ジスタ２４Ｄを用いた場合について説明したが、それに
限らず、例えば複数組の開始用パターン計数値指定レジ
スタおよび終了用パターン計数値指定レジスタを用いて
、設定値を適宜選定することにより、いわゆるマルチウ
ィンドウ指定形の形態を提供することができる。
指定レジスタ２４Ｃおよび終了用パターン計数値指定レ
ジスタ２４Ｄを用いた場合について説明したが、それに
限らず、例えば複数組の開始用パターン計数値指定レジ
スタおよび終了用パターン計数値指定レジスタを用いて
、設定値を適宜選定することにより、いわゆるマルチウ
ィンドウ指定形の形態を提供することができる。
〔発明の効果〕 。
以上説明したように本発明の集積回路用試験装置によれ
ば、バッファメモリの容量を増大させずに該バッファメ
モリの外部に簡易構成の回路を追加するだけで、テスト
パターンの印加態様を任意のテストパターン実行時に変
更することができると共に、バッファメモリの書換えを
不要とし、効率的な試験を行うことができる。
ば、バッファメモリの容量を増大させずに該バッファメ
モリの外部に簡易構成の回路を追加するだけで、テスト
パターンの印加態様を任意のテストパターン実行時に変
更することができると共に、バッファメモリの書換えを
不要とし、効率的な試験を行うことができる。
第１図は本発明による集積回路用試験装置の原理ブロッ
ク図、 第２図は本発明の一実施例の構成を示すブロック図、 第３図（ａ）〜（ｇ）は第２図装置による入力テストパ
ターンの一例を示す波形図、 第４図は本発明の他の実施例の構成を示すブロック図、 第５図（ａ）〜（ｄ）は第４図装置による入力テストパ
ターンの一例を示す波形図、 第６図は従来形の一７例としての集積回路用試験装置の
構成を示すブロック図、 第７図（ａ）〜（ｃ）は第６図装置による入力テストパ
ターンの一例を示す波形図、 である。 （符号の説明） １・・・クロック発生回路、 ２・・・メモリ、 ３・・・カウンタ、 ４・・・レジスタ回路、 ５・・・照合回路、 ６・・・タイミングデータ出力回路、 ７・・・試験・判定回路、 ＣＬに・・・クロック、 Ｃ・・・制御信号、 ＴＯ・・・タイミングデータ。
ク図、 第２図は本発明の一実施例の構成を示すブロック図、 第３図（ａ）〜（ｇ）は第２図装置による入力テストパ
ターンの一例を示す波形図、 第４図は本発明の他の実施例の構成を示すブロック図、 第５図（ａ）〜（ｄ）は第４図装置による入力テストパ
ターンの一例を示す波形図、 第６図は従来形の一７例としての集積回路用試験装置の
構成を示すブロック図、 第７図（ａ）〜（ｃ）は第６図装置による入力テストパ
ターンの一例を示す波形図、 である。 （符号の説明） １・・・クロック発生回路、 ２・・・メモリ、 ３・・・カウンタ、 ４・・・レジスタ回路、 ５・・・照合回路、 ６・・・タイミングデータ出力回路、 ７・・・試験・判定回路、 ＣＬに・・・クロック、 Ｃ・・・制御信号、 ＴＯ・・・タイミングデータ。
Claims (1)
- 【特許請求の範囲】 １、所定時間毎にクロック（ＣＬＫ）を発生する回路（
１）と、 予め設定された複数の入力データと該入力データに対応
する出力期待データからなるテストパターンを該クロッ
クに基づき時系列的に出力するメモリ（２）と、 該クロックが入力される毎に１ずつカウントアップする
カウンタ（３）と、 予め指定された所定値が格納されたレジスタ回路（４）
と、 該レジスタ回路の内容と該カウンタの内容とを照合し、
該照合に基づき所定の制御信号（Ｃ）を出力する照合回
路（５）と、 前記所定時間内におけるテストパターンの印加態様を規
定した第１のタイミングデータと該第１のタイミングデ
ータと異なる印加態様を規定した少なくとも１つの第２
のタイミングデータとを有し、該照合回路からの制御信
号に基づき該第１または第２のタイミングデータのいず
れか１つのデータ（ＴＤ）を出力するタイミングデータ
出力回路（６）と、 該タイミングデータ出力回路からのタイミングデータに
基づき、前記メモリからの入力データを被試験集積回路
（８）に供給し、該入力データに対する該被試験集積回
路からの応答信号を該メモリからの出力期待データと比
較して該被試験集積回路の良否の判定結果を出力する試
験・判定回路（７）と、 を備えてなる集積回路用試験装置。 ２、前記レジスタ回路（４）は少なくとも１つの所定値
を格納し、前記タイミングデータ出力回路（６）は、前
記照合回路（５）からの制御信号に基づき、前記カウン
タ（３）の計数値が該所定値と一致した時は前記第２の
タイミングデータの１つを出力し、該カウンタ（３）の
計数値が該所定値と不一致の時は前記第１のタイミング
データを出力する、特許請求の範囲第１項記載の集積回
路用試験装置。 ３、前記レジスタ回路（４）は第１および第２の所定値
を格納し、前記タイミングデータ出力回路（６）は、前
記照合回路（５）からの制御信号に基づき、前記カウン
タ（３）の計数値が該第１および第２の所定値により規
定される範囲内にある時は前記第２のタイミングデータ
の１つを出力し、該カウンタ（３）の計数値が該第１お
よび第２の所定値により規定される範囲の外にある時は
前記第１のタイミングデータを出力する、特許請求の範
囲第１項記載の集積回路用試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104545A JPS63271180A (ja) | 1987-04-30 | 1987-04-30 | 集積回路用試験装置 |
| US07/829,516 US5481549A (en) | 1987-04-30 | 1992-01-31 | Apparatus for testing an integrated circuit in which an input test pattern can be changed with an selected application timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62104545A JPS63271180A (ja) | 1987-04-30 | 1987-04-30 | 集積回路用試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271180A true JPS63271180A (ja) | 1988-11-09 |
Family
ID=14383452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62104545A Pending JPS63271180A (ja) | 1987-04-30 | 1987-04-30 | 集積回路用試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481549A (ja) |
| JP (1) | JPS63271180A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594637A (en) * | 1993-05-26 | 1997-01-14 | Base Ten Systems, Inc. | System and method for assessing medical risk |
| EP0696111B1 (en) * | 1994-07-18 | 2004-04-28 | Nippon Telegraph And Telephone Corporation | A hitless path switching apparatus and method |
| US5790564A (en) * | 1995-06-07 | 1998-08-04 | International Business Machines Corporation | Memory array built-in self-test circuit having a programmable pattern generator for allowing unique read/write operations to adjacent memory cells, and method therefor |
| JP3237473B2 (ja) * | 1995-06-29 | 2001-12-10 | 安藤電気株式会社 | マスク制御装置 |
| US6014033A (en) * | 1995-08-31 | 2000-01-11 | Texas Instruments Incorporated | Method of identifying the point at which an integrated circuit fails a functional test |
| US5748642A (en) * | 1995-09-25 | 1998-05-05 | Credence Systems Corporation | Parallel processing integrated circuit tester |
| JP3003587B2 (ja) * | 1996-08-02 | 2000-01-31 | 日本電気株式会社 | 個別テストプログラム作成方式 |
| US6028847A (en) * | 1997-07-31 | 2000-02-22 | Hewlett-Packard Company | Multiple stream traffic emulator |
| US5919270A (en) * | 1997-08-29 | 1999-07-06 | Credence Systems Corporation | Programmable formatter circuit for integrated circuit tester |
| US5951705A (en) * | 1997-10-31 | 1999-09-14 | Credence Systems Corporation | Integrated circuit tester having pattern generator controlled data bus |
| US6009546A (en) * | 1998-07-30 | 1999-12-28 | Credence Systems Corporation | Algorithmic pattern generator |
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| KR100604888B1 (ko) * | 2004-07-16 | 2006-07-31 | 삼성전자주식회사 | 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법 |
| US7574635B1 (en) * | 2004-12-23 | 2009-08-11 | Xilinx, Inc. | Circuit for and method of testing a memory device |
| JP5179726B2 (ja) * | 2006-06-27 | 2013-04-10 | マーベル ワールド トレード リミテッド | 半導体デバイス |
| US8135975B2 (en) * | 2007-03-09 | 2012-03-13 | Analog Devices, Inc. | Software programmable timing architecture |
| US8125243B1 (en) | 2007-03-12 | 2012-02-28 | Cypress Semiconductor Corporation | Integrity checking of configurable data of programmable device |
| US8060661B1 (en) | 2007-03-27 | 2011-11-15 | Cypress Semiconductor Corporation | Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin |
| US10310014B1 (en) * | 2016-05-12 | 2019-06-04 | Xilinx, Inc. | Method to convert OVM/UVM-based pre-silicon tests to run post-silicon on a tester |
| CN115877185B (zh) * | 2023-01-30 | 2023-05-09 | 北京怀美科技有限公司 | 适用于芯片检测的灵活比对方法和设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335457A (en) * | 1980-08-08 | 1982-06-15 | Fairchild Camera & Instrument Corp. | Method for semiconductor memory testing |
| US4517661A (en) * | 1981-07-16 | 1985-05-14 | International Business Machines Corporation | Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit |
-
1987
- 1987-04-30 JP JP62104545A patent/JPS63271180A/ja active Pending
-
1992
- 1992-01-31 US US07/829,516 patent/US5481549A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5481549A (en) | 1996-01-02 |
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