JPS63186166A - パタ−ン発生器 - Google Patents
パタ−ン発生器Info
- Publication number
- JPS63186166A JPS63186166A JP62016078A JP1607887A JPS63186166A JP S63186166 A JPS63186166 A JP S63186166A JP 62016078 A JP62016078 A JP 62016078A JP 1607887 A JP1607887 A JP 1607887A JP S63186166 A JPS63186166 A JP S63186166A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- patterns
- memory
- program
- pattern generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 235000021110 pickles Nutrition 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パターン発生器のパターン転送に係り、特に
数種類のパターンを転送する場合のブａグラミングを簡
単化することができるパターン発生器に関する。
数種類のパターンを転送する場合のブａグラミングを簡
単化することができるパターン発生器に関する。
１つのパターン発生器で、２種漬以上の具なる２さぽ−
デバイスπせ鱒パｉ−ン８Ｆ公隼イ、Ｒ？−めの−。
デバイスπせ鱒パｉ−ン８Ｆ公隼イ、Ｒ？−めの−。
パターンメモリの領域の分割方法が特開昭５７−１２０
８７０号で述べられている。これで述べられている内存
は、パターン発生器の出力チャネル数に比べ被試験デバ
イスの試験ピン数が少ない場合、余ったチャネルに異な
る被試験デバイスの試練パターンを格納することで、パ
ターン発生器のメモリを有効に利用する方法である。
８７０号で述べられている。これで述べられている内存
は、パターン発生器の出力チャネル数に比べ被試験デバ
イスの試験ピン数が少ない場合、余ったチャネルに異な
る被試験デバイスの試練パターンを格納することで、パ
ターン発生器のメモリを有効に利用する方法である。
上記従来技術は、パターンメモリを有効的に利用する方
法について述べたものであるが、異なる種類のデバイス
に対してのパターンを生成する場合、１つの試験パター
ンの中にＦｌ ｆｆ 種類のパターンを統合して格納す
るための処理については記載されていなかった。
法について述べたものであるが、異なる種類のデバイス
に対してのパターンを生成する場合、１つの試験パター
ンの中にＦｌ ｆｆ 種類のパターンを統合して格納す
るための処理については記載されていなかった。
一般的に上記処理は、パターン発生器を部］御するため
のコンピュータ側で、プログラムによって統合した後に
転送する方法が考えられるが、発生するパターンが異な
る種類のデバイスに与えるものであるため、プログラム
が複雑化することは明白である。
のコンピュータ側で、プログラムによって統合した後に
転送する方法が考えられるが、発生するパターンが異な
る種類のデバイスに与えるものであるため、プログラム
が複雑化することは明白である。
本発明の目的は、上記したプログラムの複雑化を回避し
たパターン生器を提供することｉある。
たパターン生器を提供することｉある。
上記目的は、パターン発生器を制御するコンピュータの
データバスラインに対し、パターンメモリの１ワードの
各ビットが任意に割当てられる様にマルチプレクサを介
入し、更に各ビットのライトイネーブル信号入力ライン
をゲーティングする回路を設けることにより、１ワード
中の任意のビットに対してのデータ転送を可能にするこ
とで達成される。
データバスラインに対し、パターンメモリの１ワードの
各ビットが任意に割当てられる様にマルチプレクサを介
入し、更に各ビットのライトイネーブル信号入力ライン
をゲーティングする回路を設けることにより、１ワード
中の任意のビットに対してのデータ転送を可能にするこ
とで達成される。
上記手段に対し、パターン発生器を制御するコンピュー
タ側では、異なる複数の被試験デバイスの出カバターン
を各々個々に単独で生成しておき、−ａｔ類ずつ使用す
るパターンメモリのエリアをマルチプレクサで選択し、
同時にそのビットワード部分のみのライトイネーブル信
号のゲートを開いてパターン転送を行なうことにより、
１試験パターンの中に複数のパターンを格納することが
でき、コンピュータ側でのパターン生成も、複ｉなパタ
ーンの統合処理が不要となり、プログラムの間単化が図
れる。
タ側では、異なる複数の被試験デバイスの出カバターン
を各々個々に単独で生成しておき、−ａｔ類ずつ使用す
るパターンメモリのエリアをマルチプレクサで選択し、
同時にそのビットワード部分のみのライトイネーブル信
号のゲートを開いてパターン転送を行なうことにより、
１試験パターンの中に複数のパターンを格納することが
でき、コンピュータ側でのパターン生成も、複ｉなパタ
ーンの統合処理が不要となり、プログラムの間単化が図
れる。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の基本構成を示したものであり、１が、
入力されるデータを選択するマルチブレフサ群（以下Ｍ
ＵＸと略す）、２が、パターンデータな記憶するメモリ
群、３が、晋込み信号（以下ＷＥと略す）糸上用ゲート
群、４が、ＭＵＸの出力を決定する選択信号（以下Ｓ
ｔ ｌ １〜ｎと略す）、５が、ルビットの入力データ
Ｄ、〜ＤｒＬ、６か、ＷＥ、７か、ＴＩ’Ｅゲートコン
トａ−ル信号（以下ＣＴＲＬと略す。）８が、アドレス
発生器である。
入力されるデータを選択するマルチブレフサ群（以下Ｍ
ＵＸと略す）、２が、パターンデータな記憶するメモリ
群、３が、晋込み信号（以下ＷＥと略す）糸上用ゲート
群、４が、ＭＵＸの出力を決定する選択信号（以下Ｓ
ｔ ｌ １〜ｎと略す）、５が、ルビットの入力データ
Ｄ、〜ＤｒＬ、６か、ＷＥ、７か、ＴＩ’Ｅゲートコン
トａ−ル信号（以下ＣＴＲＬと略す。）８が、アドレス
発生器である。
以上の構成において、今試犠するデバイスがＡとＢの２
種類で、各々ビット数が、ｊ、にビット（便宜上）十に
＝ルとする。）であり、Ａのデバイス用パターンをＤ１
〜Ｄｊに、Ｂのデバイス用パターンをＤ＜ｎ−ｋ）〜Ｄ
ｒＬに割当てるとするなら、Ａ用のパターンを転送する
場合、ＭＵＸｌはＤｌをＭＵＸ ２ ｋＺＤ２−ＭＵＸ
ｊ ｋｓ、ＤｊヲＡ六スルヨ５５ａ１１〜ｊを設定し
、Ａｉ Ｕ Ｘ ＜ｎ−ｋ）からＭ Ｕ Ｘ ｎは何も
選択しない状態にしてお（。更に、Ｇ１からＧ）までは
、ゲートを開き、Ｇ（ルーｋ）からＧ、は閉じておく徐
ＣＴＲＬを設定する。この状態から、Ａ用のパターンな
ＣｐＵから順次出力し、同時にＷＥの出力とアドレス発
生器からのアドレス出力を順次更新することによって、
ＡＦ＋のパターンをメモリのＤ・１から巧までのエリ
アに格納ができる。次に、Ｂ用のパターンを転送する場
合、ＭＵＸｔから、Ｍ Ｕ Ｘ ）までは何も選択しな
い状態とし、Ｊ（Ｕ Ｘ （ｎ−ｋ）はＤｌ 、 Ｍ
Ｕ Ｘ ＜ｔＬ−に＋１３はＢ２ 、、、 Ａ４ Ｕ
Ｘ ｒＬはＤｋを選択する様５ｇ１（３−ｋ）からＳｅ
！ｒＬを設定しておく。更にＧ１からＧ、まではゲート
を閉じ、Ｇ（ｒＬ−ｋ）からＧルは開いておく様ＣＴＲ
Ｌな設定する。この状態で、まずパターン発生器の初期
アドレスをＡ用パターンが格納されている先頭アドレス
に設定し、Ｂ用パターンをＣＰＵから１＠次出力し、同
時にｌｒＥの出力とアドレス出力のノ狐久吏新を行なう
ことによりてＢ用のパターンをメモリのＤＣｎ−ｋ）か
らｈまでのエリアに格納できる。
種類で、各々ビット数が、ｊ、にビット（便宜上）十に
＝ルとする。）であり、Ａのデバイス用パターンをＤ１
〜Ｄｊに、Ｂのデバイス用パターンをＤ＜ｎ−ｋ）〜Ｄ
ｒＬに割当てるとするなら、Ａ用のパターンを転送する
場合、ＭＵＸｌはＤｌをＭＵＸ ２ ｋＺＤ２−ＭＵＸ
ｊ ｋｓ、ＤｊヲＡ六スルヨ５５ａ１１〜ｊを設定し
、Ａｉ Ｕ Ｘ ＜ｎ−ｋ）からＭ Ｕ Ｘ ｎは何も
選択しない状態にしてお（。更に、Ｇ１からＧ）までは
、ゲートを開き、Ｇ（ルーｋ）からＧ、は閉じておく徐
ＣＴＲＬを設定する。この状態から、Ａ用のパターンな
ＣｐＵから順次出力し、同時にＷＥの出力とアドレス発
生器からのアドレス出力を順次更新することによって、
ＡＦ＋のパターンをメモリのＤ・１から巧までのエリ
アに格納ができる。次に、Ｂ用のパターンを転送する場
合、ＭＵＸｔから、Ｍ Ｕ Ｘ ）までは何も選択しな
い状態とし、Ｊ（Ｕ Ｘ （ｎ−ｋ）はＤｌ 、 Ｍ
Ｕ Ｘ ＜ｔＬ−に＋１３はＢ２ 、、、 Ａ４ Ｕ
Ｘ ｒＬはＤｋを選択する様５ｇ１（３−ｋ）からＳｅ
！ｒＬを設定しておく。更にＧ１からＧ、まではゲート
を閉じ、Ｇ（ｒＬ−ｋ）からＧルは開いておく様ＣＴＲ
Ｌな設定する。この状態で、まずパターン発生器の初期
アドレスをＡ用パターンが格納されている先頭アドレス
に設定し、Ｂ用パターンをＣＰＵから１＠次出力し、同
時にｌｒＥの出力とアドレス出力のノ狐久吏新を行なう
ことによりてＢ用のパターンをメモリのＤＣｎ−ｋ）か
らｈまでのエリアに格納できる。
以上によってパターンメモリ１ワードの同一エリア上に
Ａ、Ｂ２つのデバイス用のパターンが格納できる。この
ことによって、ＣｐＵは、２つのデバイスのパターン生
成を、パターンメモリのビットエリアを気にすることな
くプログラミングできる。またＡ、Ｈのパターンを完全
に切離して生成することができるため、１ワード上に、
２つのパターンを統合するための複雑なプログラムが不
要となって、プログラムのミスが減り、プログラミング
の効率向上が図れる。
Ａ、Ｂ２つのデバイス用のパターンが格納できる。この
ことによって、ＣｐＵは、２つのデバイスのパターン生
成を、パターンメモリのビットエリアを気にすることな
くプログラミングできる。またＡ、Ｈのパターンを完全
に切離して生成することができるため、１ワード上に、
２つのパターンを統合するための複雑なプログラムが不
要となって、プログラムのミスが減り、プログラミング
の効率向上が図れる。
第２図は具体的な使用例として、被試験デバイスが、カ
ラービデオ信号発生用のＤ／Ａ変換器が３個内蔵された
Ｒ Ｇ Ｂ Ｌ）／Ａ変換器の場合を示したものである
。この場合、パターンメモリは、６＋予備のエリアに分
割するものと考える。そして図示していないコンピュー
タではＲ，Ｇ、ＢのＤ／Ａ変換器に対し、それぞれの出
力波形が得られるような８ピツトの波形パターンと、６
ビツトのコントａ−左信号を、各々に対して生成してお
く。次に、Ｂ用り／Ａのメモリにブータラ転送するため
、ＭＵＸ１〜８を谷々ｌ）１〜Ｄ８に設定し、他のＭＵ
Ｘは未選択状態としておく。更Ｋ ｉＶ Ｈの禁止用ゲ
ートの内０１〜Ｇ８のみを開き、他は閉じた状態とした
後に、Ｂ用１）／ＡのデータなＣＰＵより転送しながら
、ＷＥの出力とアドレスの更；＃を行ない、データの格
納を行なう。次にＢ用り／Ａのコントａ−ル信号？転送
するため、ｍＵＸｑ〜１１を各々Ｄ１〜Ｄ３を選択する
様設足し、Ｉ／／’ Ｅ用ゲーＨ工Ｇ９〜Ｇ１１のみを
用いて他を閉じた状態として上述と同様の処理によって
コン）ａ−パターンを格納する。このように、Ｇ用ヴＡ
、Ｒ用νＡに対しても、割当てたメモリに対して上述と
同様の処理を行ない、データの格納を行なう。
ラービデオ信号発生用のＤ／Ａ変換器が３個内蔵された
Ｒ Ｇ Ｂ Ｌ）／Ａ変換器の場合を示したものである
。この場合、パターンメモリは、６＋予備のエリアに分
割するものと考える。そして図示していないコンピュー
タではＲ，Ｇ、ＢのＤ／Ａ変換器に対し、それぞれの出
力波形が得られるような８ピツトの波形パターンと、６
ビツトのコントａ−左信号を、各々に対して生成してお
く。次に、Ｂ用り／Ａのメモリにブータラ転送するため
、ＭＵＸ１〜８を谷々ｌ）１〜Ｄ８に設定し、他のＭＵ
Ｘは未選択状態としておく。更Ｋ ｉＶ Ｈの禁止用ゲ
ートの内０１〜Ｇ８のみを開き、他は閉じた状態とした
後に、Ｂ用１）／ＡのデータなＣＰＵより転送しながら
、ＷＥの出力とアドレスの更；＃を行ない、データの格
納を行なう。次にＢ用り／Ａのコントａ−ル信号？転送
するため、ｍＵＸｑ〜１１を各々Ｄ１〜Ｄ３を選択する
様設足し、Ｉ／／’ Ｅ用ゲーＨ工Ｇ９〜Ｇ１１のみを
用いて他を閉じた状態として上述と同様の処理によって
コン）ａ−パターンを格納する。このように、Ｇ用ヴＡ
、Ｒ用νＡに対しても、割当てたメモリに対して上述と
同様の処理を行ない、データの格納を行なう。
以上のように３個のＤ／Ａ Ｋ対してＣｐＵは各々単独
にパターンを生成し、データ転送時にメモリの転送エリ
アを指定するだけで所望のエリアにパターンを格納する
ことができる。そのため、ＣＰＵ０ｉ１１で各々のパタ
ーンを統合する処理が不安となり、プログラムを簡素化
できる。
にパターンを生成し、データ転送時にメモリの転送エリ
アを指定するだけで所望のエリアにパターンを格納する
ことができる。そのため、ＣＰＵ０ｉ１１で各々のパタ
ーンを統合する処理が不安となり、プログラムを簡素化
できる。
以上述べたように、本発明によれば、１試験パターン中
に複数のパターンを格納する処理がハード的に行なえる
ため、パターンメモリに転送するパターンの生成が単純
となり、プログラムの簡素化が可能となる。
に複数のパターンを格納する処理がハード的に行なえる
ため、パターンメモリに転送するパターンの生成が単純
となり、プログラムの簡素化が可能となる。
第１図は本発明を実現するための基本構成を示す図、第
２図は実際のデバイスとしてＲＧ １３ Ｄ／Ａにパタ
ーンを出力する場合の実施例を示した図である。 １・・・入力データビット切換用マルチプレクサ２・・
・パターン格納用メモリ ３・・・ＷＥ禁止用ゲート ４・・・マルチブレフサ選択信号 ５・・・入力データ ６・・・ライトイネーブル信号 ７・・・ゲート制御信号 ８・・・アドレス発生器９
・・・ＣＰＵＩ／Ｆ １ｏ・・・パターン発生器１
１・・・ＲＧ Ｂ Ｄ／Ａ変換器 代理人 弁理士 小 川 勝 男 濤 （口
２図は実際のデバイスとしてＲＧ １３ Ｄ／Ａにパタ
ーンを出力する場合の実施例を示した図である。 １・・・入力データビット切換用マルチプレクサ２・・
・パターン格納用メモリ ３・・・ＷＥ禁止用ゲート ４・・・マルチブレフサ選択信号 ５・・・入力データ ６・・・ライトイネーブル信号 ７・・・ゲート制御信号 ８・・・アドレス発生器９
・・・ＣＰＵＩ／Ｆ １ｏ・・・パターン発生器１
１・・・ＲＧ Ｂ Ｄ／Ａ変換器 代理人 弁理士 小 川 勝 男 濤 （口
Claims (1)
- １、パターンメモリのデータ入力ラインに設けられたマ
ルチプレクサと、ライトイネーブル信号のゲート回路と
からなり、パターンメモリの１ワードを数ビットずつに
分割するとともに、各々に独立してデータの転送を可能
とすることで数種類のパターンを転送する場合のプログ
ラムを容易にすることを特徴とするパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016078A JPS63186166A (ja) | 1987-01-28 | 1987-01-28 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016078A JPS63186166A (ja) | 1987-01-28 | 1987-01-28 | パタ−ン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186166A true JPS63186166A (ja) | 1988-08-01 |
Family
ID=11906521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016078A Pending JPS63186166A (ja) | 1987-01-28 | 1987-01-28 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63186166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008233086A (ja) * | 2007-03-20 | 2008-10-02 | Advantest Corp | 試験装置及び電子デバイス |
-
1987
- 1987-01-28 JP JP62016078A patent/JPS63186166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008233086A (ja) * | 2007-03-20 | 2008-10-02 | Advantest Corp | 試験装置及び電子デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5432797A (en) | IC tester having a pattern selector capable of selecting pins of a device under test | |
| JPH011042A (ja) | ハードウェア・シミュレータ及びそのシミュレーション方法 | |
| US5481671A (en) | Memory testing device for multiported DRAMs | |
| JPH0760594B2 (ja) | 半導体記憶装置 | |
| US5930271A (en) | Circuit testing apparatus for testing circuit device including functional block | |
| JPS63271180A (ja) | 集積回路用試験装置 | |
| JPH02281498A (ja) | 記憶装置及びそのアクセス方法 | |
| IE53486B1 (en) | Memory | |
| JPH0119182B2 (ja) | ||
| JPS63186166A (ja) | パタ−ン発生器 | |
| JPH1021150A (ja) | メモリテスト回路 | |
| JP2953633B2 (ja) | 論理ｉｃ試験機用テストベクタ発生器 | |
| JPS6010334B2 (ja) | 複数系列メモリの優先選択装置 | |
| JP3350866B2 (ja) | メモリ試験装置 | |
| JP3016453B2 (ja) | Ｉｃ試験装置 | |
| JP3055639B2 (ja) | 論理集積回路 | |
| JPH0944412A (ja) | メモリ試験回路 | |
| JPH04301300A (ja) | 半導体メモリ装置 | |
| JP2660688B2 (ja) | 論理波形発生装置 | |
| KR940007284Y1 (ko) | 리프레쉬 발생회로 | |
| JP2595998B2 (ja) | 電子楽器 | |
| JPH06148290A (ja) | バウンダリスキャンレジスタ | |
| JPH07272498A (ja) | 半導体メモリ | |
| JPS61241674A (ja) | テストパタ−ン発生器 | |
| JPH0830434A (ja) | メモリアクセス制御装置 |