JPH0944412A - メモリ試験回路 - Google Patents
メモリ試験回路Info
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- JPH0944412A JPH0944412A JP7198477A JP19847795A JPH0944412A JP H0944412 A JPH0944412 A JP H0944412A JP 7198477 A JP7198477 A JP 7198477A JP 19847795 A JP19847795 A JP 19847795A JP H0944412 A JPH0944412 A JP H0944412A
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- data
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＡＳＩＣのメモリに対するメモリ試験時間を
短縮する。 【解決手段】 上位メモリ１と下位メモリ２は、ＡＳＩ
Ｃのメモリの本来の機能を２分するものであり、通常動
作とメモリ試験動作はモード設定信号Ｓ１によって指示
される。通常動作時において、入力セレクタ部１０はア
ドレスの最上位ビットＡｍに基づき、最上位ビット以外
のアドレスビットＡｂｍと、ライトイネーブル信号ＷＥ
U 或いはＷＥL とを上位メモリ１または下位メモリ２に
与え、データを書込む。そして、出力セレクタ部２０が
最上位ビットＡｍに基づき、上位メモリ１或いは下位メ
モリ２から出力されたデータを選択的に出力する。メモ
リ試験時には、最上位ビットＡｍにかかわらず、入力セ
レクタ部１０は同時に試験データを書込み、出力セレク
タが上位メモリ１と下位メモリ２とから読出された試験
データを同時に出力する。
短縮する。 【解決手段】 上位メモリ１と下位メモリ２は、ＡＳＩ
Ｃのメモリの本来の機能を２分するものであり、通常動
作とメモリ試験動作はモード設定信号Ｓ１によって指示
される。通常動作時において、入力セレクタ部１０はア
ドレスの最上位ビットＡｍに基づき、最上位ビット以外
のアドレスビットＡｂｍと、ライトイネーブル信号ＷＥ
U 或いはＷＥL とを上位メモリ１または下位メモリ２に
与え、データを書込む。そして、出力セレクタ部２０が
最上位ビットＡｍに基づき、上位メモリ１或いは下位メ
モリ２から出力されたデータを選択的に出力する。メモ
リ試験時には、最上位ビットＡｍにかかわらず、入力セ
レクタ部１０は同時に試験データを書込み、出力セレク
タが上位メモリ１と下位メモリ２とから読出された試験
データを同時に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、特定用途向けＩＣ
（Application-Specific IC;ＡＳＩＣ）のメモリに対す
る試験を容易に行うために、該ＡＳＩＣに組込まれたメ
モリ試験回路に関するものである。
（Application-Specific IC;ＡＳＩＣ）のメモリに対す
る試験を容易に行うために、該ＡＳＩＣに組込まれたメ
モリ試験回路に関するものである。
【０００２】
【従来の技術】従来、ＡＳＩＣのメモリに対して試験を
行う場合、試験用のテストデータを１メモリ当たり１ケ
ース用意し、そのテストデータをアドレスに対応して順
次書き込み、その書き込まれたデータを順に読出して試
験を行っている。
行う場合、試験用のテストデータを１メモリ当たり１ケ
ース用意し、そのテストデータをアドレスに対応して順
次書き込み、その書き込まれたデータを順に読出して試
験を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＡＳＩＣのメモリに対する試験では、次のような課題が
あった。即ち、アドレス数に比例して、テストデータ長
が増加する。そのため、テストに費やされる時間が多く
なり、生産面においても負担になっていた。
ＡＳＩＣのメモリに対する試験では、次のような課題が
あった。即ち、アドレス数に比例して、テストデータ長
が増加する。そのため、テストに費やされる時間が多く
なり、生産面においても負担になっていた。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＡＳＩＣのメモリの試験を行うメモリ試
験回路において、次のような構成にしている。即ち、本
発明のメモリ試験回路は、前記メモリを、アドレスの特
定ビットによって分けられて、機能動作に必要なアドレ
ス数を２分してそれぞれ担当する第１メモリと第２メモ
リで構成している。そして、通常動作時には、与えられ
たアドレス中の前記特定ビットで前記第１メモリまたは
第２メモリのいずれか一方を選択し、そのアドレスの特
定ビット以外が示す指定位置にデータを書込み、前記メ
モリの試験時には、該第１メモリ及び第２メモリの両方
の該指定位置に試験データを書込む入力セレクタ部と、
通常動作時には、前記特定ビットに基づき前記第１メモ
リに書込まれたデータまたは前記第２メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第１メモリ及び第２メモリの両方に書込まれた試験用
データを同時に出力する出力セレクタ部とを、備えてい
る。
決するために、ＡＳＩＣのメモリの試験を行うメモリ試
験回路において、次のような構成にしている。即ち、本
発明のメモリ試験回路は、前記メモリを、アドレスの特
定ビットによって分けられて、機能動作に必要なアドレ
ス数を２分してそれぞれ担当する第１メモリと第２メモ
リで構成している。そして、通常動作時には、与えられ
たアドレス中の前記特定ビットで前記第１メモリまたは
第２メモリのいずれか一方を選択し、そのアドレスの特
定ビット以外が示す指定位置にデータを書込み、前記メ
モリの試験時には、該第１メモリ及び第２メモリの両方
の該指定位置に試験データを書込む入力セレクタ部と、
通常動作時には、前記特定ビットに基づき前記第１メモ
リに書込まれたデータまたは前記第２メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第１メモリ及び第２メモリの両方に書込まれた試験用
データを同時に出力する出力セレクタ部とを、備えてい
る。
【０００５】本発明によれば、以上のようにメモリ試験
回路を構成したので、通常動作時において、入力セレク
タ部により、ＡＳＩＣのメモリを２分する第１メモリと
第２メモリとは、アドレス中の特定ビットで選択され、
その選択された第１メモリまたは第２メモリのアドレス
の特定ビット以外が示す指定位置に、データが書込まれ
る。そして、出力セレクタ部により、特定ビットに基づ
き、第１メモリまたは第２メモリが選択され、その第１
メモリまたは前記第２メモリに書込まれたデータが選択
されて外部に出力される。即ち、通常動作時には、特定
ビットとその他のアドレスビットによって、第１メモリ
と第２メモリとは、ＡＳＩＣのメモリの本来の機能を果
たすことになる。一方、メモリ試験時には、入力セレク
タ部により、特定ビットにかかわらず、試験データが第
１メモリ及び第２メモリのアドレスの特定ビット以外が
示す指定位置に書込まれる。そして、出力セレクタ部に
より、第１メモリ及び第２メモリの両方に書込まれた試
験データが同時出力される。即ち、試験データは、第１
メモリと第２メモリに同時に書込まれ、同時に出力され
ることになる。従って、前記課題を解決できるのであ
る。
回路を構成したので、通常動作時において、入力セレク
タ部により、ＡＳＩＣのメモリを２分する第１メモリと
第２メモリとは、アドレス中の特定ビットで選択され、
その選択された第１メモリまたは第２メモリのアドレス
の特定ビット以外が示す指定位置に、データが書込まれ
る。そして、出力セレクタ部により、特定ビットに基づ
き、第１メモリまたは第２メモリが選択され、その第１
メモリまたは前記第２メモリに書込まれたデータが選択
されて外部に出力される。即ち、通常動作時には、特定
ビットとその他のアドレスビットによって、第１メモリ
と第２メモリとは、ＡＳＩＣのメモリの本来の機能を果
たすことになる。一方、メモリ試験時には、入力セレク
タ部により、特定ビットにかかわらず、試験データが第
１メモリ及び第２メモリのアドレスの特定ビット以外が
示す指定位置に書込まれる。そして、出力セレクタ部に
より、第１メモリ及び第２メモリの両方に書込まれた試
験データが同時出力される。即ち、試験データは、第１
メモリと第２メモリに同時に書込まれ、同時に出力され
ることになる。従って、前記課題を解決できるのであ
る。
【０００６】
【発明の実施の形態】図１は、本発明の実施形態を示す
メモリ試験回路の構成ブロック図である。このメモリ試
験回路におけるＡＳＩＣのメモリは、同一アドレス数と
データビット数を有する第１メモリである上位メモリ１
と、第２メモリである下位メモリ２とで構成されてい
る。アドレス数に関して、各上位メモリ１と下位メモリ
２は、ＡＳＩＣのメモリとしての本来機能動作のために
必要な数の１／２となるように、分割されている。この
分割の概念では、アドレスにおける特定ビットの最上位
ビットＡｍが、論理値“１”の場合に上位メモリ１が機
能し、論理値“０”の場合に下位メモリ２が機能するよ
うに設定されている。上位メモリ１と下位メモリ２の入
力側には、入力セレクタ部１０が設けられ、と、その上
位メモリ１と下位メモリ２の出力側には、出力セレクタ
部２０が設けられている。入力セレクタ部１０及び出力
セレクタ部２０は、ＡＳＩＣのメモリの通常動作及びメ
モリ試験動作と、通常動作における上位，下位メモリ
１，２を選択する機能とを有している。入力セレクタ部
１０には、通常動作またはメモリ試験動作を指示するモ
ード設定信号Ｓ１と、ＡＳＩＣのメモリに対するアドレ
スの最上位ビットＡｍと、そのアドレスの最上位ビット
以外のビットＡｂｍと、ライトイネーブル信号ＷＥと、
データＤとが入力される構成である。また、入力セレク
タ部１０から各上位，下位メモリ１，２に対して、ビッ
トＡｂｍと、上位ライトイネーブル信号ＷＥU または下
位ライトイネーブル信号ＷＥL と、データＤをそれぞれ
送出する構成である。出力セレクタ部２０には、モード
設定信号Ｓ１と、ＡＳＩＣのメモリに対する最上位ビッ
トＡｍと、上位，下位メモリ１，２からそれぞれ読出さ
れたデータＤU ，ＤL が入力される構成である。
メモリ試験回路の構成ブロック図である。このメモリ試
験回路におけるＡＳＩＣのメモリは、同一アドレス数と
データビット数を有する第１メモリである上位メモリ１
と、第２メモリである下位メモリ２とで構成されてい
る。アドレス数に関して、各上位メモリ１と下位メモリ
２は、ＡＳＩＣのメモリとしての本来機能動作のために
必要な数の１／２となるように、分割されている。この
分割の概念では、アドレスにおける特定ビットの最上位
ビットＡｍが、論理値“１”の場合に上位メモリ１が機
能し、論理値“０”の場合に下位メモリ２が機能するよ
うに設定されている。上位メモリ１と下位メモリ２の入
力側には、入力セレクタ部１０が設けられ、と、その上
位メモリ１と下位メモリ２の出力側には、出力セレクタ
部２０が設けられている。入力セレクタ部１０及び出力
セレクタ部２０は、ＡＳＩＣのメモリの通常動作及びメ
モリ試験動作と、通常動作における上位，下位メモリ
１，２を選択する機能とを有している。入力セレクタ部
１０には、通常動作またはメモリ試験動作を指示するモ
ード設定信号Ｓ１と、ＡＳＩＣのメモリに対するアドレ
スの最上位ビットＡｍと、そのアドレスの最上位ビット
以外のビットＡｂｍと、ライトイネーブル信号ＷＥと、
データＤとが入力される構成である。また、入力セレク
タ部１０から各上位，下位メモリ１，２に対して、ビッ
トＡｂｍと、上位ライトイネーブル信号ＷＥU または下
位ライトイネーブル信号ＷＥL と、データＤをそれぞれ
送出する構成である。出力セレクタ部２０には、モード
設定信号Ｓ１と、ＡＳＩＣのメモリに対する最上位ビッ
トＡｍと、上位，下位メモリ１，２からそれぞれ読出さ
れたデータＤU ，ＤL が入力される構成である。
【０００７】図２（ａ）〜（ｃ）は、図１中の入力セレ
クタ部の機能と構成を説明する図であり、同図（ａ）は
アドレスに対する処理機構、同図（ｂ）はライトイネー
ブル信号に対する処理機構、及び同図（ｃ）は入力デー
タに対する処理をそれぞれ示している。アドレスに対す
る処理機構は、与えられたアドレスのうちビットＡｂｍ
を入力とするセレクタ１１と、そのセレクタ１１の出力
側に接続された２個のセレクタ１２，１３とを備えてい
る。各セレクタ１２，１３の出力側が、上位メモリ１と
下位メモリ２のアドレス端子（Adress）にそれぞれ接続
されている。セレクタ１１は、アドレスの最上位ビット
Ａｍが示す値に基づき、セレクタ１２，１３を選択して
ビットＡｂｍを供給するものである。つまり、セレクタ
１１は上位メモリ１と下位メモリ２を選択する機能を有
している。各セレクタ１２，１３はモード設定信号Ｓ１
信号に基づき、それぞれ切替え動作するようになってい
る。結果的に、モード設定信号Ｓ１が通常動作を指示し
ている場合、上位メモリ１または下位メモリ２にビット
Ａｂｍが選択的に供給され、メモリ試験動作を指示して
いる場合、上位メモリ１と下位メモリ２の両方にビット
Ａｂｍが同時に供給される構成である。
クタ部の機能と構成を説明する図であり、同図（ａ）は
アドレスに対する処理機構、同図（ｂ）はライトイネー
ブル信号に対する処理機構、及び同図（ｃ）は入力デー
タに対する処理をそれぞれ示している。アドレスに対す
る処理機構は、与えられたアドレスのうちビットＡｂｍ
を入力とするセレクタ１１と、そのセレクタ１１の出力
側に接続された２個のセレクタ１２，１３とを備えてい
る。各セレクタ１２，１３の出力側が、上位メモリ１と
下位メモリ２のアドレス端子（Adress）にそれぞれ接続
されている。セレクタ１１は、アドレスの最上位ビット
Ａｍが示す値に基づき、セレクタ１２，１３を選択して
ビットＡｂｍを供給するものである。つまり、セレクタ
１１は上位メモリ１と下位メモリ２を選択する機能を有
している。各セレクタ１２，１３はモード設定信号Ｓ１
信号に基づき、それぞれ切替え動作するようになってい
る。結果的に、モード設定信号Ｓ１が通常動作を指示し
ている場合、上位メモリ１または下位メモリ２にビット
Ａｂｍが選択的に供給され、メモリ試験動作を指示して
いる場合、上位メモリ１と下位メモリ２の両方にビット
Ａｂｍが同時に供給される構成である。
【０００８】ライトイネーブル信号ＷＥに対する処理機
構は、信号ＷＥを入力とするセレクタ１４と、そのセレ
クタ１４の出力側に接続された２個のセレクタ１５，１
６とを備えている。各セレクタ１５，１６の出力側が、
上位メモリ１と下位メモリ２のライトイネーブル端子
（Write Enable）にそれぞれ接続されている。セレクタ
１４は、アドレスの最上位ビットＡｍが示す値に基づ
き、セレクタ１５，１６を選択して信号ＷＥを供給する
ものである。つまり、セレクタ１４は上位メモリ１と下
位メモリ２を選択する機能を有している。各セレクタ１
５，１６は、モード設定信号Ｓ１信号に基づき、それぞ
れ切替え動作するようになっている。結果的に、モード
設定信号Ｓ１が通常動作を指示している場合、上位メモ
リ１または下位メモリ２に、ライトイネーブル信号ＷＥ
U またはＷＥL が選択的に供給され、メモリ試験動作を
指示している場合、上位メモリ１と下位メモリ２の両方
にライトイネーブル信号ＷＥU 及びＷＥL が同時に供給
される構成である。データＤは、上位メモリ１と下位メ
モリ２の両方のデータ端子（Data In)に対して共通に与
えられるようになっている。
構は、信号ＷＥを入力とするセレクタ１４と、そのセレ
クタ１４の出力側に接続された２個のセレクタ１５，１
６とを備えている。各セレクタ１５，１６の出力側が、
上位メモリ１と下位メモリ２のライトイネーブル端子
（Write Enable）にそれぞれ接続されている。セレクタ
１４は、アドレスの最上位ビットＡｍが示す値に基づ
き、セレクタ１５，１６を選択して信号ＷＥを供給する
ものである。つまり、セレクタ１４は上位メモリ１と下
位メモリ２を選択する機能を有している。各セレクタ１
５，１６は、モード設定信号Ｓ１信号に基づき、それぞ
れ切替え動作するようになっている。結果的に、モード
設定信号Ｓ１が通常動作を指示している場合、上位メモ
リ１または下位メモリ２に、ライトイネーブル信号ＷＥ
U またはＷＥL が選択的に供給され、メモリ試験動作を
指示している場合、上位メモリ１と下位メモリ２の両方
にライトイネーブル信号ＷＥU 及びＷＥL が同時に供給
される構成である。データＤは、上位メモリ１と下位メ
モリ２の両方のデータ端子（Data In)に対して共通に与
えられるようになっている。
【０００９】図３は、図１中の出力セレクタ部を説明す
るブロック図である。この出力セレクタ部２０は、上位
メモリ１のデータ出力端子（Data Out）からから出力し
たデータＤU を入力とし、そのデータＤU の出力先を選
択するセレクタ２１と、下位メモリ２のデータ出力端子
（Data Out）から出力されたデータＤL を入力とし、そ
のデータＤL の出力先を選択するセレクタ２２と、各セ
レクタ２１，２２の出力側に接続れたセレクタ２３とを
備えている。各セレクタ２１，２２には、共通にモード
設定信号Ｓ１が入力れ、それらセレクタ２１，２２にお
ける選択は、信号Ｓ１に基づいて行われる構成である。
つまり、モード設定信号Ｓ１によって通常動作が指示さ
れている場合、データＤU ，ＤL がセレクタ２３に入力
され、メモリ試験動作が指示された場合は、それらデー
タＤU ，ＤL が試験用バスにＢにパラレルに出力される
ようになっている。また、セレクタ２３には、アドレス
の最上位ビットＡｍが入力され、該最上位ビットＡｍに
基づき、セレクタ２３はデータＤU またはデータＤL を
選択して出力するようになっている。
るブロック図である。この出力セレクタ部２０は、上位
メモリ１のデータ出力端子（Data Out）からから出力し
たデータＤU を入力とし、そのデータＤU の出力先を選
択するセレクタ２１と、下位メモリ２のデータ出力端子
（Data Out）から出力されたデータＤL を入力とし、そ
のデータＤL の出力先を選択するセレクタ２２と、各セ
レクタ２１，２２の出力側に接続れたセレクタ２３とを
備えている。各セレクタ２１，２２には、共通にモード
設定信号Ｓ１が入力れ、それらセレクタ２１，２２にお
ける選択は、信号Ｓ１に基づいて行われる構成である。
つまり、モード設定信号Ｓ１によって通常動作が指示さ
れている場合、データＤU ，ＤL がセレクタ２３に入力
され、メモリ試験動作が指示された場合は、それらデー
タＤU ，ＤL が試験用バスにＢにパラレルに出力される
ようになっている。また、セレクタ２３には、アドレス
の最上位ビットＡｍが入力され、該最上位ビットＡｍに
基づき、セレクタ２３はデータＤU またはデータＤL を
選択して出力するようになっている。
【００１０】図４は、図１に対するアドレスの真理値を
示す図である。図５は図２（ａ）の機構の動作を説明す
る真理値を示す図であり、図６は図２（ｂ）の動作を説
明する真理値を示す図である。図７は、図２（ｃ）の処
理の真理値を示す図である。図８は、図３の出力セレク
タ部の動作を説明する真理値を示す図である。これら、
図４〜図８を参照しつつ、図１のメモリ試験回路の動作
を説明する。
示す図である。図５は図２（ａ）の機構の動作を説明す
る真理値を示す図であり、図６は図２（ｂ）の動作を説
明する真理値を示す図である。図７は、図２（ｃ）の処
理の真理値を示す図である。図８は、図３の出力セレク
タ部の動作を説明する真理値を示す図である。これら、
図４〜図８を参照しつつ、図１のメモリ試験回路の動作
を説明する。
【００１１】まず、アドレスについて説明をする。図４
には、機能動作に必要なアドレス数が１６ワードのメモ
リにおける全アドレスが示されている。ここで、同図中
のＡ３が最上位ビットＡｍであり、その最上位ビットＡ
ｍの論理値の“０”，“１”で、真理値は２分される。
最上位ビットＡ３（Ａｍ）を除いたＡ０〜Ａ２（Ａｂ
ｍ）は、アドレス数８ワードを有するメモリのアドレス
と等価である。よって、最上位ビットＡ３を、図１の上
位メモリ１と下位メモリ２の選択信号とすることで、８
ワードごとに分割したメモリを１６ワードのメモリ単体
として機能動作させるに等しくなる。
には、機能動作に必要なアドレス数が１６ワードのメモ
リにおける全アドレスが示されている。ここで、同図中
のＡ３が最上位ビットＡｍであり、その最上位ビットＡ
ｍの論理値の“０”，“１”で、真理値は２分される。
最上位ビットＡ３（Ａｍ）を除いたＡ０〜Ａ２（Ａｂ
ｍ）は、アドレス数８ワードを有するメモリのアドレス
と等価である。よって、最上位ビットＡ３を、図１の上
位メモリ１と下位メモリ２の選択信号とすることで、８
ワードごとに分割したメモリを１６ワードのメモリ単体
として機能動作させるに等しくなる。
【００１２】図５のように、入力セレクタ部１０におけ
るアドレスの処理機構では、最上位ビットＡ３を上位メ
モリ１と下位メモリ２の選択信号とし、通常動作時に
は、論理値“１”でビットＡ０〜Ａ２のアドレス信号が
上位メモリ１のアドレス端子に入力され、かつ論理値
“０”でビットＡ０〜Ａ２のアドレス信号が下位メモリ
１のアドレス端子に入力される。つまり、通常動作時に
は、上位メモリ１と下位メモリ２の２つで、アドレス数
１６ワード単体のメモリアドレス動作をする。一方、メ
モリ試験を行う場合は最上位ビットＡ３の論理値によら
ず、ビットＡ０〜Ａ２の示すアドレス信号が、上位メモ
リ１と下位メモリ２のアドレス端子に同時に入力され
る。図６のように、入力セレクタ部１０におけるイネー
ブル信号の処理機構では、最上位ビットＡ３を上位メモ
リ１と下位メモリ２の選択信号とし、通常動作時には、
論理値“１”でライトイネーブル信号ＷＥU が上位メモ
リ１のライトイネーブル端子に入力され、かつ論理値
“０”でライトイネーブル信号ＷＥL が下位メモリ２の
ライトイネーブル端子に入力される。メモリ試験を行う
場合は最上位ビットＡ３の論理値によらず、ライトイネ
ーブル信号ＷＥU ，ＷＥL が同時に、各上位メモリ１と
下位メモリ２のライトイネーブル端子に入力される。
るアドレスの処理機構では、最上位ビットＡ３を上位メ
モリ１と下位メモリ２の選択信号とし、通常動作時に
は、論理値“１”でビットＡ０〜Ａ２のアドレス信号が
上位メモリ１のアドレス端子に入力され、かつ論理値
“０”でビットＡ０〜Ａ２のアドレス信号が下位メモリ
１のアドレス端子に入力される。つまり、通常動作時に
は、上位メモリ１と下位メモリ２の２つで、アドレス数
１６ワード単体のメモリアドレス動作をする。一方、メ
モリ試験を行う場合は最上位ビットＡ３の論理値によら
ず、ビットＡ０〜Ａ２の示すアドレス信号が、上位メモ
リ１と下位メモリ２のアドレス端子に同時に入力され
る。図６のように、入力セレクタ部１０におけるイネー
ブル信号の処理機構では、最上位ビットＡ３を上位メモ
リ１と下位メモリ２の選択信号とし、通常動作時には、
論理値“１”でライトイネーブル信号ＷＥU が上位メモ
リ１のライトイネーブル端子に入力され、かつ論理値
“０”でライトイネーブル信号ＷＥL が下位メモリ２の
ライトイネーブル端子に入力される。メモリ試験を行う
場合は最上位ビットＡ３の論理値によらず、ライトイネ
ーブル信号ＷＥU ，ＷＥL が同時に、各上位メモリ１と
下位メモリ２のライトイネーブル端子に入力される。
【００１３】図７のように、データＤは通常動作時或い
は試験動作時にかかわらず同時に、各上位メモリ１と下
位メモリ２のデータ入力端子に供給されている。そのた
め、通常動作時には、最上位ビットＡ３の論理値の選択
で、下位メモリ２または上位メモリ１のアドレスビット
Ａ０〜Ａ２の示す指定位置に入力データが書込まれる。
また、メモリ試験時には、下位ビット２と上位メモリ１
の両方のアドレスビットＡ０〜Ａ２に対応する指定位置
に試験データが書込まれる。一方、出力セレクタ部２０
では、最上位ビットＡ３を上位メモリ１と下位メモリ２
の選択信号とし、通常動作時には、論理値“１”で上位
メモリ１から読出されたデータＤU を出力し、論理値
“０”で下位メモリ２から読出されたデータＤL を出力
する。メモリ試験時には、最上位ビットＡ３の論理値に
関わらず、上位メモリ１から読出されたデータＤU と下
位メモリ２から読出されたデータＤL とを同時にパラレ
ルに出力する。この時の各データＤU ，ＤL はメモリ試
験データである。総括すると、通常動作時には、アドレ
ス数が１６ワードのメモリとして機能動作し、メモリ試
験時は、アドレス数８のメモリを２つ同時に試験するこ
とになる。
は試験動作時にかかわらず同時に、各上位メモリ１と下
位メモリ２のデータ入力端子に供給されている。そのた
め、通常動作時には、最上位ビットＡ３の論理値の選択
で、下位メモリ２または上位メモリ１のアドレスビット
Ａ０〜Ａ２の示す指定位置に入力データが書込まれる。
また、メモリ試験時には、下位ビット２と上位メモリ１
の両方のアドレスビットＡ０〜Ａ２に対応する指定位置
に試験データが書込まれる。一方、出力セレクタ部２０
では、最上位ビットＡ３を上位メモリ１と下位メモリ２
の選択信号とし、通常動作時には、論理値“１”で上位
メモリ１から読出されたデータＤU を出力し、論理値
“０”で下位メモリ２から読出されたデータＤL を出力
する。メモリ試験時には、最上位ビットＡ３の論理値に
関わらず、上位メモリ１から読出されたデータＤU と下
位メモリ２から読出されたデータＤL とを同時にパラレ
ルに出力する。この時の各データＤU ，ＤL はメモリ試
験データである。総括すると、通常動作時には、アドレ
ス数が１６ワードのメモリとして機能動作し、メモリ試
験時は、アドレス数８のメモリを２つ同時に試験するこ
とになる。
【００１４】以上のように、本実施形態では、ＡＳＩＣ
のメモリを上位メモリ１と下位メモリ２に２分割し、通
常動作及びメモリ試験動作の切替えと２分したメモリ
１，２の動作切替えとを行う入力セレクタ部１０と出力
セレクタ部２０とを設けている。よって、通常動作時の
本来の機能は損なわず、メモリ試験時には２つのメモリ
１，２を同時に試験することが可能となる。そのため、
試験用のテストデータ長の削減がはかれ、試験時間の短
縮及び単位時間当たりの生産数の向上が可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。メモリの分割の仕方は他にも考えられる。
上記実施形態では、アドレスの最上位ビットＡｍを用い
て、上位メモリ１と下位メモリ２で分割しているが、例
えば、最下位ビット等で分割することも可能である。
のメモリを上位メモリ１と下位メモリ２に２分割し、通
常動作及びメモリ試験動作の切替えと２分したメモリ
１，２の動作切替えとを行う入力セレクタ部１０と出力
セレクタ部２０とを設けている。よって、通常動作時の
本来の機能は損なわず、メモリ試験時には２つのメモリ
１，２を同時に試験することが可能となる。そのため、
試験用のテストデータ長の削減がはかれ、試験時間の短
縮及び単位時間当たりの生産数の向上が可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。メモリの分割の仕方は他にも考えられる。
上記実施形態では、アドレスの最上位ビットＡｍを用い
て、上位メモリ１と下位メモリ２で分割しているが、例
えば、最下位ビット等で分割することも可能である。
【００１５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＡＳＩＣのメモリを２分する第１メモリと第２メ
モリで構成し、通常動作時とメモリ試験時、及び機能さ
せる第１メモリと第２メモリとを選択する入力セレクタ
部と出力セレクタ部とを備えている。よって、第１メモ
リと第２メモリが、通常動作時にはＡＳＩＣのメモリ本
来の機能を果たすと共に、メモリ試験時には第１メモリ
及び第２メモリに同時に試験データを書込み、同時にそ
れを読出すことが可能となる。即ち、メモリ試験のテス
トデータ長が削減されると共に、試験時間が短縮し、単
位時間当たりの生産数が向上する。
れば、ＡＳＩＣのメモリを２分する第１メモリと第２メ
モリで構成し、通常動作時とメモリ試験時、及び機能さ
せる第１メモリと第２メモリとを選択する入力セレクタ
部と出力セレクタ部とを備えている。よって、第１メモ
リと第２メモリが、通常動作時にはＡＳＩＣのメモリ本
来の機能を果たすと共に、メモリ試験時には第１メモリ
及び第２メモリに同時に試験データを書込み、同時にそ
れを読出すことが可能となる。即ち、メモリ試験のテス
トデータ長が削減されると共に、試験時間が短縮し、単
位時間当たりの生産数が向上する。
【図１】本発明の実施形態を示すメモリ試験回路の構成
ブロック図である。
ブロック図である。
【図２】図１中の入力セレクタ部の機能と構成を説明す
る図である。
る図である。
【図３】図１中の出力セレクタ部を説明するブロック図
である。
である。
【図４】図１に対するアドレスの真理値を示す図であ
る。
る。
【図５】図２（ａ）の動作を説明する真理値を示す図で
ある。
ある。
【図６】図２（ｂ）の動作を説明する真理値を示す図で
ある。
ある。
【図７】図２（ｃ）の処理の真理値を示す図である。
【図８】図３の出力セレクタの動作を説明する真理値を
示す図である。
示す図である。
１ 上位メモリ（第１メモリ） ２ 下位メモリ（第２メモリ） １０ 入力セレクタ部 ２０ 出力セレクタ部 Ａｍ アドレスの最上位ビット Ａｂｍ アドレスの最上位ビット以
外のビット Ｄ 入力データ Ｓ１ モード設定信号 ＷＥ，ＷＥU ，ＷＥL ライトイネーブル信号 ＤU ，ＤL 出力データ
外のビット Ｄ 入力データ Ｓ１ モード設定信号 ＷＥ，ＷＥU ，ＷＥL ライトイネーブル信号 ＤU ，ＤL 出力データ
Claims (1)
- 【請求項１】 ＡＳＩＣのメモリに対する試験を行うメ
モリ試験回路において、 前記メモリは、アドレスの特定ビットによって分けられ
て、機能動作に必要なアドレス数を２分してそれぞれ担
当する第１メモリと第２メモリで構成し、 通常動作時には、与えられたアドレス中の前記特定ビッ
トで前記第１メモリまたは第２メモリのいずれか一方を
選択し、そのアドレスの特定ビット以外が示す指定位置
にデータを書込み、前記メモリの試験時には、該第１メ
モリ及び第２メモリの両方の該指定位置に試験データを
書込む入力セレクタ部と、 通常動作時には、前記特定ビットに基づき前記第１メモ
リに書込まれたデータまたは前記第２メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第１メモリ及び第２メモリの両方に書込まれた前記試
験用データを同時に出力する出力セレクタ部とを、 備えたことを特徴とするメモリ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198477A JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198477A JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0944412A true JPH0944412A (ja) | 1997-02-14 |
Family
ID=16391767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7198477A Withdrawn JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0944412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782495B1 (ko) * | 2006-10-20 | 2007-12-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| KR100856068B1 (ko) * | 2006-12-27 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
-
1995
- 1995-08-03 JP JP7198477A patent/JPH0944412A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782495B1 (ko) * | 2006-10-20 | 2007-12-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| US7724574B2 (en) | 2006-10-20 | 2010-05-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and data write and read method thereof |
| KR100856068B1 (ko) * | 2006-12-27 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |