JPH0944412A - メモリ試験回路 - Google Patents
メモリ試験回路Info
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- JPH0944412A JPH0944412A JP7198477A JP19847795A JPH0944412A JP H0944412 A JPH0944412 A JP H0944412A JP 7198477 A JP7198477 A JP 7198477A JP 19847795 A JP19847795 A JP 19847795A JP H0944412 A JPH0944412 A JP H0944412A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ASICのメモリに対するメモリ試験時間を
短縮する。 【解決手段】 上位メモリ1と下位メモリ2は、ASI
Cのメモリの本来の機能を2分するものであり、通常動
作とメモリ試験動作はモード設定信号S1によって指示
される。通常動作時において、入力セレクタ部10はア
ドレスの最上位ビットAmに基づき、最上位ビット以外
のアドレスビットAbmと、ライトイネーブル信号WE
U 或いはWEL とを上位メモリ1または下位メモリ2に
与え、データを書込む。そして、出力セレクタ部20が
最上位ビットAmに基づき、上位メモリ1或いは下位メ
モリ2から出力されたデータを選択的に出力する。メモ
リ試験時には、最上位ビットAmにかかわらず、入力セ
レクタ部10は同時に試験データを書込み、出力セレク
タが上位メモリ1と下位メモリ2とから読出された試験
データを同時に出力する。
短縮する。 【解決手段】 上位メモリ1と下位メモリ2は、ASI
Cのメモリの本来の機能を2分するものであり、通常動
作とメモリ試験動作はモード設定信号S1によって指示
される。通常動作時において、入力セレクタ部10はア
ドレスの最上位ビットAmに基づき、最上位ビット以外
のアドレスビットAbmと、ライトイネーブル信号WE
U 或いはWEL とを上位メモリ1または下位メモリ2に
与え、データを書込む。そして、出力セレクタ部20が
最上位ビットAmに基づき、上位メモリ1或いは下位メ
モリ2から出力されたデータを選択的に出力する。メモ
リ試験時には、最上位ビットAmにかかわらず、入力セ
レクタ部10は同時に試験データを書込み、出力セレク
タが上位メモリ1と下位メモリ2とから読出された試験
データを同時に出力する。
Description
【0001】
【発明の属する技術分野】本発明は、特定用途向けIC
(Application-Specific IC;ASIC)のメモリに対す
る試験を容易に行うために、該ASICに組込まれたメ
モリ試験回路に関するものである。
(Application-Specific IC;ASIC)のメモリに対す
る試験を容易に行うために、該ASICに組込まれたメ
モリ試験回路に関するものである。
【0002】
【従来の技術】従来、ASICのメモリに対して試験を
行う場合、試験用のテストデータを1メモリ当たり1ケ
ース用意し、そのテストデータをアドレスに対応して順
次書き込み、その書き込まれたデータを順に読出して試
験を行っている。
行う場合、試験用のテストデータを1メモリ当たり1ケ
ース用意し、そのテストデータをアドレスに対応して順
次書き込み、その書き込まれたデータを順に読出して試
験を行っている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
ASICのメモリに対する試験では、次のような課題が
あった。即ち、アドレス数に比例して、テストデータ長
が増加する。そのため、テストに費やされる時間が多く
なり、生産面においても負担になっていた。
ASICのメモリに対する試験では、次のような課題が
あった。即ち、アドレス数に比例して、テストデータ長
が増加する。そのため、テストに費やされる時間が多く
なり、生産面においても負担になっていた。
【0004】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ASICのメモリの試験を行うメモリ試
験回路において、次のような構成にしている。即ち、本
発明のメモリ試験回路は、前記メモリを、アドレスの特
定ビットによって分けられて、機能動作に必要なアドレ
ス数を2分してそれぞれ担当する第1メモリと第2メモ
リで構成している。そして、通常動作時には、与えられ
たアドレス中の前記特定ビットで前記第1メモリまたは
第2メモリのいずれか一方を選択し、そのアドレスの特
定ビット以外が示す指定位置にデータを書込み、前記メ
モリの試験時には、該第1メモリ及び第2メモリの両方
の該指定位置に試験データを書込む入力セレクタ部と、
通常動作時には、前記特定ビットに基づき前記第1メモ
リに書込まれたデータまたは前記第2メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第1メモリ及び第2メモリの両方に書込まれた試験用
データを同時に出力する出力セレクタ部とを、備えてい
る。
決するために、ASICのメモリの試験を行うメモリ試
験回路において、次のような構成にしている。即ち、本
発明のメモリ試験回路は、前記メモリを、アドレスの特
定ビットによって分けられて、機能動作に必要なアドレ
ス数を2分してそれぞれ担当する第1メモリと第2メモ
リで構成している。そして、通常動作時には、与えられ
たアドレス中の前記特定ビットで前記第1メモリまたは
第2メモリのいずれか一方を選択し、そのアドレスの特
定ビット以外が示す指定位置にデータを書込み、前記メ
モリの試験時には、該第1メモリ及び第2メモリの両方
の該指定位置に試験データを書込む入力セレクタ部と、
通常動作時には、前記特定ビットに基づき前記第1メモ
リに書込まれたデータまたは前記第2メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第1メモリ及び第2メモリの両方に書込まれた試験用
データを同時に出力する出力セレクタ部とを、備えてい
る。
【0005】本発明によれば、以上のようにメモリ試験
回路を構成したので、通常動作時において、入力セレク
タ部により、ASICのメモリを2分する第1メモリと
第2メモリとは、アドレス中の特定ビットで選択され、
その選択された第1メモリまたは第2メモリのアドレス
の特定ビット以外が示す指定位置に、データが書込まれ
る。そして、出力セレクタ部により、特定ビットに基づ
き、第1メモリまたは第2メモリが選択され、その第1
メモリまたは前記第2メモリに書込まれたデータが選択
されて外部に出力される。即ち、通常動作時には、特定
ビットとその他のアドレスビットによって、第1メモリ
と第2メモリとは、ASICのメモリの本来の機能を果
たすことになる。一方、メモリ試験時には、入力セレク
タ部により、特定ビットにかかわらず、試験データが第
1メモリ及び第2メモリのアドレスの特定ビット以外が
示す指定位置に書込まれる。そして、出力セレクタ部に
より、第1メモリ及び第2メモリの両方に書込まれた試
験データが同時出力される。即ち、試験データは、第1
メモリと第2メモリに同時に書込まれ、同時に出力され
ることになる。従って、前記課題を解決できるのであ
る。
回路を構成したので、通常動作時において、入力セレク
タ部により、ASICのメモリを2分する第1メモリと
第2メモリとは、アドレス中の特定ビットで選択され、
その選択された第1メモリまたは第2メモリのアドレス
の特定ビット以外が示す指定位置に、データが書込まれ
る。そして、出力セレクタ部により、特定ビットに基づ
き、第1メモリまたは第2メモリが選択され、その第1
メモリまたは前記第2メモリに書込まれたデータが選択
されて外部に出力される。即ち、通常動作時には、特定
ビットとその他のアドレスビットによって、第1メモリ
と第2メモリとは、ASICのメモリの本来の機能を果
たすことになる。一方、メモリ試験時には、入力セレク
タ部により、特定ビットにかかわらず、試験データが第
1メモリ及び第2メモリのアドレスの特定ビット以外が
示す指定位置に書込まれる。そして、出力セレクタ部に
より、第1メモリ及び第2メモリの両方に書込まれた試
験データが同時出力される。即ち、試験データは、第1
メモリと第2メモリに同時に書込まれ、同時に出力され
ることになる。従って、前記課題を解決できるのであ
る。
【0006】
【発明の実施の形態】図1は、本発明の実施形態を示す
メモリ試験回路の構成ブロック図である。このメモリ試
験回路におけるASICのメモリは、同一アドレス数と
データビット数を有する第1メモリである上位メモリ1
と、第2メモリである下位メモリ2とで構成されてい
る。アドレス数に関して、各上位メモリ1と下位メモリ
2は、ASICのメモリとしての本来機能動作のために
必要な数の1/2となるように、分割されている。この
分割の概念では、アドレスにおける特定ビットの最上位
ビットAmが、論理値“1”の場合に上位メモリ1が機
能し、論理値“0”の場合に下位メモリ2が機能するよ
うに設定されている。上位メモリ1と下位メモリ2の入
力側には、入力セレクタ部10が設けられ、と、その上
位メモリ1と下位メモリ2の出力側には、出力セレクタ
部20が設けられている。入力セレクタ部10及び出力
セレクタ部20は、ASICのメモリの通常動作及びメ
モリ試験動作と、通常動作における上位,下位メモリ
1,2を選択する機能とを有している。入力セレクタ部
10には、通常動作またはメモリ試験動作を指示するモ
ード設定信号S1と、ASICのメモリに対するアドレ
スの最上位ビットAmと、そのアドレスの最上位ビット
以外のビットAbmと、ライトイネーブル信号WEと、
データDとが入力される構成である。また、入力セレク
タ部10から各上位,下位メモリ1,2に対して、ビッ
トAbmと、上位ライトイネーブル信号WEU または下
位ライトイネーブル信号WEL と、データDをそれぞれ
送出する構成である。出力セレクタ部20には、モード
設定信号S1と、ASICのメモリに対する最上位ビッ
トAmと、上位,下位メモリ1,2からそれぞれ読出さ
れたデータDU ,DL が入力される構成である。
メモリ試験回路の構成ブロック図である。このメモリ試
験回路におけるASICのメモリは、同一アドレス数と
データビット数を有する第1メモリである上位メモリ1
と、第2メモリである下位メモリ2とで構成されてい
る。アドレス数に関して、各上位メモリ1と下位メモリ
2は、ASICのメモリとしての本来機能動作のために
必要な数の1/2となるように、分割されている。この
分割の概念では、アドレスにおける特定ビットの最上位
ビットAmが、論理値“1”の場合に上位メモリ1が機
能し、論理値“0”の場合に下位メモリ2が機能するよ
うに設定されている。上位メモリ1と下位メモリ2の入
力側には、入力セレクタ部10が設けられ、と、その上
位メモリ1と下位メモリ2の出力側には、出力セレクタ
部20が設けられている。入力セレクタ部10及び出力
セレクタ部20は、ASICのメモリの通常動作及びメ
モリ試験動作と、通常動作における上位,下位メモリ
1,2を選択する機能とを有している。入力セレクタ部
10には、通常動作またはメモリ試験動作を指示するモ
ード設定信号S1と、ASICのメモリに対するアドレ
スの最上位ビットAmと、そのアドレスの最上位ビット
以外のビットAbmと、ライトイネーブル信号WEと、
データDとが入力される構成である。また、入力セレク
タ部10から各上位,下位メモリ1,2に対して、ビッ
トAbmと、上位ライトイネーブル信号WEU または下
位ライトイネーブル信号WEL と、データDをそれぞれ
送出する構成である。出力セレクタ部20には、モード
設定信号S1と、ASICのメモリに対する最上位ビッ
トAmと、上位,下位メモリ1,2からそれぞれ読出さ
れたデータDU ,DL が入力される構成である。
【0007】図2(a)〜(c)は、図1中の入力セレ
クタ部の機能と構成を説明する図であり、同図(a)は
アドレスに対する処理機構、同図(b)はライトイネー
ブル信号に対する処理機構、及び同図(c)は入力デー
タに対する処理をそれぞれ示している。アドレスに対す
る処理機構は、与えられたアドレスのうちビットAbm
を入力とするセレクタ11と、そのセレクタ11の出力
側に接続された2個のセレクタ12,13とを備えてい
る。各セレクタ12,13の出力側が、上位メモリ1と
下位メモリ2のアドレス端子(Adress)にそれぞれ接続
されている。セレクタ11は、アドレスの最上位ビット
Amが示す値に基づき、セレクタ12,13を選択して
ビットAbmを供給するものである。つまり、セレクタ
11は上位メモリ1と下位メモリ2を選択する機能を有
している。各セレクタ12,13はモード設定信号S1
信号に基づき、それぞれ切替え動作するようになってい
る。結果的に、モード設定信号S1が通常動作を指示し
ている場合、上位メモリ1または下位メモリ2にビット
Abmが選択的に供給され、メモリ試験動作を指示して
いる場合、上位メモリ1と下位メモリ2の両方にビット
Abmが同時に供給される構成である。
クタ部の機能と構成を説明する図であり、同図(a)は
アドレスに対する処理機構、同図(b)はライトイネー
ブル信号に対する処理機構、及び同図(c)は入力デー
タに対する処理をそれぞれ示している。アドレスに対す
る処理機構は、与えられたアドレスのうちビットAbm
を入力とするセレクタ11と、そのセレクタ11の出力
側に接続された2個のセレクタ12,13とを備えてい
る。各セレクタ12,13の出力側が、上位メモリ1と
下位メモリ2のアドレス端子(Adress)にそれぞれ接続
されている。セレクタ11は、アドレスの最上位ビット
Amが示す値に基づき、セレクタ12,13を選択して
ビットAbmを供給するものである。つまり、セレクタ
11は上位メモリ1と下位メモリ2を選択する機能を有
している。各セレクタ12,13はモード設定信号S1
信号に基づき、それぞれ切替え動作するようになってい
る。結果的に、モード設定信号S1が通常動作を指示し
ている場合、上位メモリ1または下位メモリ2にビット
Abmが選択的に供給され、メモリ試験動作を指示して
いる場合、上位メモリ1と下位メモリ2の両方にビット
Abmが同時に供給される構成である。
【0008】ライトイネーブル信号WEに対する処理機
構は、信号WEを入力とするセレクタ14と、そのセレ
クタ14の出力側に接続された2個のセレクタ15,1
6とを備えている。各セレクタ15,16の出力側が、
上位メモリ1と下位メモリ2のライトイネーブル端子
(Write Enable)にそれぞれ接続されている。セレクタ
14は、アドレスの最上位ビットAmが示す値に基づ
き、セレクタ15,16を選択して信号WEを供給する
ものである。つまり、セレクタ14は上位メモリ1と下
位メモリ2を選択する機能を有している。各セレクタ1
5,16は、モード設定信号S1信号に基づき、それぞ
れ切替え動作するようになっている。結果的に、モード
設定信号S1が通常動作を指示している場合、上位メモ
リ1または下位メモリ2に、ライトイネーブル信号WE
U またはWEL が選択的に供給され、メモリ試験動作を
指示している場合、上位メモリ1と下位メモリ2の両方
にライトイネーブル信号WEU 及びWEL が同時に供給
される構成である。データDは、上位メモリ1と下位メ
モリ2の両方のデータ端子(Data In)に対して共通に与
えられるようになっている。
構は、信号WEを入力とするセレクタ14と、そのセレ
クタ14の出力側に接続された2個のセレクタ15,1
6とを備えている。各セレクタ15,16の出力側が、
上位メモリ1と下位メモリ2のライトイネーブル端子
(Write Enable)にそれぞれ接続されている。セレクタ
14は、アドレスの最上位ビットAmが示す値に基づ
き、セレクタ15,16を選択して信号WEを供給する
ものである。つまり、セレクタ14は上位メモリ1と下
位メモリ2を選択する機能を有している。各セレクタ1
5,16は、モード設定信号S1信号に基づき、それぞ
れ切替え動作するようになっている。結果的に、モード
設定信号S1が通常動作を指示している場合、上位メモ
リ1または下位メモリ2に、ライトイネーブル信号WE
U またはWEL が選択的に供給され、メモリ試験動作を
指示している場合、上位メモリ1と下位メモリ2の両方
にライトイネーブル信号WEU 及びWEL が同時に供給
される構成である。データDは、上位メモリ1と下位メ
モリ2の両方のデータ端子(Data In)に対して共通に与
えられるようになっている。
【0009】図3は、図1中の出力セレクタ部を説明す
るブロック図である。この出力セレクタ部20は、上位
メモリ1のデータ出力端子(Data Out)からから出力し
たデータDU を入力とし、そのデータDU の出力先を選
択するセレクタ21と、下位メモリ2のデータ出力端子
(Data Out)から出力されたデータDL を入力とし、そ
のデータDL の出力先を選択するセレクタ22と、各セ
レクタ21,22の出力側に接続れたセレクタ23とを
備えている。各セレクタ21,22には、共通にモード
設定信号S1が入力れ、それらセレクタ21,22にお
ける選択は、信号S1に基づいて行われる構成である。
つまり、モード設定信号S1によって通常動作が指示さ
れている場合、データDU ,DL がセレクタ23に入力
され、メモリ試験動作が指示された場合は、それらデー
タDU ,DL が試験用バスにBにパラレルに出力される
ようになっている。また、セレクタ23には、アドレス
の最上位ビットAmが入力され、該最上位ビットAmに
基づき、セレクタ23はデータDU またはデータDL を
選択して出力するようになっている。
るブロック図である。この出力セレクタ部20は、上位
メモリ1のデータ出力端子(Data Out)からから出力し
たデータDU を入力とし、そのデータDU の出力先を選
択するセレクタ21と、下位メモリ2のデータ出力端子
(Data Out)から出力されたデータDL を入力とし、そ
のデータDL の出力先を選択するセレクタ22と、各セ
レクタ21,22の出力側に接続れたセレクタ23とを
備えている。各セレクタ21,22には、共通にモード
設定信号S1が入力れ、それらセレクタ21,22にお
ける選択は、信号S1に基づいて行われる構成である。
つまり、モード設定信号S1によって通常動作が指示さ
れている場合、データDU ,DL がセレクタ23に入力
され、メモリ試験動作が指示された場合は、それらデー
タDU ,DL が試験用バスにBにパラレルに出力される
ようになっている。また、セレクタ23には、アドレス
の最上位ビットAmが入力され、該最上位ビットAmに
基づき、セレクタ23はデータDU またはデータDL を
選択して出力するようになっている。
【0010】図4は、図1に対するアドレスの真理値を
示す図である。図5は図2(a)の機構の動作を説明す
る真理値を示す図であり、図6は図2(b)の動作を説
明する真理値を示す図である。図7は、図2(c)の処
理の真理値を示す図である。図8は、図3の出力セレク
タ部の動作を説明する真理値を示す図である。これら、
図4〜図8を参照しつつ、図1のメモリ試験回路の動作
を説明する。
示す図である。図5は図2(a)の機構の動作を説明す
る真理値を示す図であり、図6は図2(b)の動作を説
明する真理値を示す図である。図7は、図2(c)の処
理の真理値を示す図である。図8は、図3の出力セレク
タ部の動作を説明する真理値を示す図である。これら、
図4〜図8を参照しつつ、図1のメモリ試験回路の動作
を説明する。
【0011】まず、アドレスについて説明をする。図4
には、機能動作に必要なアドレス数が16ワードのメモ
リにおける全アドレスが示されている。ここで、同図中
のA3が最上位ビットAmであり、その最上位ビットA
mの論理値の“0”,“1”で、真理値は2分される。
最上位ビットA3(Am)を除いたA0〜A2(Ab
m)は、アドレス数8ワードを有するメモリのアドレス
と等価である。よって、最上位ビットA3を、図1の上
位メモリ1と下位メモリ2の選択信号とすることで、8
ワードごとに分割したメモリを16ワードのメモリ単体
として機能動作させるに等しくなる。
には、機能動作に必要なアドレス数が16ワードのメモ
リにおける全アドレスが示されている。ここで、同図中
のA3が最上位ビットAmであり、その最上位ビットA
mの論理値の“0”,“1”で、真理値は2分される。
最上位ビットA3(Am)を除いたA0〜A2(Ab
m)は、アドレス数8ワードを有するメモリのアドレス
と等価である。よって、最上位ビットA3を、図1の上
位メモリ1と下位メモリ2の選択信号とすることで、8
ワードごとに分割したメモリを16ワードのメモリ単体
として機能動作させるに等しくなる。
【0012】図5のように、入力セレクタ部10におけ
るアドレスの処理機構では、最上位ビットA3を上位メ
モリ1と下位メモリ2の選択信号とし、通常動作時に
は、論理値“1”でビットA0〜A2のアドレス信号が
上位メモリ1のアドレス端子に入力され、かつ論理値
“0”でビットA0〜A2のアドレス信号が下位メモリ
1のアドレス端子に入力される。つまり、通常動作時に
は、上位メモリ1と下位メモリ2の2つで、アドレス数
16ワード単体のメモリアドレス動作をする。一方、メ
モリ試験を行う場合は最上位ビットA3の論理値によら
ず、ビットA0〜A2の示すアドレス信号が、上位メモ
リ1と下位メモリ2のアドレス端子に同時に入力され
る。図6のように、入力セレクタ部10におけるイネー
ブル信号の処理機構では、最上位ビットA3を上位メモ
リ1と下位メモリ2の選択信号とし、通常動作時には、
論理値“1”でライトイネーブル信号WEU が上位メモ
リ1のライトイネーブル端子に入力され、かつ論理値
“0”でライトイネーブル信号WEL が下位メモリ2の
ライトイネーブル端子に入力される。メモリ試験を行う
場合は最上位ビットA3の論理値によらず、ライトイネ
ーブル信号WEU ,WEL が同時に、各上位メモリ1と
下位メモリ2のライトイネーブル端子に入力される。
るアドレスの処理機構では、最上位ビットA3を上位メ
モリ1と下位メモリ2の選択信号とし、通常動作時に
は、論理値“1”でビットA0〜A2のアドレス信号が
上位メモリ1のアドレス端子に入力され、かつ論理値
“0”でビットA0〜A2のアドレス信号が下位メモリ
1のアドレス端子に入力される。つまり、通常動作時に
は、上位メモリ1と下位メモリ2の2つで、アドレス数
16ワード単体のメモリアドレス動作をする。一方、メ
モリ試験を行う場合は最上位ビットA3の論理値によら
ず、ビットA0〜A2の示すアドレス信号が、上位メモ
リ1と下位メモリ2のアドレス端子に同時に入力され
る。図6のように、入力セレクタ部10におけるイネー
ブル信号の処理機構では、最上位ビットA3を上位メモ
リ1と下位メモリ2の選択信号とし、通常動作時には、
論理値“1”でライトイネーブル信号WEU が上位メモ
リ1のライトイネーブル端子に入力され、かつ論理値
“0”でライトイネーブル信号WEL が下位メモリ2の
ライトイネーブル端子に入力される。メモリ試験を行う
場合は最上位ビットA3の論理値によらず、ライトイネ
ーブル信号WEU ,WEL が同時に、各上位メモリ1と
下位メモリ2のライトイネーブル端子に入力される。
【0013】図7のように、データDは通常動作時或い
は試験動作時にかかわらず同時に、各上位メモリ1と下
位メモリ2のデータ入力端子に供給されている。そのた
め、通常動作時には、最上位ビットA3の論理値の選択
で、下位メモリ2または上位メモリ1のアドレスビット
A0〜A2の示す指定位置に入力データが書込まれる。
また、メモリ試験時には、下位ビット2と上位メモリ1
の両方のアドレスビットA0〜A2に対応する指定位置
に試験データが書込まれる。一方、出力セレクタ部20
では、最上位ビットA3を上位メモリ1と下位メモリ2
の選択信号とし、通常動作時には、論理値“1”で上位
メモリ1から読出されたデータDU を出力し、論理値
“0”で下位メモリ2から読出されたデータDL を出力
する。メモリ試験時には、最上位ビットA3の論理値に
関わらず、上位メモリ1から読出されたデータDU と下
位メモリ2から読出されたデータDL とを同時にパラレ
ルに出力する。この時の各データDU ,DL はメモリ試
験データである。総括すると、通常動作時には、アドレ
ス数が16ワードのメモリとして機能動作し、メモリ試
験時は、アドレス数8のメモリを2つ同時に試験するこ
とになる。
は試験動作時にかかわらず同時に、各上位メモリ1と下
位メモリ2のデータ入力端子に供給されている。そのた
め、通常動作時には、最上位ビットA3の論理値の選択
で、下位メモリ2または上位メモリ1のアドレスビット
A0〜A2の示す指定位置に入力データが書込まれる。
また、メモリ試験時には、下位ビット2と上位メモリ1
の両方のアドレスビットA0〜A2に対応する指定位置
に試験データが書込まれる。一方、出力セレクタ部20
では、最上位ビットA3を上位メモリ1と下位メモリ2
の選択信号とし、通常動作時には、論理値“1”で上位
メモリ1から読出されたデータDU を出力し、論理値
“0”で下位メモリ2から読出されたデータDL を出力
する。メモリ試験時には、最上位ビットA3の論理値に
関わらず、上位メモリ1から読出されたデータDU と下
位メモリ2から読出されたデータDL とを同時にパラレ
ルに出力する。この時の各データDU ,DL はメモリ試
験データである。総括すると、通常動作時には、アドレ
ス数が16ワードのメモリとして機能動作し、メモリ試
験時は、アドレス数8のメモリを2つ同時に試験するこ
とになる。
【0014】以上のように、本実施形態では、ASIC
のメモリを上位メモリ1と下位メモリ2に2分割し、通
常動作及びメモリ試験動作の切替えと2分したメモリ
1,2の動作切替えとを行う入力セレクタ部10と出力
セレクタ部20とを設けている。よって、通常動作時の
本来の機能は損なわず、メモリ試験時には2つのメモリ
1,2を同時に試験することが可能となる。そのため、
試験用のテストデータ長の削減がはかれ、試験時間の短
縮及び単位時間当たりの生産数の向上が可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。メモリの分割の仕方は他にも考えられる。
上記実施形態では、アドレスの最上位ビットAmを用い
て、上位メモリ1と下位メモリ2で分割しているが、例
えば、最下位ビット等で分割することも可能である。
のメモリを上位メモリ1と下位メモリ2に2分割し、通
常動作及びメモリ試験動作の切替えと2分したメモリ
1,2の動作切替えとを行う入力セレクタ部10と出力
セレクタ部20とを設けている。よって、通常動作時の
本来の機能は損なわず、メモリ試験時には2つのメモリ
1,2を同時に試験することが可能となる。そのため、
試験用のテストデータ長の削減がはかれ、試験時間の短
縮及び単位時間当たりの生産数の向上が可能になる。な
お、本発明は、上記実施形態に限定されず種々の変形が
可能である。メモリの分割の仕方は他にも考えられる。
上記実施形態では、アドレスの最上位ビットAmを用い
て、上位メモリ1と下位メモリ2で分割しているが、例
えば、最下位ビット等で分割することも可能である。
【0015】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ASICのメモリを2分する第1メモリと第2メ
モリで構成し、通常動作時とメモリ試験時、及び機能さ
せる第1メモリと第2メモリとを選択する入力セレクタ
部と出力セレクタ部とを備えている。よって、第1メモ
リと第2メモリが、通常動作時にはASICのメモリ本
来の機能を果たすと共に、メモリ試験時には第1メモリ
及び第2メモリに同時に試験データを書込み、同時にそ
れを読出すことが可能となる。即ち、メモリ試験のテス
トデータ長が削減されると共に、試験時間が短縮し、単
位時間当たりの生産数が向上する。
れば、ASICのメモリを2分する第1メモリと第2メ
モリで構成し、通常動作時とメモリ試験時、及び機能さ
せる第1メモリと第2メモリとを選択する入力セレクタ
部と出力セレクタ部とを備えている。よって、第1メモ
リと第2メモリが、通常動作時にはASICのメモリ本
来の機能を果たすと共に、メモリ試験時には第1メモリ
及び第2メモリに同時に試験データを書込み、同時にそ
れを読出すことが可能となる。即ち、メモリ試験のテス
トデータ長が削減されると共に、試験時間が短縮し、単
位時間当たりの生産数が向上する。
【図1】本発明の実施形態を示すメモリ試験回路の構成
ブロック図である。
ブロック図である。
【図2】図1中の入力セレクタ部の機能と構成を説明す
る図である。
る図である。
【図3】図1中の出力セレクタ部を説明するブロック図
である。
である。
【図4】図1に対するアドレスの真理値を示す図であ
る。
る。
【図5】図2(a)の動作を説明する真理値を示す図で
ある。
ある。
【図6】図2(b)の動作を説明する真理値を示す図で
ある。
ある。
【図7】図2(c)の処理の真理値を示す図である。
【図8】図3の出力セレクタの動作を説明する真理値を
示す図である。
示す図である。
1 上位メモリ(第1メモリ) 2 下位メモリ(第2メモリ) 10 入力セレクタ部 20 出力セレクタ部 Am アドレスの最上位ビット Abm アドレスの最上位ビット以
外のビット D 入力データ S1 モード設定信号 WE,WEU ,WEL ライトイネーブル信号 DU ,DL 出力データ
外のビット D 入力データ S1 モード設定信号 WE,WEU ,WEL ライトイネーブル信号 DU ,DL 出力データ
Claims (1)
- 【請求項1】 ASICのメモリに対する試験を行うメ
モリ試験回路において、 前記メモリは、アドレスの特定ビットによって分けられ
て、機能動作に必要なアドレス数を2分してそれぞれ担
当する第1メモリと第2メモリで構成し、 通常動作時には、与えられたアドレス中の前記特定ビッ
トで前記第1メモリまたは第2メモリのいずれか一方を
選択し、そのアドレスの特定ビット以外が示す指定位置
にデータを書込み、前記メモリの試験時には、該第1メ
モリ及び第2メモリの両方の該指定位置に試験データを
書込む入力セレクタ部と、 通常動作時には、前記特定ビットに基づき前記第1メモ
リに書込まれたデータまたは前記第2メモリに書込まれ
たデータを選択して出力し、前記メモリの試験時には、
該第1メモリ及び第2メモリの両方に書込まれた前記試
験用データを同時に出力する出力セレクタ部とを、 備えたことを特徴とするメモリ試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7198477A JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7198477A JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0944412A true JPH0944412A (ja) | 1997-02-14 |
Family
ID=16391767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7198477A Withdrawn JPH0944412A (ja) | 1995-08-03 | 1995-08-03 | メモリ試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0944412A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100782495B1 (ko) * | 2006-10-20 | 2007-12-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
KR100856068B1 (ko) * | 2006-12-27 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
-
1995
- 1995-08-03 JP JP7198477A patent/JPH0944412A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100782495B1 (ko) * | 2006-10-20 | 2007-12-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
US7724574B2 (en) | 2006-10-20 | 2010-05-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and data write and read method thereof |
KR100856068B1 (ko) * | 2006-12-27 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |