JPH06201795A - 半導体装置テスト回路 - Google Patents
半導体装置テスト回路Info
- Publication number
- JPH06201795A JPH06201795A JP4348106A JP34810692A JPH06201795A JP H06201795 A JPH06201795 A JP H06201795A JP 4348106 A JP4348106 A JP 4348106A JP 34810692 A JP34810692 A JP 34810692A JP H06201795 A JPH06201795 A JP H06201795A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- semiconductor device
- test
- parallel conversion
- conversion register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 少ない数のテスト端子で多くのテストモード
が設定できる半導体装置テスト回路を提供する。 【構成】 半導体装置内にシリアル・パラレル変換レジ
スタ１４（ｍビット）を具備し、シリアル・パラレル変
換レジスタ１４に接続された少なくとも２本の外部端子
でデータの書き込み、シフトを行い、さらにテストタイ
ミングを生成してシリアル・パラレル変換レジスタ１４
の出力に接続されたデコーダ２２により半導体装置のテ
ストモード設定をシリアル・パラレル変換レジスタ１４
の大きさ分（２m）可能とした。
が設定できる半導体装置テスト回路を提供する。 【構成】 半導体装置内にシリアル・パラレル変換レジ
スタ１４（ｍビット）を具備し、シリアル・パラレル変
換レジスタ１４に接続された少なくとも２本の外部端子
でデータの書き込み、シフトを行い、さらにテストタイ
ミングを生成してシリアル・パラレル変換レジスタ１４
の出力に接続されたデコーダ２２により半導体装置のテ
ストモード設定をシリアル・パラレル変換レジスタ１４
の大きさ分（２m）可能とした。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置のテスト
を容易にする半導体テスト回路に関するものである。
を容易にする半導体テスト回路に関するものである。
【０００２】
【従来の技術】近年、半導体装置設計技術の進展による
半導体装置の大規模化とターン・アラウンド・タイム
（Turn Around Time）短縮に伴って、既存回路の利用
と、それに伴うテスト方法の複雑化およびテスト端子の
増加への対応が要求されるようになってきた。
半導体装置の大規模化とターン・アラウンド・タイム
（Turn Around Time）短縮に伴って、既存回路の利用
と、それに伴うテスト方法の複雑化およびテスト端子の
増加への対応が要求されるようになってきた。
【０００３】以下に、従来の既存回路を利用した半導体
装置のテスト回路について、図４を参照して説明する。
装置のテスト回路について、図４を参照して説明する。
【０００４】図４は、従来の半導体装置のテスト回路の
構成を示す概念図である。図４において、１〜４は半導
体装置のＩ／Ｏブロックを示し、５はｎ本のテスト端子
を持つＩ／Ｏブロックを示す。また、６はデコーダ／制
御部で、テスト端子であるＩ／Ｏブロック５からｎ本の
入力がなされ、テストモードを決定する。７〜９は従来
個別に作られた既存回路のブロックであり、１０〜１２
はデコーダ／制御部６からブロック７〜９への制御・デ
ータをやり取りする信号線であり、１３はデコーダ／制
御部６とＩ／Ｏブロック１〜４とをつなぐバスである。
構成を示す概念図である。図４において、１〜４は半導
体装置のＩ／Ｏブロックを示し、５はｎ本のテスト端子
を持つＩ／Ｏブロックを示す。また、６はデコーダ／制
御部で、テスト端子であるＩ／Ｏブロック５からｎ本の
入力がなされ、テストモードを決定する。７〜９は従来
個別に作られた既存回路のブロックであり、１０〜１２
はデコーダ／制御部６からブロック７〜９への制御・デ
ータをやり取りする信号線であり、１３はデコーダ／制
御部６とＩ／Ｏブロック１〜４とをつなぐバスである。
【０００５】以上のように構成された半導体装置のテス
ト回路について、以下その動作を説明する。ここでは、
内部ブロックが三つの場合を示し、各ブロック７〜９か
らＩ／Ｏブロック１〜４への直接接続される配線につい
ては図示を省略している。
ト回路について、以下その動作を説明する。ここでは、
内部ブロックが三つの場合を示し、各ブロック７〜９か
らＩ／Ｏブロック１〜４への直接接続される配線につい
ては図示を省略している。
【０００６】まず、半導体装置内にｎ本のテスト信号が
Ｉ／Ｏブロック５を介してデコーダ／制御部６へ入力さ
れる。テスト信号はここでデコードされ、２n通りのテ
ストモードに設定される。デコーダ／制御部６からブロ
ック７〜９に対して制御し、データのやり取りをする信
号線１０〜１２が存在しており、設定されたテストモー
ドに応じて、いずれか一つがアクティブになり、デコー
ダ／制御部６からマルチプレックスされた信号がバス１
３としてＩ／Ｏブロック１〜４へつながり、外部端子か
ら入力・出力される。
Ｉ／Ｏブロック５を介してデコーダ／制御部６へ入力さ
れる。テスト信号はここでデコードされ、２n通りのテ
ストモードに設定される。デコーダ／制御部６からブロ
ック７〜９に対して制御し、データのやり取りをする信
号線１０〜１２が存在しており、設定されたテストモー
ドに応じて、いずれか一つがアクティブになり、デコー
ダ／制御部６からマルチプレックスされた信号がバス１
３としてＩ／Ｏブロック１〜４へつながり、外部端子か
ら入力・出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
構成では、ｎ本のテスト端子に対して、たかだか２n通
りのテストモードでしかテストが行えない。そのため、
回路の大規模化に伴って外部端子の増加する場合にも、
テスト端子を多数設けなければならないといった問題が
あった。
構成では、ｎ本のテスト端子に対して、たかだか２n通
りのテストモードでしかテストが行えない。そのため、
回路の大規模化に伴って外部端子の増加する場合にも、
テスト端子を多数設けなければならないといった問題が
あった。
【０００８】この発明は、上記問題点を解決するもの
で、少ないテスト端子で多くのテストモードが設定でき
る半導体装置テスト回路を提供することを目的とする。
で、少ないテスト端子で多くのテストモードが設定でき
る半導体装置テスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、この発明の半導体装置テスト回路は、半導体装置内
にシリアル・パラレル変換レジスタ（ｍビット）を具備
し、前記シリアル・パラレル変換レジスタに接続された
少なくとも２本以上の外部端子でデータの書き込み、シ
フトを行い、さらにテストタイミングを生成、制御して
前記シリアル・パラレル変換レジスタの出力に接続され
たデコーダにより半導体装置のテストモード設定を前記
シリアル・パラレル変換レジスタの大きさ分（２m）可
能としたものである。
に、この発明の半導体装置テスト回路は、半導体装置内
にシリアル・パラレル変換レジスタ（ｍビット）を具備
し、前記シリアル・パラレル変換レジスタに接続された
少なくとも２本以上の外部端子でデータの書き込み、シ
フトを行い、さらにテストタイミングを生成、制御して
前記シリアル・パラレル変換レジスタの出力に接続され
たデコーダにより半導体装置のテストモード設定を前記
シリアル・パラレル変換レジスタの大きさ分（２m）可
能としたものである。
【００１０】
【作用】上記構成によれば、デコーダにより半導体装置
のテストモード設定をシリアル・パラレル変換レジスタ
の大きさ分可能とするため、少なくとも二つ以上のテス
ト用外部端子の増加のみによって半導体装置のテストを
容易にするテスト回路が実現できる。
のテストモード設定をシリアル・パラレル変換レジスタ
の大きさ分可能とするため、少なくとも二つ以上のテス
ト用外部端子の増加のみによって半導体装置のテストを
容易にするテスト回路が実現できる。
【００１１】
【実施例】以下、この発明の第１の実施例について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００１２】図１（ａ）はこの発明の第１の実施例にお
ける半導体装置テスト回路の構成を示すブロック図、図
１（ｂ）はその動作タイミング図である。
ける半導体装置テスト回路の構成を示すブロック図、図
１（ｂ）はその動作タイミング図である。
【００１３】図１（ａ）において、１４はシリアル・パ
ラレル変換レジスタ、１５はシリアル・パラレル変換レ
ジスタ１４内部の１ビット分のレジスタでｍビット分存
在し、１６はタイミング生成回路、１７はタイミング制
御信号、１８は外部端子から入力されるデータ入力、１
９は外部端子から入力される書き込みクロック、２０、
２１はタイミング制御部、２２はデコーダである。
ラレル変換レジスタ、１５はシリアル・パラレル変換レ
ジスタ１４内部の１ビット分のレジスタでｍビット分存
在し、１６はタイミング生成回路、１７はタイミング制
御信号、１８は外部端子から入力されるデータ入力、１
９は外部端子から入力される書き込みクロック、２０、
２１はタイミング制御部、２２はデコーダである。
【００１４】この実施例において、シリアル・パラレル
変換レジスタ１４の内部には、１ビット分のレジスタ１
５がｍビット並び、データ入力１８（外部端子）、書き
込みクロック１９（外部端子）によって必要なデータが
書き込まれる。書き込みのタイミングは、データ入力１
８の値が確定しているとき、書き込みクロック１９のエ
ッジ（この場合は立ち下がりの例を示す）で、ＬＳＢへ
の書き込みを行い、ＭＳＢへ向かってのシフトを行う。
この動作の繰り返しによって、シリアル・パラレル変換
レジスタ１４の内部の全ビットへの書き込みを実施す
る。続いて、データ入力１８、書き込みクロック１９が
同時変化する時点（図１（ｂ）では同時に低レベルにな
る時点）をタイミング生成回路１６で捉え、タイミング
制御信号１７をタイミング制御部２０、２１に対して発
信する。一回目の同時変化では、タイミング制御部２０
が動作し、デコーダ２２に対して少なくともｍ本以下の
信号を送る。二回目の同時変化で、タイミング制御部２
１が動作して、デコーダ２２でデコードされたテストモ
ード設定の信号が少なくとも２m発生される。
変換レジスタ１４の内部には、１ビット分のレジスタ１
５がｍビット並び、データ入力１８（外部端子）、書き
込みクロック１９（外部端子）によって必要なデータが
書き込まれる。書き込みのタイミングは、データ入力１
８の値が確定しているとき、書き込みクロック１９のエ
ッジ（この場合は立ち下がりの例を示す）で、ＬＳＢへ
の書き込みを行い、ＭＳＢへ向かってのシフトを行う。
この動作の繰り返しによって、シリアル・パラレル変換
レジスタ１４の内部の全ビットへの書き込みを実施す
る。続いて、データ入力１８、書き込みクロック１９が
同時変化する時点（図１（ｂ）では同時に低レベルにな
る時点）をタイミング生成回路１６で捉え、タイミング
制御信号１７をタイミング制御部２０、２１に対して発
信する。一回目の同時変化では、タイミング制御部２０
が動作し、デコーダ２２に対して少なくともｍ本以下の
信号を送る。二回目の同時変化で、タイミング制御部２
１が動作して、デコーダ２２でデコードされたテストモ
ード設定の信号が少なくとも２m発生される。
【００１５】以上のように本実施例によれば、半導体装
置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、シリアル・パラレル変換レジスタ１４に
接続された少なくとも２本の外部端子でデータの書き込
み、シフトを行い、さらにテストタイミングを生成し
て、シリアル・パラレル変換レジスタ１４の出力に接続
されたデコーダにより半導体装置のテストモード設定を
シリアル・パラレル変換レジスタ１４の大きさ分
（２m）可能としたことで、外部端子を少なくとも２本
増加するのみで、半導体装置のテストを容易にする半導
体装置テスト回路を実現することができる。
置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、シリアル・パラレル変換レジスタ１４に
接続された少なくとも２本の外部端子でデータの書き込
み、シフトを行い、さらにテストタイミングを生成し
て、シリアル・パラレル変換レジスタ１４の出力に接続
されたデコーダにより半導体装置のテストモード設定を
シリアル・パラレル変換レジスタ１４の大きさ分
（２m）可能としたことで、外部端子を少なくとも２本
増加するのみで、半導体装置のテストを容易にする半導
体装置テスト回路を実現することができる。
【００１６】次に、この発明の第２の実施例の半導体テ
スト回路について、図２のブロック図を参照しながら説
明する。
スト回路について、図２のブロック図を参照しながら説
明する。
【００１７】図２において、２３、２４はタイミング端
子であり、その他の構成要素については図１の第１の実
施例の要素と対応するものに同じ符号を付した。
子であり、その他の構成要素については図１の第１の実
施例の要素と対応するものに同じ符号を付した。
【００１８】この実施例において、シリアル・パラレル
変換レジスタ１４の内部には、１ビット分のレジスタ１
５がｍビット並び、データ入力１８（外部端子）、書き
込みクロック１９（外部端子）によって必要なデータが
書き込まれる。書き込みのタイミングは、データ入力１
８の値が確定してる時、書き込みクロック１９のエッジ
（この場合には立ち下がり）で、ＬＳＢへの書き込みを
行い、ＭＳＢへ向かってのシフトを行う。この動作の繰
り返しによって、シリアル・パラレル変換レジスタ１４
の内部の全ビットへの書き込みを実施する。続いて、タ
イミング端子２３、２４（外部端子）からの入力によっ
て、タイミング制御部２０、２１に対して入力する。タ
イミング端子２４からの入力では、タイミング制御部２
０が動作し、デコーダ２２に対して少なくともｍ本以下
の信号を送る。タイミング端子２３からの入力でタイミ
ング制御部２１が動作して、デコーダ２２でデコードさ
れたテストモード設定の信号が少なくとも２m発生され
る。
変換レジスタ１４の内部には、１ビット分のレジスタ１
５がｍビット並び、データ入力１８（外部端子）、書き
込みクロック１９（外部端子）によって必要なデータが
書き込まれる。書き込みのタイミングは、データ入力１
８の値が確定してる時、書き込みクロック１９のエッジ
（この場合には立ち下がり）で、ＬＳＢへの書き込みを
行い、ＭＳＢへ向かってのシフトを行う。この動作の繰
り返しによって、シリアル・パラレル変換レジスタ１４
の内部の全ビットへの書き込みを実施する。続いて、タ
イミング端子２３、２４（外部端子）からの入力によっ
て、タイミング制御部２０、２１に対して入力する。タ
イミング端子２４からの入力では、タイミング制御部２
０が動作し、デコーダ２２に対して少なくともｍ本以下
の信号を送る。タイミング端子２３からの入力でタイミ
ング制御部２１が動作して、デコーダ２２でデコードさ
れたテストモード設定の信号が少なくとも２m発生され
る。
【００１９】以上のようにこの実施例によれば、半導体
装置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、シリアル・パラレル変換レジスタ１４に
接続された少なくとも４本の外部端子でデータの書き込
み、シフトを行い、テストモードへの設定・移行タイミ
ングを外部端子から直接に制御することができ、シリア
ル・パラレル変換レジスタ１４の出力に接続されたデコ
ーダ２２により半導体装置のテストモード設定をシリア
ル・パラレル変換レジスタ１４の大きさ分（２ m）可能
とすることができる。したがって、外部端子を少なくと
も４本増加することで、テストモードへの設定・移行の
タイミングをより容易にとることができ、半導体装置の
テストを容易にする。
装置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、シリアル・パラレル変換レジスタ１４に
接続された少なくとも４本の外部端子でデータの書き込
み、シフトを行い、テストモードへの設定・移行タイミ
ングを外部端子から直接に制御することができ、シリア
ル・パラレル変換レジスタ１４の出力に接続されたデコ
ーダ２２により半導体装置のテストモード設定をシリア
ル・パラレル変換レジスタ１４の大きさ分（２ m）可能
とすることができる。したがって、外部端子を少なくと
も４本増加することで、テストモードへの設定・移行の
タイミングをより容易にとることができ、半導体装置の
テストを容易にする。
【００２０】以下、この発明の第３の実施例の半導体装
置テスト回路について、図３のブロック図を参照しなが
ら説明する。
置テスト回路について、図３のブロック図を参照しなが
ら説明する。
【００２１】この実施例は、既存設計の半導体装置テス
ト回路に対して追加すべき新設計側に第１および第２の
実施例のテスト回路を用いた場合の例である。スイッチ
端子２７の切り替えで、既存設計側のテストと新設計側
のテストをセレクタ２６を使用して区別して行う。この
とき、新設計側のテスト回路へのデータ入力、書き込み
クロックは既存設計側に用いられていたテスト端子２５
を使用する。図３に示した例では３本のテスト端子を使
用しているが、少なくとも２本でも可能である。
ト回路に対して追加すべき新設計側に第１および第２の
実施例のテスト回路を用いた場合の例である。スイッチ
端子２７の切り替えで、既存設計側のテストと新設計側
のテストをセレクタ２６を使用して区別して行う。この
とき、新設計側のテスト回路へのデータ入力、書き込み
クロックは既存設計側に用いられていたテスト端子２５
を使用する。図３に示した例では３本のテスト端子を使
用しているが、少なくとも２本でも可能である。
【００２２】以上のようにこの実施例によれば、既存設
計の半導体装置テスト回路と追加すべき新設計の半導体
装置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、既存設計のテスト回路に使用されていた
テスト端子を接続された少なくとも２本の信号でデータ
の書き込み、シフトを行い、既存設計のテストと新設計
のテストの切り替え、およびテストモードへの設定・移
行タイミングをスイッチ端子２７で制御でき シリアル
・パラレル変換レジスタ１４の出力に接続されたデコー
ダ２２により半導体装置のテストモード設定をシリアル
・パラレル変換レジスタ１４の大きさ分（２m）可能と
したことにより、スイッチ端子２７を少なくとも１本増
加することで、既存設計されていた半導体装置テスト回
路に対して、テストモードを豊富に持ちうる追加すべき
新設計側のテスト回路を容易に融合させた半導体装置テ
スト回路を実現できる。
計の半導体装置テスト回路と追加すべき新設計の半導体
装置内にシリアル・パラレル変換レジスタ１４（ｍビッ
ト）を具備し、既存設計のテスト回路に使用されていた
テスト端子を接続された少なくとも２本の信号でデータ
の書き込み、シフトを行い、既存設計のテストと新設計
のテストの切り替え、およびテストモードへの設定・移
行タイミングをスイッチ端子２７で制御でき シリアル
・パラレル変換レジスタ１４の出力に接続されたデコー
ダ２２により半導体装置のテストモード設定をシリアル
・パラレル変換レジスタ１４の大きさ分（２m）可能と
したことにより、スイッチ端子２７を少なくとも１本増
加することで、既存設計されていた半導体装置テスト回
路に対して、テストモードを豊富に持ちうる追加すべき
新設計側のテスト回路を容易に融合させた半導体装置テ
スト回路を実現できる。
【００２３】
【発明の効果】この発明は、半導体装置内にシリアル・
パラレル変換レジスタ（ｍビット）を具備し、前記シリ
アル・パラレル変換レジスタに接続された少なくとも２
本以上の外部端子でデータの書き込み、シフトを行い、
さらにテストタイミングを生成して前記シリアル・パラ
レル変換レジスタの出力に接続されたデコーダにより半
導体装置のテストモード設定を前記シリアル・パラレル
変換レジスタの大きさ分（２m）可能とすることによ
り、外部端子を少なくとも２本以上増加するのみで半導
体装置のテストを容易にする半導体装置テスト回路を実
現できる。
パラレル変換レジスタ（ｍビット）を具備し、前記シリ
アル・パラレル変換レジスタに接続された少なくとも２
本以上の外部端子でデータの書き込み、シフトを行い、
さらにテストタイミングを生成して前記シリアル・パラ
レル変換レジスタの出力に接続されたデコーダにより半
導体装置のテストモード設定を前記シリアル・パラレル
変換レジスタの大きさ分（２m）可能とすることによ
り、外部端子を少なくとも２本以上増加するのみで半導
体装置のテストを容易にする半導体装置テスト回路を実
現できる。
【００２４】また、既存設計の半導体装置内に作り込ま
れていたデコーダ／制御部とセレクタに対し、シリアル
・パラレル変換レジスタ（ｍビット）とデコーダを具備
し、前記デコーダ／制御部に入力されていた外部端子を
シリアル・パラレル変換レジスタにも接続し、少なくと
も１本のスイッチ端子（外部端子）で切り換えることに
より、既存設計の半導体装置のテストモードに新設計半
導体装置に必要なテストモードの追加を容易に実現でき
ることにより半導体装置のテストを容易にする半導体装
置テスト回路が実現できる。
れていたデコーダ／制御部とセレクタに対し、シリアル
・パラレル変換レジスタ（ｍビット）とデコーダを具備
し、前記デコーダ／制御部に入力されていた外部端子を
シリアル・パラレル変換レジスタにも接続し、少なくと
も１本のスイッチ端子（外部端子）で切り換えることに
より、既存設計の半導体装置のテストモードに新設計半
導体装置に必要なテストモードの追加を容易に実現でき
ることにより半導体装置のテストを容易にする半導体装
置テスト回路が実現できる。
【図１】（ａ）はこの発明の第１の実施例における半導
体装置テスト回路のブロック図 （ｂ）はその動作タイミング図
体装置テスト回路のブロック図 （ｂ）はその動作タイミング図
【図２】この発明の第２の実施例における半導体装置テ
スト回路のブロック図
スト回路のブロック図
【図３】この発明の第３の実施例における半導体装置テ
スト回路のブロック図
スト回路のブロック図
【図４】従来の半導体装置テスト回路のブロック図
１〜５ Ｉ／Ｏブロック ６ デコーダ／制御部 ７〜９ ブロック １０〜１２ 信号線 １３ バス １４ シリアル・パラレル変換レジスタ １５ １ビット分のレジスタ １６ タイミング生成回路 １７ タイミング制御信号 １８ データ入力 １９ 書き込みクロック ２０、２１ タイミング制御部 ２２ デコーダ ２３、２４ タイミング端子 ２５ テスト端子 ２６ セレクタ ２７ スイッチ端子
Claims (3)
- 【請求項１】半導体装置内にシリアル・パラレル変換レ
ジスタ（ｍビット）を具備し、前記シリアル・パラレル
変換レジスタに接続された少なくとも２本の外部端子で
データの書き込み、シフトを行い、さらにテストタイミ
ングを生成して前記シリアル・パラレル変換レジスタの
出力に接続されたデコーダにより半導体装置のテストモ
ード設定を前記シリアル・パラレル変換レジスタの大き
さ分（２ m）可能とした半導体装置テスト回路。 - 【請求項２】半導体装置内にシリアル・パラレル変換レ
ジスタ（ｍビット）を具備し、前記シリアル・パラレル
変換レジスタに接続された２本の外部端子でデータの書
き込み、シフトを行い、さらに前記２本の外部端子とは
異なる２本の外部端子でテストタイミングを生成して、
前記シリアル・パラレル変換レジスタの出力に接続され
たデコーダにより半導体装置のテストモード設定を前記
シリアル・パラレル変換レジスタの大きさ分（２m）可
能とした半導体装置テスト回路。 - 【請求項３】既存設計の半導体装置内に作り込まれてい
たデコーダ／制御部とセレクタに対して、シリアル・パ
ラレル変換レジスタ（ｍビット）とデコーダを具備し、
前記デコーダ／制御部に入力されていた外部端子を前記
シリアル・パラレル変換レジスタにも接続し、少なくと
も１本のスイッチ端子で前記シリアル・パラレル変換レ
ジスタと前記セレクタを切り換えることにより、前記既
存設計の半導体装置のテストモードに新設計半導体装置
に必要なテストモードを追加した半導体装置テスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348106A JPH06201795A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348106A JPH06201795A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06201795A true JPH06201795A (ja) | 1994-07-22 |
Family
ID=18394782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348106A Pending JPH06201795A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06201795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928596B2 (en) | 2000-09-07 | 2005-08-09 | Kabushiki Kaisha Toshiba | Test circuit of semiconductor integrated circuit |
| JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1992
- 1992-12-28 JP JP4348106A patent/JPH06201795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928596B2 (en) | 2000-09-07 | 2005-08-09 | Kabushiki Kaisha Toshiba | Test circuit of semiconductor integrated circuit |
| JP2007294816A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100558492B1 (ko) | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 | |
| JPH06201795A (ja) | 半導体装置テスト回路 | |
| JP2751857B2 (ja) | 半導体装置 | |
| JP3909509B2 (ja) | シリアルインタフェース回路 | |
| KR100558476B1 (ko) | 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터발생방법 | |
| KR0176845B1 (ko) | 마이크로컴퓨터의 입출력포트 확장 방법 및 회로 | |
| JPS61134982A (ja) | メモリ・アクセス回路 | |
| JPH0235700A (ja) | メモリ回路 | |
| JPH0833439B2 (ja) | 半導体集積回路 | |
| JPH05252039A (ja) | ３線式シリアルデータ転送方式の多チャネルｄ−ａ変換器 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JPH0126208B2 (ja) | ||
| JPS61126821A (ja) | ロジツクｌｓｉ回路 | |
| JPH0944412A (ja) | メモリ試験回路 | |
| JPH11142476A (ja) | 半導体集積回路とその検査方法 | |
| JPS6143815A (ja) | 初期設定方式 | |
| JPH02153615A (ja) | パターン発生回路 | |
| JP2003028933A (ja) | 半導体装置のテストモード制御回路 | |
| JPH06167546A (ja) | メモリデバイス検査用データ転送回路 | |
| JPH11134898A (ja) | メモリ搭載半導体装置及びメモリテスト方法 | |
| JPS62135032A (ja) | 速度変換回路 | |
| JPS58218230A (ja) | 遅延時間選定回路 | |
| JPH10135790A (ja) | 自己活性化機能付きフリップフロップ回路及び半導体集積回路 | |
| JPH04330819A (ja) | フリップフロップ装置 | |
| JPH07161197A (ja) | 半導体記憶装置 |