JPH02153615A - パターン発生回路 - Google Patents
パターン発生回路Info
- Publication number
- JPH02153615A JPH02153615A JP63308105A JP30810588A JPH02153615A JP H02153615 A JPH02153615 A JP H02153615A JP 63308105 A JP63308105 A JP 63308105A JP 30810588 A JP30810588 A JP 30810588A JP H02153615 A JPH02153615 A JP H02153615A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- signal
- logic
- logical pattern
- logic pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000219198 Brassica Species 0.000 description 1
- 235000003351 Brassica cretica Nutrition 0.000 description 1
- 235000003343 Brassica rupestris Nutrition 0.000 description 1
- QKSKPIVNLNLAAV-UHFFFAOYSA-N bis(2-chloroethyl) sulfide Chemical compound ClCCSCCCl QKSKPIVNLNLAAV-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 235000010460 mustard Nutrition 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はパターンメモリに格納された論理パターンに
基づいた論理パターン信号をチャネル単位で出力するパ
ターン発生回路に関するものである。
基づいた論理パターン信号をチャネル単位で出力するパ
ターン発生回路に関するものである。
（従来の技術）
第２図は従来のパターン発生回路１０を示すブロック構
成図である。同図において、１は複数チャネル（この例
では２チヤネル）を有するパターンメモリであり、各チ
ャネルｃｈ１．ｃｈ２ごとにパターン長ｌ以下の論理パ
ターンＰｉ、Ｐ２を格納可能に構成されている。２はフ
ォーマツタであり、パターンメモリ１から、各チャネル
ごとの論理パターンＰｉ、Ｐ２を読出し、これらの論理
パターンＰｉ、Ｐ２に基づき、フェーズコントローラ３
のフェーズ指示によるタイミングで所定の波形の論理パ
ターン信号８２．．８２２ （以下、総称する場合、
「Ｓ２」と言う。）をそれぞれドライバ（あるいはコン
パレータ）４ａ、４ｂに出力している。
成図である。同図において、１は複数チャネル（この例
では２チヤネル）を有するパターンメモリであり、各チ
ャネルｃｈ１．ｃｈ２ごとにパターン長ｌ以下の論理パ
ターンＰｉ、Ｐ２を格納可能に構成されている。２はフ
ォーマツタであり、パターンメモリ１から、各チャネル
ごとの論理パターンＰｉ、Ｐ２を読出し、これらの論理
パターンＰｉ、Ｐ２に基づき、フェーズコントローラ３
のフェーズ指示によるタイミングで所定の波形の論理パ
ターン信号８２．．８２２ （以下、総称する場合、
「Ｓ２」と言う。）をそれぞれドライバ（あるいはコン
パレータ）４ａ、４ｂに出力している。
第３図はパターン発生回路１０の動作を示すタイミング
図である。同図において、信号８２’ は、フォーマツ
タ２の設定波形がＲ’Ｚ（ＲＥＴＵＲＮ−Ｔｏ−ＺＥＲ
Ｏ）の場合の論理パターン信号、信号８２″は、フォー
マツタ２の設定波形がＮＲＺ（ＮＯＮ−ＲＥＴｔＪＲＮ
−Ｔｏ−ＺＥＲＯ）＋７）場合の論理パターン信号であ
る。なお、フェーズ指示における期間ｔｏは１ビツト論
理パタ一ン信号出力期間、期間ｔ１が立上り期間、期間
ｔ２がデータ保持期間である。
図である。同図において、信号８２’ は、フォーマツ
タ２の設定波形がＲ’Ｚ（ＲＥＴＵＲＮ−Ｔｏ−ＺＥＲ
Ｏ）の場合の論理パターン信号、信号８２″は、フォー
マツタ２の設定波形がＮＲＺ（ＮＯＮ−ＲＥＴｔＪＲＮ
−Ｔｏ−ＺＥＲＯ）＋７）場合の論理パターン信号であ
る。なお、フェーズ指示における期間ｔｏは１ビツト論
理パタ一ン信号出力期間、期間ｔ１が立上り期間、期間
ｔ２がデータ保持期間である。
ドライバ４ａ、４ｂは、パターン発生回路１０から出力
される論理パターン信号Ｓ２ 、ｓ２２を入力信号とし
ており、このドライバ４ａ、４ｂの出力を、例えば被測
定素子に与えることで、該被測定素子のテストが行える
。
される論理パターン信号Ｓ２ 、ｓ２２を入力信号とし
ており、このドライバ４ａ、４ｂの出力を、例えば被測
定素子に与えることで、該被測定素子のテストが行える
。
（発明が解決しようとする課題）
従来のパターン発生回路は以、Ｅのように構成されてお
り、パターンメモリーに格納された論理パターンＰ１．
Ｐ２に基づいて発生する論理パターン信号Ｓ２ 、Ｓ
２２はチャネル単位で完全に独立していた。
り、パターンメモリーに格納された論理パターンＰ１．
Ｐ２に基づいて発生する論理パターン信号Ｓ２ 、Ｓ
２２はチャネル単位で完全に独立していた。
このため、パターンメモリーに対し、チ１７ネルごとに
割り当てられたパターン長ｌを越える論理パターン（以
下［長ビツト論理パターンしＰＪと言う。）に基づいて
、１つのチャネルから論理パターン信号Ｓ２を発生させ
るには、以下に述べるような改良、工夫が必要であった
。なお、説明の都合上、長ビツト論理パターンＬＰのパ
ターン長ｌ′を１＜１’ Ｓ２１とし、論理パターン信
号Ｓ２、として、出力する場合を仮定する。
割り当てられたパターン長ｌを越える論理パターン（以
下［長ビツト論理パターンしＰＪと言う。）に基づいて
、１つのチャネルから論理パターン信号Ｓ２を発生させ
るには、以下に述べるような改良、工夫が必要であった
。なお、説明の都合上、長ビツト論理パターンＬＰのパ
ターン長ｌ′を１＜１’ Ｓ２１とし、論理パターン信
号Ｓ２、として、出力する場合を仮定する。
■ パターンメモリーのメモリ容量を拡張し、チャネル
ごとに割り当てられるパターン長を、１′以上に設定す
る。
ごとに割り当てられるパターン長を、１′以上に設定す
る。
■ 長ビツト論理パターンＬＰをパターン長ｌ内の２つ
の論理パターンＬＰ、ＬＰ、、に分解し、分解された論
理パターンＬＰ、ＬＰ２を順次論理パターンＰ１として
パターンメモリに書込み、書込む度に（つまり、２回に
分けて）論理パターン信号Ｓ２１を出力する。
の論理パターンＬＰ、ＬＰ、、に分解し、分解された論
理パターンＬＰ、ＬＰ２を順次論理パターンＰ１として
パターンメモリに書込み、書込む度に（つまり、２回に
分けて）論理パターン信号Ｓ２１を出力する。
しかしながら、
■の方法は、コストがかかる。
■の方法は、論理パターン信号８２．発生中に、パター
ンメモリーの論理パターンＰ１として、ＬＰ からしＰ
２に書換えを行う分、論理パターン信号Ｓ２．の発生に
時間がかかる。
ンメモリーの論理パターンＰ１として、ＬＰ からしＰ
２に書換えを行う分、論理パターン信号Ｓ２．の発生に
時間がかかる。
等の問題点があった。
この発明はＦ記のような問題点を解決するためになされ
たもので、論理パターン信号の発生に時間をかけること
なく、長ピット論理パターンに基づいた論理パターン信
号を出力することのできる、パターン発生回路を安価な
構成で得ることを目的とする。
たもので、論理パターン信号の発生に時間をかけること
なく、長ピット論理パターンに基づいた論理パターン信
号を出力することのできる、パターン発生回路を安価な
構成で得ることを目的とする。
この発明にかかるパターン発生回路は、複数のチャネル
を有し、各チャネルごとに所定ビットの論理パターンを
格納可能なパターンメモリと、前記パターンメモリに格
納された各前記チャネルごとの前記論理パターンに基づ
き、各前記チャネル単位で論理パターン信号を出力する
パターン信号生成回路と、複数の前記論理パターン信号
を取込み、選択信号に基づき、取込んだ複数の前記論理
パターン信号のうち、１つを出力する信号選択ｕ路とを
備えて構成されている。
を有し、各チャネルごとに所定ビットの論理パターンを
格納可能なパターンメモリと、前記パターンメモリに格
納された各前記チャネルごとの前記論理パターンに基づ
き、各前記チャネル単位で論理パターン信号を出力する
パターン信号生成回路と、複数の前記論理パターン信号
を取込み、選択信号に基づき、取込んだ複数の前記論理
パターン信号のうち、１つを出力する信号選択ｕ路とを
備えて構成されている。
この発明における信号選択回路は、複数の論理パターン
信号を取込み、選択信号に基づき、取込んだ複数の論理
パターン信号の１つを出力するため、同一の信号選択回
路から、時分割して複数の論理パターン信号を出力する
ことができる。
信号を取込み、選択信号に基づき、取込んだ複数の論理
パターン信号の１つを出力するため、同一の信号選択回
路から、時分割して複数の論理パターン信号を出力する
ことができる。
第１図はこの発明の一実施例であるパターン発生回路２
０を示すブロック構成図である。同図に示すように、フ
ォーマツタ２とドライバ４ａとの間に信号選択回路５ａ
を設け、フォーマツタ２とドライバ４ｂとの間に信号選
択回路５ｂを設けている。信号選択回路５ａ、５ｂは共
に、論理パターン信号Ｓ２．Ｓ２□を取込み、それぞれ
スイッチＳＷ１〜ＳＷ２．ＳＷ３〜ＳＷ４を介して出力
している。信号選択回路５ａのスイッチＳＷ１゜ＳＷ２
はセレクタ６より出力される制御信号Ｓ６ａにより少な
くとも一方がオフされる。同様に、信号選択回路５ｂの
スイッチＳＷ３．８Ｗ４はセレクタ６より出力される制
御信号Ｓ６ｂにより、少なくとも一方がオフされる。な
お、他の構成は従来と同様であるので説明は省略する。
０を示すブロック構成図である。同図に示すように、フ
ォーマツタ２とドライバ４ａとの間に信号選択回路５ａ
を設け、フォーマツタ２とドライバ４ｂとの間に信号選
択回路５ｂを設けている。信号選択回路５ａ、５ｂは共
に、論理パターン信号Ｓ２．Ｓ２□を取込み、それぞれ
スイッチＳＷ１〜ＳＷ２．ＳＷ３〜ＳＷ４を介して出力
している。信号選択回路５ａのスイッチＳＷ１゜ＳＷ２
はセレクタ６より出力される制御信号Ｓ６ａにより少な
くとも一方がオフされる。同様に、信号選択回路５ｂの
スイッチＳＷ３．８Ｗ４はセレクタ６より出力される制
御信号Ｓ６ｂにより、少なくとも一方がオフされる。な
お、他の構成は従来と同様であるので説明は省略する。
このような構成において、まず、パターンメモリ１の１
つのチャネルに割り当てられたビット数１以下の論理パ
ターンＭＰに基づく論理パターン信号Ｓ２を信号選択回
路５ａの出力信号とする場合を説明する。
つのチャネルに割り当てられたビット数１以下の論理パ
ターンＭＰに基づく論理パターン信号Ｓ２を信号選択回
路５ａの出力信号とする場合を説明する。
まず、パターンメモリ１のチャネルｃｈ１に対応する論
理パターンＰ１として論理パターンＭＰを格納する。
理パターンＰ１として論理パターンＭＰを格納する。
このとき、セレクタ６の制御信号Ｓ６ａにより、信号選
択回路５ａのスイッチＳＷ１．８Ｗ２をそれぞれオン、
オフに設定する。そして、論理パターンＰＩ （−ＭＰ
）に基づく論理パターン信号Ｓ２１をドライバ４ａに出
力する。
択回路５ａのスイッチＳＷ１．８Ｗ２をそれぞれオン、
オフに設定する。そして、論理パターンＰＩ （−ＭＰ
）に基づく論理パターン信号Ｓ２１をドライバ４ａに出
力する。
次に、長ビツト論理パターンＬＰ（パターン長Ｊ’
：ｉ’−１！’ ≦２１）に基づく論理パターン信号Ｓ
２を信号選択回路５ａの出力信号とする場合を考える。
：ｉ’−１！’ ≦２１）に基づく論理パターン信号Ｓ
２を信号選択回路５ａの出力信号とする場合を考える。
まず、パターンメモリ１のチャネルｃｈ１に対応する論
理パターンＰ１として長ビツト論理パターンＬＰの前半
部（１ビツト）の論理パターンＬＰ１を格納すると共に
、チャネルｃｈ２に対応する論理パターンＰ２として艮
ピッｉ・論理パターンＬＰの俊半部（（Ｊ！’−１）ビ
ット）の論理パターンＬＰ２を格納する。
理パターンＰ１として長ビツト論理パターンＬＰの前半
部（１ビツト）の論理パターンＬＰ１を格納すると共に
、チャネルｃｈ２に対応する論理パターンＰ２として艮
ピッｉ・論理パターンＬＰの俊半部（（Ｊ！’−１）ビ
ット）の論理パターンＬＰ２を格納する。
次に、セレクタ６の制御信号Ｓ６ａにより、信号選択回
路５ａのスイッチＳＷ１．ＳＷ２をそれぞれオン、オフ
に設定し、論理パターンＰＩ （＝ＬＰ ）に基づく
論理パターン信号Ｓ２１をドライバ４ａに出力する。
路５ａのスイッチＳＷ１．ＳＷ２をそれぞれオン、オフ
に設定し、論理パターンＰＩ （＝ＬＰ ）に基づく
論理パターン信号Ｓ２１をドライバ４ａに出力する。
論理パターン信号Ｓ２１の発生終了（１、セ１ツクタロ
ａの制御信号Ｓ６ａにより信号選択回路５ａのスイッチ
ＳＷ１．ＳＷ２をそれぞれオフ、オンに設定し、論理パ
ターンＰ２ （＝ＬＰ２）に基づく論理パターン信号Ｓ
２２をドライバ４ａに出力する。
ａの制御信号Ｓ６ａにより信号選択回路５ａのスイッチ
ＳＷ１．ＳＷ２をそれぞれオフ、オンに設定し、論理パ
ターンＰ２ （＝ＬＰ２）に基づく論理パターン信号Ｓ
２２をドライバ４ａに出力する。
その結果、長ビツト論理パターンＬＰ （ＬＰｌ 。
ＬＰ ）に基づく論理バタ、−ン信号Ｓ２，８２２が
信号選択回路５ａの出力信号としてドライバ４ａに出力
される。
信号選択回路５ａの出力信号としてドライバ４ａに出力
される。
このように、長ビツト論理パターンＬＰを２つの論理パ
ターンＬＰ、ＬＰ２に分解し、２つのチャネルｃｈｌ、
ｃｈ２における論理パターンＰ１、Ｐ２としてパターン
メモリーに格納し、セレクタ６の指示により同一の信号
切替回路５ａの出力信号として、論理パターン信号８２
．８２２を順次出力している。このため、艮ビット論
理パターンＬＰに基づく論理パターン信号Ｓ２を同一の
信号選択回路５ａの出力信号とすることができる。
ターンＬＰ、ＬＰ２に分解し、２つのチャネルｃｈｌ、
ｃｈ２における論理パターンＰ１、Ｐ２としてパターン
メモリーに格納し、セレクタ６の指示により同一の信号
切替回路５ａの出力信号として、論理パターン信号８２
．８２２を順次出力している。このため、艮ビット論
理パターンＬＰに基づく論理パターン信号Ｓ２を同一の
信号選択回路５ａの出力信号とすることができる。
また、信号選択回路５ａ、５ｂ及びセレクタ６は簡単に
構成でき、セレクタ６の制御もパターン制御用１０グラ
ムを追加する程度で行えるため、装置コストはさ程かか
らない。しかも、論理パターン信号８２発生中に、パタ
ーンメモリ１への論理パターンの書替えを行わないため
、論理パータン信号Ｓ２の発生時間が遅くなることもな
い。
構成でき、セレクタ６の制御もパターン制御用１０グラ
ムを追加する程度で行えるため、装置コストはさ程かか
らない。しかも、論理パターン信号８２発生中に、パタ
ーンメモリ１への論理パターンの書替えを行わないため
、論理パータン信号Ｓ２の発生時間が遅くなることもな
い。
なお、この実施例では信号選択回路５ａのスイッチング
による論理パターン信号Ｓ２の選択について述べたが、
同様のことが、信号選択回路５ｂにおいても行えること
は勿論である。
による論理パターン信号Ｓ２の選択について述べたが、
同様のことが、信号選択回路５ｂにおいても行えること
は勿論である。
また、この実施例では、２チヤネルのパターン発生回路
について述べたが、信号選択回路の機能及び数、セレク
タの機能を拡張すれば３チヤネル以上の出力曙能を有す
るパターン発生回路においても、この発明を適用するこ
とができる。
について述べたが、信号選択回路の機能及び数、セレク
タの機能を拡張すれば３チヤネル以上の出力曙能を有す
るパターン発生回路においても、この発明を適用するこ
とができる。
すなわち、ドライバと被測定素子との接続に必要な端子
数をＮ１パターン発生回路のチャネル数をＭとすれば次
の（１）式を満たす Ｋ ＝ ＴＮＴ（Ｍ／Ｎ） ・・・（１
）（ＫはＭ／Ｎを越えない最大の整数） Ｋｆピッｌ−までの長ビツト論理パターンに基づいた論
理パターン信号を同一の信号選択回路の出力信号とする
ことができる。
数をＮ１パターン発生回路のチャネル数をＭとすれば次
の（１）式を満たす Ｋ ＝ ＴＮＴ（Ｍ／Ｎ） ・・・（１
）（ＫはＭ／Ｎを越えない最大の整数） Ｋｆピッｌ−までの長ビツト論理パターンに基づいた論
理パターン信号を同一の信号選択回路の出力信号とする
ことができる。
以上説明したように、この発明によれば、同一の信号選
択回路から、複数の論理パターン信号のうちの１つを選
択的に出力することができるため、論理パターン信号の
発生に時間をかけることなく、長ビツト論理パターンに
基づいた論理パターン信号を出力することが安価にでき
る効果がある。
択回路から、複数の論理パターン信号のうちの１つを選
択的に出力することができるため、論理パターン信号の
発生に時間をかけることなく、長ビツト論理パターンに
基づいた論理パターン信号を出力することが安価にでき
る効果がある。
第１図はこの発明の一実施例であるパターン発生回路を
示すブロック構成図、第２図は従来のパターン発生回路
を示すブロック構成図、第３図は従来のパターン発生回
路の動作を示したタイミング図である。 図において、１はパターンメモリ、２はフォーマツタ、
３はフェーズコントローラ、４ａ、４ｂはドライバ、５
ａ、５ｂは信号選択回路、６はセレクタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 手 続 補 正 ｔ （自発） ５゜ 補正の対象 図面の第３図
示すブロック構成図、第２図は従来のパターン発生回路
を示すブロック構成図、第３図は従来のパターン発生回
路の動作を示したタイミング図である。 図において、１はパターンメモリ、２はフォーマツタ、
３はフェーズコントローラ、４ａ、４ｂはドライバ、５
ａ、５ｂは信号選択回路、６はセレクタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 手 続 補 正 ｔ （自発） ５゜ 補正の対象 図面の第３図
Claims (1)
- （１）複数のチャネルを有し、各チャネルごとに所定ビ
ットの論理パターンを格納可能なパターンメモリと、 前記パターンメモリに格納された各前記チャネルごとの
前記論理パターンに基づき、各前記チャネル単位で論理
パターン信号を出力するパターン信号生成回路と、 複数の前記論理パターン信号を取込み、選択信号に基づ
き、取込んだ複数の前記論理パターン信号のうち１つを
出力する信号選択回路とを備えたパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308105A JPH02153615A (ja) | 1988-12-05 | 1988-12-05 | パターン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308105A JPH02153615A (ja) | 1988-12-05 | 1988-12-05 | パターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153615A true JPH02153615A (ja) | 1990-06-13 |
Family
ID=17976930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308105A Pending JPH02153615A (ja) | 1988-12-05 | 1988-12-05 | パターン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511053A (ja) * | 2000-10-06 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アップスケールされたクロックをメモリに供給し並列波を作る集積回路 |
-
1988
- 1988-12-05 JP JP63308105A patent/JPH02153615A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511053A (ja) * | 2000-10-06 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アップスケールされたクロックをメモリに供給し並列波を作る集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0218261B1 (en) | Test pattern generator | |
| US4639919A (en) | Distributed pattern generator | |
| JP2673298B2 (ja) | セルフテスト機能付半導体集積回路 | |
| JP3605150B2 (ja) | アドレスパターン発生器 | |
| US7043675B2 (en) | Logic circuit test apparatus and logic circuit test method | |
| US5481671A (en) | Memory testing device for multiported DRAMs | |
| KR20070112047A (ko) | 반도체 기억 장치 및 그 시험 방법 | |
| JPH0963300A (ja) | 半導体メモリ試験装置のフェイル解析装置 | |
| KR970011585B1 (ko) | 반도체 시험장치의 파형 정형기 | |
| US5930271A (en) | Circuit testing apparatus for testing circuit device including functional block | |
| US4759021A (en) | Test pattern generator | |
| JPH0454909B2 (ja) | ||
| JPH02153615A (ja) | パターン発生回路 | |
| JP3574728B2 (ja) | 半導体デバイス試験装置 | |
| JPH033200A (ja) | 半導体記憶装置 | |
| JP2753407B2 (ja) | Ｉｃテストパターン発生装置 | |
| JP3281898B2 (ja) | メモリ搭載半導体装置及びメモリテスト方法 | |
| JPH07209389A (ja) | 高速パターン発生器 | |
| JPH06290584A (ja) | 半導体記憶装置 | |
| SU1636858A1 (ru) | Устройство генерации тестовых последовательностей дл контрол оперативных накопителей | |
| JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
| JP2001319498A (ja) | 半導体集積回路装置 | |
| JPH06186304A (ja) | 組み込み型ｒａｍテスト回路 | |
| JP2002071757A (ja) | 半導体集積回路および内蔵アナログ回路テスト方法 | |
| JPH06251600A (ja) | 半導体集積回路装置 |