JP2004511053A - アップスケールされたクロックをメモリに供給し並列波を作る集積回路 - Google Patents

Abstract

集積回路は、１次クロック信号を受け取るためのクロック入力部と、クロック入力部により供給され、１つ以上の再構成された２次クロック信号を生成するためのクロック再構成装置と、クロック再構成装置により供給され、二次クロック信号に同期の下でアプリケーションユーティリティ機能を構成するためのユーティリティ回路とを有する。特に、クロック入力部は、前記１次クロック信号から、前記クロック再構成装置に供給するためのアップスケールされた周波数を伴う中間クロック信号を生成するクロックアップスケーリング装置を有する。更に、クロック再構成装置は、中間クロック信号によって駆動されるメモリであって、再構成された２次クロック信号を生成するための、後でプログラム可能であり且つ低消費電力のメモリを有する。別々に且つ順次に駆動可能な複数の記憶位置から読み出される波形パターンがある。

Description

【０００１】
【発明の属する技術分野】
本発明は、請求項１のプリアンブルに記載されているような集積回路に関する。
【０００２】
【従来の技術】
今日の集積回路、特に通信アプリケーションに用いられる集積回路には、それぞれ異なる専用の高周波数で動作する複数の異なるクロックドメインが設けられている。これは、特に省電力の理由で行われる。基本的な条件として、装置全体のクロック入力は比較的低い周波数範囲になければならない。種々の回路クロックに対する要求は、設計プロセスの間しばしば何度も変更され、斯かる回路の商用への導入に対してかなりの遅れを生じさせている。これまでの設計では、電力を消費するフル機能搭載のブロックによる解決策を包含しており、このやり方は、特に、持ち運びが可能であって且つバッテリー駆動のスタンドアロンアプリケーションの場合は、ユーザにとって魅力的ではない。
【０００３】
【発明が解決しようとする課題】
従って、特に、本発明の目的は、最適に再構成されたクロック信号で種々のアプリケーションユーティリティ回路機能を駆動でき、これらのクロック信号を設計プロセスの終わりの段階までプログラム可能にし、更に低周波数の１次クロック周波数源しか必要としないようにすることである。
【０００４】
【課題を解決するための手段】
従って、その態様の１つによれば、本発明は請求項１の特徴部分によって特徴づけられる。特に、消費電力は１／５乃至１／１０にまで減少できることがわかった。
【０００５】
本発明の更なる目的は、種々の異なるデューティサイクル及び／又は非標準波形に対して規定される波形パターンを有する再構成されたクロック信号を可能にすることである。本発明の更なる目的はテスト容易化を改良することである。この改良は、クロック生成ブロックの機能を全体的に減少させることで確かに達成される。
【０００６】
本発明の更に有利な態様は、従属項に列挙されている。
【０００７】
本発明のこれら及び更なる態様及び利点は、好適実施例の開示を基準にして、特に添付された図を基準にして以下に詳細に説明されるだろう。
【０００８】
【発明の実施の形態】
図１は、これまでの技術によるクロック生成装置を示す。クロック生成チップ２０は、種々の必要な集積回路クロックを符号化し、再サンプリングし、多重化する標準セルアプローチを有する。端子４０上の制御信号ｃｔｒｌにより、ユーザは、種々の異なるクロック周波数から選択することが可能である。ブロック設計者は、必要であれば設計プロセスの比較的遅い段階まで別の周波数への切換を可能とするために、この領域を柔軟性に富むように保持するだろう。この方法は、端子３８上の入力クロック周波数が高い必要があるため、大電力消費の解決策につながる。さらに、符号化時間は増大し、通常は付加的なサンプリング段を必要とする。作動時において、入力クロックによりカウンタ２４が駆動し、このカウンタ２４は本来のパターン生成をブロック２２に供給し、先ず、符号化器２６の種々の符号化機能を選択する。符号器２６からの複数の出力は、入力部３８からの追加のクロック同期の下で、サンプラ２８でサンプルされる。サンプリング出力は多重分離器３０で多重分離され、再び入力部３８上のクロックによる同期の下で、サンプリング器３４で更にサンプルされる。このことによって、複数の出力部３６上に並列に各クロック信号が生成する。制御入力部４０上の制御信号は、簡単のため詳述しないがクロック制御の下でシンクロナイザ段３２において更に同期がとられ、多重分離装置３０を選択的に起動する。
【０００９】
図２は、面積の視点と消費電力の視点とから最適化された本発明によるＲＯＭベースの実施例を示す。先ず、ＩＣアプリケーションが標準的に使用される場合、図１において制御信号ｃｔｒｌ（４０）は安定したままである。従って、第１の改良点は、制御信号入力部を捨て、サブシステム２２を、アドレス入力部と十分なデータ幅のデータ出力部とを有するＲＯＭ５０で置き換えることによって達成される。更に、カウンタ５２は、全ての適用可能な状態を連続的に繰り返すためのアップカウントアドレスを生成するように設計されている。ＲＯＭ５０の並列出力の各々は、必要なオンチップクロック波形パターンの各々を提供する。ＲＯＭの領域は、そのＲＯＭに置き換えられる図１の種々の回路の領域よりも非常に小さいので、消費電力及び信号遅延が減少する。サンプリング段２８に対応するものは、もはや必要ではない。回路仕様の修正の場合、通常は部分的に再設計及び再プログラムされたマスクのみが供給されなければならないことから、このＲＯＭは後の更新を通じて非常に簡単に置き換えることができる。
【００１０】
ブロック５０、５２に加えて、集積回路装置は出力サンプラ５４を有し、これらの３つのサブシステムが集合して、図１と同じようなクロック生成カーネル５６を構成する。さらに、この装置は３つのユーティリティ回路ブロック５８，６０，６２を有する。各ブロック５８，６０，６２は、それらの再構成された各２次クロックｃｌｋ１、ｃｌｋ２、ｃｌｋ３で動作し、周波数、デューティーサイクル及び波形パターンの形状の違いを観察することができる。この全体の装置は、特に携帯通信アプリケーション用に設計することができ、更に、比較的低周波数ｆ０の１次クロック信号を受け取るための１次クロック信号入力端子６４を有する。この１次クロック信号は、位相ロックドループＰＬＬに基づくクロックアップスケーリング機能部６６に供給される。本実施例では、ｎの周波数アップスケーリング係数（ｆ１＝ｎ＊ｆ０）用に設計されている。この好適実施例では、１次クロック周波数は１３ＭＨｚであり、一方、アップスケールされた中間クロック周波数は１５６ＭＨｚの周波数を有する。当業者は、ｆ０とｎとの両方の値に対して適用可能な値、特に移動体通信の分野で適用できるような値を認識するだろう。このアップスケールされた周波数は、カウンタ５２及びサンプラ５４に供給される。簡潔のために、ユーティリティアプリケーション回路５８，６０，６２を更に詳述することはしていない。
【００１１】
図３は、図２による回路で発生する種々の波形を示す。水平に並ぶ各行は、ＲＯＭ出力のうちの１つの出力に関する、順次に駆動される順次出力ビットを表す。各々の行は記憶されるビットの出力周波数は均一であるが、波パターン及び波周波数は均一ではない。図示されているように、波形Ａ２は、５０％のデューティサイクルにおいて０．５×ｆ１の波ビット周波数を有する。同様に、波形Ａ１は、２５％のデューティサイクルにおいて０．２５×ｆ１の波ビット周波数を有する。同様に、波形Ａ０は、７５％のデューティサイクルにおいて０．７５×ｆ１の波ビット周波数を有する。標準型と非標準型との両方において、デューティサイクル、繰返しサイクル当たりの複数のパルス及び種々の他の可能性に基づいて他の多くのパターンが実現可能である。種々のクロックは図に示すようにＲＯＭのコンテンツに直に対応づけることができるため、このＲＯＭの取り扱いが非常に簡単である。
【００１２】
図４は、本発明による混合型アプローチの実施例を示す。このアプローチは、最小選択可能性が実現可能のままでなければならないとき使用することができるという点で、図１と図３との両方の利点が組み合わさっている。最終的な装置が２つの異なる状況で有効でなければならず、このため、回路全体が第１の周波数範囲又は第２の周波数範囲のいずれかで使用される。この設計では、図３の本質的な要素を全て有しており、通常は図１の要素３０に対応する多重分離装置７０が付加的に組み合わせられている。この多重分離装置７０は、段６８でバッファされる端子７２上の信号を通じて制御される。簡潔のために、装置の残りの構成要素には符号は付されていない。
【００１３】
図５は、本発明によるＲＡＭベースの実施例を示す。この特定の解決策では、エミュレータ回路が使用される。始動時において、通常のデータ端子８２とＲＡＭ８６に順次に書き込むためのクロック端子８４とが備えられているレジスタ８０にテーブルの内容がロードされる。この装置の残りの構成要素は、図２の構成要素に対応し、簡潔のために符号は付されていない。当業者は、ＲＡＭ／ＲＯＭ混合型の解決策のような、添付請求項の範囲に存在する全ての種々の修正及び組合せを理解するだろう。
【図面の簡単な説明】
【図１】図１は、これまでの技術によるクロック生成装置を示す。
【図２】図２は本発明によるＲＯＭに基づく実施例である。
【図３】図３は、図２による回路で生成する種々の波形である。
【図４】図４は本発明による混合アプローチの実施例である。
【図５】図５は本発明によるＲＡＭに基づく実施例である。

Claims (8)

1. １次クロック信号を受け取るためのクロック入力手段と、前記クロック入力手段により供給され、１つ以上の再構成された２次クロック信号を生成するためのクロック再構成手段と、前記クロック再構成手段により供給され、前記二次クロック信号の同期の下でアプリケーションユーティリティ機能を構成するためのユーティリティ回路とを有する集積回路であって、
   前記クロック入力手段が、前記１次クロック信号から、前記クロック再構成手段に供給するためのアップスケールされた周波数を伴う中間クロック信号を生成するクロックアップスケーリング手段を有し、
   前記クロック再構成手段が、前記中間クロック信号によって駆動されるメモリ手段であって、別々に且つ順次に駆動可能な複数の記憶位置から読み出される波形パターンとして前記再構成された２次クロック信号を生成するための、後でプログラム可能であり且つ低消費電力のメモリ手段を有することを特徴とする集積回路。
2. 前記クロックアップスケーリング手段がＰＬＬに基づく請求項１に記載の集積回路。
3. 前記後でプログラム可能なメモリ手段がＲＯＭに基づく請求項１に記載の集積回路。
4. 前記後でプログラム可能なメモリ手段がＲＡＭに基づく請求項１に記載の集積回路。
5. 前記後でプログラム可能なメモリ手段は、関連する制御信号の制御によって前記アプリケーションユーティリティ機能の同期のために記憶される全ての波形パターンの一部のみを選択的且つ静的に送るための多重分離装置手段に供給するように構成される請求項１に記載の集積回路。
6. 前記アプリケーションユーティリティは移動体通信である請求項１に記載の装置。
7. 前記波形パターンは、種々のデューティサイクル値及び／又は非標準波形を規定する請求項１に記載の集積回路。
8. 前記アプリケーションユーティリティ機能は、単一集積基板上において多様なクロックドメインを表す請求項１に記載の集積回路。