JPS58215123A

JPS58215123A - 多相タイミング発生装置

Info

Publication number: JPS58215123A
Application number: JP57097415A
Authority: JP
Inventors: Junji Nishiura; 西浦　淳治
Original assignee: Advantest Corp; Takeda Riken Industries Co Ltd
Current assignee: Advantest Corp
Priority date: 1982-06-07
Filing date: 1982-06-07
Publication date: 1983-12-14
Also published as: JPH0354487B2; US4553100A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は例えば半導体集積回路を試験するために用い
られ、基準タイミングに対し位相の異なる各種のタイミ
ングを発生するようにした多相タイミング発生装置に関
する。

従来のこの種のタイミング発生装置としては、各チャネ
ルごとにカウンタを設け、このカウンタを基準タイミン
グでリセットし、これらカウンタにて共通のクロックを
計数すると共にチャネルごとに発生すべきタイミングに
対応した値をレジスタに設定し、その設定値と対応チャ
ネルのカウンタの計数値とを比較し、両者が一致したと
きにそのチャネルのタイミングを発生させるものがある
。

このようなものにおいてはチャネル数が多くなると、そ
れぞれにカウンタ、発生タイミング設定レジスタ、比較
器を必懺とするため、全体の構成素子数が非常に多くな
る欠点があった。

この発明の目的は比較的簡単に多数のチャネルについて
所望の位相のタイミングを発生することができる多相タ
イミング発生装置を提供することにある。

この発明によれば、各チャネルに対応してマークメモリ
が設けられ、そのｉ−クメモリには、基準タイミングよ
シ発生すべきタイミングまでの間隔に対応したアドレス
位置にマーク”１”が記憶されており、基準タイミング
によってカウンタが例えばゼロにプリセットされ、この
カウンタＬクロックを計数する。そのカウンタの計数内
容によって各マークメモリのアドレスがアクセスされ、
各マークメモリの読出し出力がそれぞれ各チャネルの発
生タイミング出力とされる。従ってマークメモリのマー
クを記憶したアドレスを変えることによってそのチャネ
ルに対する発生タイミングの基準タイミングとの位相を
容易に変更できる。ｉ−クメモリとしては読み書き可能
なメモリを用いて全体としては構成素子数の少ない多相
タイミング発生装置が得られる。

次にこの発明による多相タイミング発生装置を図面を参
照して説明しよう。第１図に示すようににビットのカウ
ンタ１１が設けられ、カウンタ１１は端子１２からの基
準タイミングＴｐによってプリセットされ、例えばゼロ
にセットされるとともに端子１３よりのり四ツクＴｏを
計数する。またマークメモリ１４が設けられる。マーク
メモリ１４はカウンタ１１の計数内容によってアクセス
される。

従ってにビットカウンタに対し、マークメモリ１４は１
乃至２にのアドレスを持っておシ、各アドレスにおける
ビット数、っまシ各ワードの構成ビット数は必要とする
チャネル数ｎとされている。各アドレスが読出されると
とＫｎピットがそれぞれ出力端子１１〜１ｎＫそれぞれ
読出される。っまシチャネルＣＨ１〜ＣＨｎのそれぞれ
に対し、各アドレスについて１ビツトの記憶容量をもち
、１乃至２にのアドレスのマークメモリＭ１乃至Ｍｎが
設けられていることに々る。これらのマークメモリＭ１
〜Ｍｎがカウンタ１１の計数値によって共通にアクセス
される。

このマークメモリＭ１〜Ｍｎには各チャネルごとに発生
すべきタイミングに対応したアドレスにマーク１１＃が
記憶されている。例えば第２図ＡＫ示すように端子１２
よりの基準タイミングＴｐがカウンタ１１に与えられる
と、これよシ端子１３から入力される第２図Ｂに示すク
ロックＴｃにょシヵウンタ１１が順次歩進する。このク
ロックＴｃは例えば１０ナノ秒の周期とされる。第１チ
ヤネルＣＨＩに発生すべきタイミングが基準タイミング
Ｔｐに対して７０ナノ秒遅れている場合においてはマー
クメモリＭ＋の７番目のアドレス７にマーク＠１＃が書
込まれている。従ってカウンタ１１が歩進すると共にそ
の計数値が７になるとマークメモリＭ１から第７図Ｃに
示すようにマークが読出され、これが出力端子１１に発
生タイミングとして出力される。

なお第２チヤネルＣＨｌのマークメモリＭ！には３１１
にマーク”１”が記憶されておシ、従って第２図りに示
すように基準タイミングＴｃよシ３番目のクロックが発
生した時に出力端子１！にタイミング出力が発生する。

つまり基準タイミングＴｃに対してこの例によっては３
０ナノ秒遅れたタイミングが得られる。このようにこの
例においてはカウンタ１１とマークメモリ１４との二つ
の素子でｎ相のタイミングを発生することができる。各
発生タイミングを変更するには対応するチャネルのマー
クメモリにおけるマーク１の記憶アドレスを変更すれば
よく、これは簡単に行うことができる。

一般にメモリをアクセスして読出し出力が得られるまで
の時間はメモリセルなどによって多少バラツキが生じる
。従って例えば第３図に第１図と対応する部分に同一符
号を付けて示すように、マークメモリＭ！乃至Ｍｎの出
力側にＡＮＤゲー）Ａｔ乃至Ａｎを挿入し、また端子１
２及び１３よシの基準タイミング及びクロックをＯＲゲ
ート１５を通じ、東に遅延回路１６を通じてＡＮＤゲー
）ＡＩ乃至Ａｎに共通に与える。この遅延回路１６の遅
延量を調整して、例えば第２図Ｅに示すようにマークメ
モリ１４がアクセスされて得られた出力の中心の平均的
な位置に、遅延回路１６の出力パルスが得られるように
する。このようにして各メモリセルのアクセスに対する
出力のバラツキに基づく変動がなく、設定したタイミン
グに正しく一致した出力を得ることができる。

更に半導体集積回路の試験装置においては、同一チャネ
ルについて基準タイミングに対する遅延量を変えて出力
し力ければならないことがある。

この場合、この発明においては例えば第４図に示すよう
に端子１７よりタイミングセットデータＴｓがアドレス
としてマークメモリ１４に与えられる。

マークメモリ１４１乃至１４４のように複数個設けられ
、タイミングセットデータＴｓはマークメモリ１４の上
位ビットを構成し、このタイミングセットデータＴｓＫ
よってマークメモリの１４１乃至１４４の何れの領域を
読出すかが決定される。これら各領域１４１乃至１４４
にはその各チャネルごとに基準タイミングに対して読出
されるべき位置に対応してマークが記憶されておシ、従
って各基準タイミングごとに端子１７のタイミングセッ
トデータを切替えることによって実時間でその一つのチ
ャネルについての発生タイミングを変更することができ
る。

例えば＠５図Ａに示すように基準タイミングＴｐに対し
て端子１７に与えるタイミングセットデータＴ８は′ｗ
Ｊ５図Ｂに示すように各基準タイミングＴｐｌ、Ｔｐ倉
、Ｔｐｓ＊ｓ＊・　ごとにこの例においては１２　、３
　、　＊　ＩＴ　１１・と変化し、これによシ読出され
るべき領域１４１，１１，１４ｓが順次指定されて最初
の基準タイミングＴｐｓにおいては領域１４＋が読出さ
れて、例えばチャネルＣＨＩについて見れば！５４５図
Ｃに示すように基準タイミングＴｐ１に対し。

Ｔ＋たけ遅れたタイミングを発生し、次の基準タイミン
グＴｐｚにおいては領域１４！がタイミングセットデー
タＴｓとによって指定され、この場合においてはチャネ
ルＣＩ（＋は基準タイミングＴｐ意に対してＴ！だけ遅
れてタイミングを発生する。更に次の基準タイミングＴ
ｐｍにおいては領域１４＠が指定されて読出されて基準
タイミングＴｐｍに対しＴ１だけ遅れたタイミングが発
生する。なおこのようにタイミングセットデータＴｓは
マークメモリ１４に対する上位アドレスとして与えると
マークメモリへの書き込みの変更が便利であるが、必ず
しもそのようにする必要はなく、タイミングセットデー
タＴｍにより指定するアドレスは下位ビットチも上位ビ
ットでも任意に選定できる。

このように構成素子数が少なくて各種のタイミングを発
生することができるが、その発生するタイミングの種類
を多くすると例えばクロック４Ｔ　Ｃの周期を１６ナノ
秒とし、最大１．０４８５７６ミリ秒の遅延量を得るこ
とができるようにしようとすると、６５５３６ワード（
番地）のマークメモリが心安となる。しかもこのように
クロックＴｃＭ　６ナノ秒の場合はマークメモリに対す
るアクセスタイムは１０ナノ秒程度のものを必要とする
。このように高速度に動作し、かつ記憶容量の大きなメ
モリは烏価なものとなる。

このように高速度でしかも大容量のメモリを使用するこ
とは好ましくない。そのような点上りカウンタ１１を例
えば第６図に示すように順次下位桁より複数桁ずつの計
数部１１ａ、１１ｂ＋１１ｃ、１１ｄに分け、これらカ
ウンタの計数部に灼♂してマークメモリ１４　ａ　、　
１４　ｂ　、　１４　ｃ、１４　ｄを設ける。これらマ
ークメモリ１４＆乃至１４ｄはそれぞれ各チャネルに対
応して存在し、つまりその各ワードはこの例においては
ｎビットとされるが、そのワード数はそれぞれ各計数部
１１ａ乃至ｌｉｄのビット数に対応して減少されている
。

基準タイミングに対する発生タイミングの遅れ時間に対
応してこれらマークメモリ１４Ｌ乃至１４ｄにそれぞれ
ｉ−りが記憶される。これらマークメモＩＪ　１４　Ｂ
乃至１４ｄは各チャネルごとにその読出し出力がゲート
２１乃至２ｎによってそれぞれ論理積がとられて出力端
子１１乃至ＩｎＶＣ供給される。

例えはクロックＴｃの周期が１６ナノ秒で最大必要とす
る遅延値が１．０４８５７６　ミＩＪ秒とする場合はカ
ウンタ１１は１６桁（ビット）必要であシ、これらは４
桁（ビット）ずつに分割され、計数部１１ａ乃至１１ｄ
はそれぞれ１６進カウンタであシ、これらは縦続接続さ
れる。この場合、マークメモリｉ４ａ乃至１４ｄは１ワ
ードｎビツトでワード数は１６のメモリでよい。最下位
の１６進カウンタ、つまり計数部１１ａでは２５６ナノ
秒まで計数し、次の計数部１１ｂでは４０９６ナノ秒ま
で、更に次の計数部ｌｉｅでは６５．５３６マイクロ秒
、最後の計数部１１ｄで１．０４８５７６　ミリ秒まで
計数する。例えばチャネルＣＨｓＫ対し１ミリ秒の遅延
量を得るには１ミリ秒は先のように最小ビット、つまシ
クロツクＴｃの周期を１６ナノ秒としたとき、２進数で
は１１１１０１０００００１０１００となる。これを４
桁ごとに分割した場合いちばん下位桁は０１００となり
、従って対応したマークメモリ１４１ＬのチャネルＣＨ
ｓには４番地にのみマーク＠１＃が書き込まれ、次の４
桁は０００１であるからマークメモリ１４ｂのチャネル
ＣＨｓには１番地にのみマーク゛１”が誓き込まれ、次
の４桁は０１００であシ、マークメモリ１４ｃのチャネ
ルＣＨＩには４番地にのみマーク”１＃が書き込まれ、
最後の４桁は１１１１であり、マークメモリ１４ｄのチ
ャネルｃ　ｔｔ　ｔには１５５番地のみマーク＠１′が
書き込まれる。従って端子１２よシの基準タイミングに
よってカウンタ１１がリセットされると、このカウンタ
１１の計数値が１１１１０１０００００１０１００とな
ったときにマークメモリ１４ａ乃至１４ｄのチャネルＣ
ＨＩの読出し出力がすべて′″１＃となってＡＮＤゲー
ト２Ｉよシ出力が得られる。このようにしてチャネルＣ
Ｈｓに基準タイミングＴｐ　に対して１ミリ秒遅れたタ
イミングが得られる。

このように第６図に示した構成によれば、マークメモリ
１４の容量を著しく減少することができ例えば先に述べ
たように第１図に示した構成においては６５５３６ワー
ドを必俄としたところ、この例においては６４ワードで
よい。特に第４図について説明したようにタイミングセ
ットデータＴＩ！を用いて読出し領域を切替える場合に
おいては、例えば各チャネルについて１６通シの異った
遅延量を実時間で得る場合においては更に１６倍のメモ
リ容量が必要となり、著しくメモリ容量が増大するが、
この第６図に示した場合についてもタイミングセットデ
ータによる読出し領域を選択することができる。その例
を第７図に対応する部分には同一符号を付けて説明は省
略するが、この場合のメモリの容量の減少は著しく効果
がある。読出し速度が高速、例えばアクセスタイムが１
０ナノ秒であっても記憶容量が小さい場合は値段が著し
く安くなる。第７図に示した例において、つまシマーク
メモＩＪ　１４　ａ乃至１４ｄのそれぞれが１６通りの
タイミングを発生する場合において祉２５０ワードとな
るが、この程度のメモリの容量の場合においては高速度
のものを現在でも安価に入手することができる。

多相タイミング発生装置において分解能の高いタイミン
グが要求され、例えば１００ピコ秒や１２０ピコ秒の分
解能が、必要となることがある。一般に第２図の出力端
子１１乃至１ｎの後段に可変遅延回路が設けられてその
遅延量を設定して微細な遅延量を与えている。一方基準
タイミングＴｐは１ナノ秒程度の分解能であシ、このた
め例えば第８図Ａに示す基準タイミングＴｐｌに対し、
第８図ＢのクロックＴｃによシ次の基準タイミングＴｐ
ｔの直前、例えば１００ピコ秒前のように非常に近いと
ころでタイミングを発生したい場合がおる。この場合そ
のタイミングを発生するクロックＴｅａと次の基準タイ
ミングＴｐｇとのパルスが重なってしまい、基準タイミ
ングＴｐ１１によるプリセットが優先して目的とするタ
イミング出力を得ることができなくなるおそれがある。

つまシクロツクＴｅａがカウンタ１１にて計数され、そ
の計数結果によシマークメモリ１４がアクセスされ、こ
れよシ発生した読出し出力をタイミング出力とするとき
、マークメモリをアクセスしてから目的とするタイミン
グが発生するまでに次の基準タイミングＴＰＩが発生し
てしまうことがある。

このような場合、例えば第９図にｇ％　２図と対応する
部分に同一符号を付けて示すように、各チャネルＣＨ＋
乃至ＣＨｎの発生すべきタイミングが基準タイミングＴ
ｐに対してクロックＴｃの１周期以内に発生すべきであ
るか否かを示すビットをそれぞれ微小遅延指示レジスタ
１８内の対応するビットに記憶しておき、例えばその基
準タイミングよシクロツク周期以にタイミングを発生す
る場合においては＠１＃を記憶しておき、微小遅延指示
レジスタ１８の各ビットの出力と端子１２よシの基準タ
イミングＴｐとの論理積をＡＮＤゲート１９１乃至１９
ｎでそれぞれとる。

これらＡＮＤゲート１９１乃至１９ｎの出力はＯＲゲー
ト２１１乃至２１ｎをそれぞれ通じて出力端子１１乃至
１ｎに供給される。一方、端子１３のクロックＴｃは必
要に応じて遅延回路２２を通じてカラ／り１１のクロッ
ク端子に供給され、、かつカウンタ１１に対す”る端子
１２０基準タイミングＴｐによるプリセットｉｏではな
く計数値１とする。マークメモリ１４の各チャネルＣＨ
Ｉ〜ＣＨｎの出力はＡＮＤゲートＡ１乃至Ａｎをそれぞ
れ通じ、更に必要に応じて遅延回路２３１乃至２３ｎを
通じてＯＲゲート２１１乃至２１ｎに供給される。

このように構成されているため、例えばチャネルＣＨＩ
に対しては基準タイミングＴｐよシクロツク周期以内に
タイミングを発生する場合はレジスタ１８の第１ビツト
目１８目び１＃が記憶されており、従って第８図Ａに示
すように基準タイミングＴｐｓが発生すると、これに伴
って第８図Ｃに示すクロックＴｃは端子１３に供給され
るが、その前に端子工２よりの基準タイミング出力亀と
レジスタ１８の第１ビツト目１８にの出力との一致がＡ
ＮＤゲート１９でとられて第８図りに示すように端子１
１　に出力され、これに対し、図に示してないが端子１
１に接続された遅延回路によって所要の遅延が与えられ
て基準タイミングに対するクロック周期以下の遅ｍｊｔ
のタイミングが得られる。

チャネルＣ１（１の発生タイミングを基準タイミングＴ
ｐに対し１クロック周期以下の遅延とする場合はマーク
メモリ１４の第１チヤネルＣＨＩの０番地にマーク″１
”が肖己憶されている。しかしカウンタ１１Ｌ１にプリ
セットされるため、基準タイミングＴｐが発生したとき
にカウンタ１１の出力に座っでマークメモリ１４は１番
地がアクセスされるため、チャネルＣＨｓよシ出力は生
じない。またこのカウンタ１１には端子１３よシのクロ
ックが遅延回路１２２を通じて供給され、例えば江８図
Ｅに示すようなりロックとして与えられる。１′の関係
は第８図に示すように例えば第８図Ｃの基゛鼻タイミン
グＴｐから１番目のクロックＴｃ１がＡ　Ｎ　Ｄ　’、
’−）ＡＩ乃至Ａｎに与えられた時はカウンタ１１のＢ
ｒ数（ｉｌｆ　１ｌｉ１となっており、２番目の一りロ
ックＴＣ！が与えられた時は、その前のクロックＴｅｌ
によってカウンタ１１が歩進して既に計数値が２となっ
ており、つまシ基準タイミング′ｖｐよシ１番目、２番
目、３誉目Φφ−の各クロックの発生前に、マークメモ
リ１４の１番地、２番地、３番地・・・・がそれぞれア
クセスされており、従って各対応番地の読出し出力を直
ちに出力端子１１〜１ｎに出力することができる。

例えば第１チヤネルＣＨＩのマークメモリには２番地に
マーク＠１＃が記憶されている場合においては、クロッ
ク’ｌ’ｃｉが発生すると、第８図Ｆに示すように出力
端子１ｎにタイミング出力が得られる。

従って例えば最後のクロックＴｅａに対応するアクセス
は、これよ＃）１周期前のクロックを計数した時に既に
行われており、マークメモリから読出された最後の番地
に対応する出力はクロックＴｅａの発生と同時に出力端
子に出力することができ、この最後のクロックＴｅａよ
シカウンタ１１を進める必要がない。従ってクロックＴ
ｅａと次の基準タイミングＴｐとが重なっても問題はな
い。

なおりウンタ１１にり四ツクが入力されて歩進し、更に
そのカウンタ１１の新たな計数値によシマークメモリ１
４がアクセスされてメそりから出力される−までに遅れ
を伴うため遅延回路２２は必ずしも必要としない。遅延
回路２３１乃至２３ｎは、ＡＮＤゲー）ＡＳ乃至Ａｎの
出力より出力端子１里乃至１ｎに供給されるものと、Ａ
ＮＤゲート１９１乃至１９ｎより出力端子へ供給される
ものとの各時間遅れの差を調整するためのものである。

つまりＡＮＤゲート１９１乃至１９ｎよυ出力端子ＩＩ
乃至１１１に出力されるタイミンクに対してマークメモ
リ１４の１番地の読出しに対応するタイミングがクロッ
クＴｃの１周期、例えば１６ナノ秒だけちょうど遅れる
ように調整するものである。

このように微小遅延指示レジスタ１８を設けて遅延タイ
ミングの短いものと区別する手法は第６図に示したよう
にマークメモリ１４を分割する場合にも適用でき、その
例を対応する部分に同一符号を付けて第１０図に示す。

更に第７図に示した例についてもこの考えを適用でき、
その一部を第１１図に対応する部分に同一符号を付けて
示す。

この場合微小遅延指示レジスタ１８としては１ワードが
ｎビットのメモリを用い、このメモリ１８を端子１７よ
シのタイミングセットデータＴ８によって胱出すように
すればよい。

汗６図、７図、１０図、１１図にそれぞれ示した例にお
いてマークメモ！Ｊ１４ａ乃至１４ｄはそれぞれ対応す
る各チャネルについてＡＮＤゲート２１乃至２ｎにおい
て同時に出力が得られる必要がある。このような点よシ
これらマークメモリ１４ａ乃至１４ｄはすべて同一のア
クセスタイムを持ったメモリとする必要がある。例えば
クロックＴｃの周期が１６ナノ秒である場合、マークメ
モリ１４＆〜１４ｄのすべて社アクセス時間が１０ナノ
秒程度の高速度のメモリとする必要があり、＾価なもの
となる。しかしクロック周期が１６ナノ秒の場合におい
ても、マークメモリ１４ｂに対するアドレスは２５６ナ
ノ秒ごとにしか変化しない。

またｉ−クメモリ１４０に対しては４０９６ナノ秒ごと
にしか変化しない。このような点よυカウンタ１１の下
位桁部分をアドレスとするマークメモリ１４ａのみを高
速度カウンタとし、他のマークメモリ１４ｂ、１４ｃ、
１４ｄなどを低速度、例えばアクセスタイムが２００ナ
ノ秒程度の低速度メモリとすることもできる。

例えば第１２図に第１０図と対応する部分に同−符号を
付けて示すが、この例においてはカウンタ１１の下位桁
計数部１１ａの計数内容によって読出されるｉ−クメモ
リ１４ＪＬは例えばアクセスタイムが１０ナノ秒の高速
度メモリとし、その他のマークメモリ１４ｂ、１４ｃ　
、１４ｄはマークメモリ１４ａより遅い、例えばアクセ
スタイムが２００ナノ秒の低速度メモリとする。更にカ
ウンタ１１の下位桁計数部１１ａに対する上位桁計数部
１１ｂへの入力クロック間隔よシも小さい遅延を、基準
タイミングと発生タイミングとの間に与えるか否かを示
すデータを各チャネルごとに小遅延指示レジスタ２５に
記憶する。この小遅延指示レジスタ２５は各チャネルＣ
Ｈ＋乃至ＣＨｎに対して１ビツトずつ割当てられておシ
、計数部１１ｂへの入力クロックの周期よシも短かい遅
延量とする場合はチャネルと対応するビットに＠１”が
記憶される。小遅延指示レジスタ２５が小遅延であるこ
とを指示している場合は高速度マークメモリ１４ａの対
応チャネルよりマークが読出された時、これをタイミン
グ出力として出力し、その他の場合においては各チャネ
ルごとの各マークメモリ１４ａ乃至１４ｄの出力の一理
禎が得られたときにタイミング出力とする。

とのためには例えば第１チヤネルＣＨＩについて示すよ
うに低速度メモ！Ｊ１４ｂ乃至１４ｄの対応するチャネ
ルの出力がＡＮＤゲート２６１で論理オ責がとられる。

一方、カウンタの高位計数部１１ｂに対する入力クロッ
ク、つまシ低位計数部１１ａの出力端子２７のクロック
が分岐してフリップフロップ２８１舖見られ、このクロ
ックによシゲート２６Ｉの出力がフリップフロップ２８
ｒに読込まれる。小遅延指示レジスタ２５の第１チヤネ
ルＣＨｓに対応する出力と端子１２０基準タイミングＴ
ｐとの論理積をとったＡＮＤゲート２９１の出力によっ
て７リツプフロツグ２８にはセットされ、小遅延指示レ
ジスタ２５のｍｌチャネルの出力の反転値と基準タイミ
ングＴｐとの論理積をとったゲー）３１１の出力によっ
てフリップフロップ２８にはリセットされる。フリップ
フロップ２８１のＱ出力はＡＮＤゲート３２１に与えら
れている。ＡＮＤグー）３２＋ＫｒＪ：高速マークメモ
リ１４ａの第１チヤネルＣＵｔの出力と端子１３のクロ
ックＴｃが与えられている。

従って基準タイミングＴｐが与えられた時に第１チヤネ
ルＣＨＩが小遅延指示されている場合にはゲート２９菫
の出力によってフリップフロップ２８１がセットされ、
そのＱ出力は高レベルとなる。従って高速マークメモリ
１４ａのチャネルＣＨＩの出力からマークが読出される
と、ＡＮＤゲート３２１からそのマークは端子１３のク
ロックＴｃによりＯＲゲート２１Ｋを通じて出力端子１
Ｋにタイミングとして出力される。

一方、第１チヤネルＣＨＩに対し小遅延指示が与えられ
ていない場合においては基準タイミングＴｐが与えられ
た時にＡＮＤゲート３１１より出力が発生してフリップ
フロップ２８１がリセットされ、この状態でカウンタ１
１の歩進が進み、低速マークメモリ１４ｂ、１４ｃ、１
４ｄのチャネルＣＨＩに対する出力の一致がＡＮＤゲー
ト２６宜で検出されるとこれが７リツプフロツプ２８１
に読込まれ、そのＱ出力が高レベルとなる。この状態に
おいて高速度マークメモリ１４ａよりの第１チヤネルＣ
ＨＩに対するマークが読出されるとＡＮＤゲート３２１
より一致出力が得られて端子１１にタイミングが出力さ
れる０、先の例においては小遅延指示メモリ１８はそのチャネル
の発生タイミングが基準タイミングＴｐに対して２５６
ナノ秒以下の遅延の場合に＠１”が記憶される。またカ
ウンタｌ１ｍをプリセットする際に計数部１１ｂｉＪ、
最下位ビットが１にプリセットされる。このようＫして
高速度のメモリはマークメモリ１４ａのみとし、マーク
メモリ１４ｂ乃至１４ｄは安価な低速メモリを使用する
ことができる。

このような処理を行なうには例えば第１３図に第１チヤ
ネルＣＨＩについて一部を示すように低速度マークメモ
リの一致出力であるＡＮＤゲート２６１を、端子２７の
低速度のクロックでフリップフロップ２８１に読込み、
またフリップフロップ２８１のＱ出力と小遅蝙指示レジ
スタ２５の第１チャネルＣＨＩに対する出力とをＯＲゲ
ート３３１を通じてＡＮＤゲート３２１に供給するよう
にし、ＡＮＤゲート３２１には第１２図の場合と同様に
高速度マークメモリｌｌ＆のチャネルＣ）（＋の出力と
、端子１３のクロックＴｃとを与えるようにしてもよい
。これら第１２図、第１３図についても先のタイミング
セットデータＴ＠の考えを適用することもできる。

発生するタイミングが次の基準タイミングＴｐよりも遅
れた遅延量を必要とする場合がある。即ち例えば第１４
図Ａに示すように基準タイミングＴｐ＋、Ｔｐ＊、・拳
−・・と順次発生し、これらに対し第１４図Ｂに示すよ
うにあるチャネルの発生タイミングを発生する場合、こ
の例においては基準タイミングＴｐｌに対する発生タイ
ミングは次の基準タイミングＴｐｓよシも遅れて出力し
たい場合がある。

このような場合においては例えば次のようにすればよい
。即ち第１４図Ｃ，Ｉに示すように基準タイミングをＴ
ｐｓ　、Ｔｐｓ　、・・・・響、Ｔｐ箕＊Ｔｐ’＊・・
Ｊ４・のように複数の系列に分配し、その各基準タイミ
ングに対してそれぞれクロックを第１４図り、Ｆにそれ
ぞれ示すように発生させる。

即ち、例えば第１５図に示すように端子１２よシの基準
タイミングＴｐはトルク型のフリップフロップ３３を駆
動し、トルク型フリップフロップ３３のＱ出力及びＱ出
力はＡＮＤゲート３４０及び３４ｅにそれぞれ供給され
、これらＡＮＤグー）３４ｏ。

３４ｅには端子１２の基準タイミングＴｐが与えられて
おシ、従ってＡＮＤゲー）　３４ｏ、３４ｅにはそれぞ
れ第１４図Ｃ，Ｅにそれぞれ示す基準タイミングが分配
された出力が得られる。これら分配された基準タイミン
グ出力によシクロツク発生器３５０及び３５ｅがそれぞ
れ駆動される。これらクロック発生器３５ｏ、３５ｅは
基準信号源３６よシの基準信号を基準として同一の周期
のクロックを、その入力基準タイミングを基準として発
生し、これらクロック発生器３５ｏ及び３５ｅから第１
４図り及びＦにそれぞれ示すクロックＴＣＯ及び’ｌ’
ｃｅがそれぞれ得られる。カウンタ１１としてｌｌｏ及
び１１１が設けられ、カウンタｌｌｏ及びｌｉｅはそれ
ぞれＡＮＤゲー）　３４ｏ、３４ｅよシの各基準タイミ
ングＴｐｏ。

Ｔｐｅが端子１２０，１２１！１を通じて与えられてプ
リセットされ、またクロック発生器３５ｏ、３５ｅの各
クロックＴｃｏ、Ｔｃｅが端子１３ｏ、１３ｅを通じて
クロック端子に与えられる。

カウンタ１１０．ｌｉｅの各計数値によシ、マークメモ
リ１４ｏ、１４Ｂがアクセスされる。マークメモ’Ｊ　
１４ｏ、１４Ｂはそれぞれ必要なチャネル数のｎビット
の１ワードであシ、かつその番地数は最大遅延に対応し
た記憶容ｌ、を持っておシ、従ってその最大遅延量が例
えば基準タイミングを越えるような場合にはそれに対応
するだけ、基準タイミング間隔よシも大きな遅延が得ら
れるように、最大番地が選定されている。またタイミン
グセットデータＴ８が端子１７よりマークメモリ１４ｏ
、１４ｇＫ共通に与えられる。マークメモリ１４ｏ、１
４ｓ＋　　のタイミングセットデータによシ選択される
各領域にはそれぞれそのチャネルにおいて発生すべきタ
イミング量に対応したアドレスにマーク＠１″が記憶さ
れておシ、各マークメモリ１４ｏｅ１４１よシの各出力
はそのチャネルごとＫＯＲゲート３７急乃至３７ｎで論
理和かとられて出力端子ｉｓ乃至Ｉｎに出力される。

例えば第１チヤネルＣｕｔについて第１４図Ｂに示すよ
うなタイミング出力を得る場合において、基準タイミン
グＴｐｓによってカウンタｌｌｏがプリセットされ、こ
れによシマアクメモリ１４ｏが読出されて、その読出し
によシ第１４図Ｇに示すように出力タイミングが発生し
、基準タイミングＪｆ　ｐ　ｍが発生した場合にカウン
タｌｌｏはプリセットされることなく、カウンタｌｉｅ
のみがプリセットされ、そのまま両カウンタｌｌｏ、ｌ
ｉｅ’はそれぞれのクロックＴｃｏ、Ｔｃｅを計数し、
マークメモリ１４ｏ。

１４ｇがそれぞれアクセスされる。これによシ次の基準
タイミングＴｐｓが発生するまでの間にマークメモリ１
４Ｂからマークの読出しが第１チヤネルＣ出には得られ
ないが、この次のタイミングＴｐｓが発生した場合に、
カウンタｌｌｏのみがプリセットされ、カウンタｌｉｅ
はそのｉま計数を続けるため、第１４図Ｈに示すように
基準タイミングＴｐｍに対応したタイミングが次の基準
タイミングＴ　ｐ　ｓよシ遅れた位置においてｉ−クメ
モ！Ｊ　１４ｉ＋のマークの胱出しによシ得られる。こ
のようにしてマークメモ！Ｊ　１４ｏ、１４ｉ＋よりそ
れぞれ得られた第１４図Ｇ　、　Ｈに示す出力はＯＲゲ
ー）−３７１にて合成されて第１チヤネルに対する出力
タイミングとされる。

なおマークメモ！Ｊ　１４ｏ、１４ｇには同一のデータ
が記憶される。つｔｂその各チャネルに対するマークの
記憶番地は同一とされている。このようにして次の基準
タイミングを越えた遅延量のタイミングを発生すること
ができる。これを第７図に示すようにカウンタ１１を分
割してマークメモリ１４の容量を減少させる場合につい
て適用した例を対応する部分に同一符号を付けて第１６
図に示す。

同様にして図に示してないが、第１０図及び第１２図に
示した構成にも第１５図の考えを適用することが可能で
ある。このように基準タイミングを２系列に分配するの
みならず、３系列、或はそれ以上に分配し、これと対応
してそれぞれカウンタ及びマークメモリを設けることに
よって更に複数の基準タイミングを越えて遅れたタイミ
ングを発生させることもできる。

発生タイミングを次の基準タイミングよりも遅れて発生
させる場合、マークメモリは複数個設けるが、カウンタ
を共通にして発生させることもできる。例えば第１７図
に示すようにカウンタ１１の内容によってマークメモリ
１４及び１４’が共通にアクセスされ、またこのマーク
メモリ１４は端子１７よりのタイミングセットデータに
よってアクセスされる。マークメモリ１４１については
そのタイミングセットデータを基準タイミングの一つ分
だけ遅らせて与えるようにする。例えば端子１７のタイ
ミングセットデータＴａをＤ型フリッグフロツプ３８の
データ端子に与えると共に端子１２よυの基準タイミン
グをフリップフロップ３８のクロック端子に与える。フ
リップ７０ツブ３８の出力をマークメモリ１４１にアド
レスとして与える。

マークメモリ１４　、１４’は今までのものと同様に各
チャネルごとに設けられておυ、マークメモリ１４につ
いては基準タイミングから次の基準タイミンクまでにお
いて発生すべき位置に対応したアドレスにマークが６己
憶されているが、マークメモ！Ｊ１４’については次の
基準タイミングを越えて発生する場合に使われ、その場
合次の基準タイミングより越えて発生するタイミングま
での位ｉｔＫ応しいマークの記憶位置が決定される。例
えば第１８図Ａの基準タイミングＴｐ’　、ＴＰ”　ｔ
ＴＰ’　＋ＴＰ’・・・・に対し、飢１チャネルＣＨＩ
のタイミング８１．Ｓｇ、Ｓｇ、ａｓｓ−を発生する場
合であり、この場合タイミングＳ！は基準タイミングＴ
ｐ！に対して見付るものであるが、次の基準タイミング
Ｔｐ８よシも後に発生する。この遅延量は基準タイミン
グＴｐ！から発生タイミングＳ童までの遅延ｔＤ１であ
るが、マークメモリ１４’の第１チヤネルに対しマーク
を記憶する位置は次の基準タイミングＴｐＩＩよシ発生
タイミングＳ！までの期間Ｄ！に対応するアドレス位置
に記憶する。マークメモリ１４　、１４’の各チャオル
の対応出力はそれぞれＯＲゲート３７１　乃至３７ｎに
よって論理和がとられてＡＮＤゲー）Ａｓ乃至Ａｎを通
じて出力端子１１乃至１０に供給される。

第１８図Ａに示すような基準タイミングが端子１２より
入力されるとこれを基準としてカウンタ１１祉端子１３
のクロックＴｅを計数し、この時端子１７には第１８図
Ｃに示すようなタイミングセットデータがそれぞれ与え
られているとすると、基準タイミングＴｐｔが発生した
時にｈタイミングセットデータの１番が端子１７に与え
られ、これ社マークメモリ１４に与えられて先に示しだ
ようにタイミングＳ１の発生が行われる。次に２番目の
基準タイミングＴｐ！が発生すると、これによりカウン
タ１１がプリセットされると共に、フリップフロップ３
８にｆ４１８図りに示すように端子１７のタイミングセ
ットデータの１番目のものが取込まれる。従ってこのタ
イミングセットデータの１番目のものがマークメモ！ｊ
１４’に与えられ、２番目のタイミングセットデータは
マークメモリ１４に与えられる。この例においては第１
チヤネルＣＨｔは基準タイミングＴｐｍに対する発生タ
イミングＳＩが次の基準タイミングＴｐｓよシも遅れる
ため基準タイミングＴｐ！、Ｔｐｓ間ではマークメモリ
１４゜１４“のイβＪれからもマークは読出されない。

更に次の基準タイミング１゛ｐ８が入力されると、これ
Ｋよりカウンタ１１がプリセットされ、また端子１７０
２番目のタイミングセットデータがフリップフロップ３
８に読込まれ、従ってこの基準タイミングＴｐ８が発生
した後においてはマークメモリ１４には３番目のタイミ
ングセットデータが与えられ、マークメモリ１４１に１
よ２査目のタイミングセットデータが与えられる。この
時マークメモリ１４’の第１チヤネルＣ）１１について
発生タイミングＳ！に対応した位置にカウンタ１１の計
数値がなるとマークが読出され、また基準タイミングＴ
ｐａｌＣ１ｊする発生タイミング３ｍに対応した計数値
になると、マークメモリ１４の第１チヤネルからマーク
が読出され、これらがとの例においてはＯＲゲート３７
１を通じ端子１１に読出される。

この第１７図に示した手法は他の今まで述べたもの゛に
対しても適用できる。例えば第６図に示したようにマー
クメモリ１４をマークメモリ１４ａ乃至１４ｄに分割し
、かつカウンタ１１もカウンタｌｌａ乃至ｌｉｄに分割
し、そのマークメモリのチャネルの出力の論理積をＡＮ
Ｄゲートで取るようにした場合にも第１７図の考えを適
用できる。

この第１７図の手法を第６図に適用し九１９１ｊを対応
する部分に同一符号を付けて第１９図に示す。即ち端子
１７よシのタイミングセットデータＴｓはマークメモＩ
Ｊ　１４　ａ乃至１４ｄに与えられると共にこれは基準
タイミングの一つ分だけスリップフロップ３８で遅らさ
れてそのフリップフロップ３８の出力はマークメモリ１
４ａ１乃至１４ｄ’にタイミングセットデータとして与
えられる。これらマークメモリ１４ａ′乃至１４６　′
＃よりウンタ１１の計数部１１Ｂ乃至ｌｉｄの１を数内
容でそれぞれアクセスされ、マークメモリ１４ａ乃至１
４ｄの対応するチャネルはＡＮＤグー）２ｓによって論
理積がとられ、同様にマークメモリ１４ａ′乃至１４ｄ
’の対応チャオルはＡＮＤゲート２１１によって論理積
がとられる。

このＡＮＤゲートの対応するもの例えば２１及び２１′
の出力はＯＲゲート３７１を通じ、更にＡＮＤゲー）Ａ
Ｉを通じて出力端子１に出力される。仮りに次の基準タ
イミングまでの期間が１ミリ秒とし発生タイミングの遅
延量が１．５　ミＩＪ秒の場合、つまり１．５ミリ秒−
１ミリ秒＝０．５ミリ秒だけ、次の基糸タイミングを越
える場合で、かつクロックＴｃの周期を１６ナノ秒とし
た時、０．５ミリ秒の２進数は０１１１１０１００００
０１０１０となる。これを４桁ごとに分割していちばん
下位の桁１０１０に対応してマークメモ’）１４ａ’の
１０番地にマークを記ｉｆし、次の桁０００ｏと対応し
てマークメモリ１４ｂ’００番地にマークを記憶し、次
の桁１゜１０と対応してマークメモリ１４ｃ１の１０番
地にマークを記憶し、最上位桁は０１１１と対応してマ
ークメモリ１４ｄ１の７番地にマークを記憶する。

このようにして基準タイミングに対して次の基準タイミ
ングを過ぎてから０．５ミリ秒経過すると、例えば第１
チヤネルにおいてＡＮＤゲート２１′よυ出力が得られ
て目的とするタイミングの発生が得られる。

更に第１７図に示した考えを第１２図について適用し、
その第１チヤネルの部分についての図を第２０図に対応
する部分に同一符号を付けて示す。

この場合マークメモＩＪ１４ａ’乃至１４ｄ’が同様に
設けられてこれらｈ７リツプフロツプ３８よシの１基準
タイミングだけ遅らされたタイミングセットデータによ
ってアクセスされるが、このマークメモリ１４ａ’ｔｉ
高速度動作とし、マークメモリ１４ｂ１乃至１４ｄ′は
低速製とされる。またこれらマークメモリ１４ｂ’乃至
１４ｄ１はＡＮＤゲート２６１と対応して各対応チャネ
ルごとのＡ　Ｎ　Ｄグー）２６１’が設けられる。更に
基準クロック以下の遅延を与える微少遅延指示レジスタ
１８と対応して微少遅延指示レジスタ１８’が設けられ
るが、これＬその基準タイミングに対して次の基準タイ
ミングを越えるが、その越えた量がクロックの１周期よ
りも短かい場合か否かを示すデータが各チャネル毎に記
憶される。この微少遅延指示レジスタ１８．１８’の対
応チャネルの出力はＯＲゲート３９ｓを通じてＡＮＤゲ
ート１９１に供給される。また小遅延指示レジスタ２５
と対応して小遅延指示レジスタ２５’が設けられ、この
小遅延指示レジスタ２５１も次の基準タイミングを越え
るが、その越えた量が端子２７のクロック、つまシカウ
ンタ１．１ｂへの入力クロック周期よりも小さいか否か
を示すデータが記憶される。この小遅延指示レジスタ２
５′の各チャネル出力は小遅延指示レジスタ２５の出力
と同様にＡＮＤゲート２９１’＋３１１’に与えられる
と共に端子１２の基準タイミングが与えられる。ＡＮＤ
ゲート２９ｔ　’　、３１に’によりフリップフロップ
２８１１がセットリセットされる。フリップフロップ２
８１′のデータ端子にはＡＮＤゲート２６１’の出力が
与えられ、クロック端子には端子２７のクロックが与え
られ、更ＫＱ出力がＡＮＤゲート３２１１に与えられる
。このＡＮＤゲート３２１’にはマークメモリ１４ａ’
の対応チャネル、即ちこの例では第１チヤネルの出力が
与えられてＡＮＤゲート３２１，３２１’の出力はＯＲ
ゲート３７１を通じ更にＡＮＤゲート４１１、遅延回路
２３１を通じＯＲゲート２１１に出力される。微少遅延
指示レジスタ１８、小）！！延指示レジスタ２５には端
子１７のれ、微少遅延指示レジスタ１８′１小遅延指示
レジスタ２５’にはフリップフロップ３８によって遅延
されたタイミングセットデータがアドレスとして与えら
れる。この出２０図の動作については今までの説明から
理解□されると思われるので省略する。

第２０図において微少遅延指示レジスタ及び小遅延指示
レジスタはそれぞれ一つのみとしてもよい。その例を第
２１図に変更した部分のみを第２０図と対応して第１チ
ヤネルについて示す。即ちこの場合においては次の基準
タイミングを越えているか否かを示すデータを記憶した
大遅延指示レジスタ４３が設けられ、大遅延指示レジス
タ４３はそのチャネルがそのタイミングにおいて次の基
準タイミングを越えて発生する場合には”１＃がその対
応チャネルのしかも対応タイミングセットデータ位ｔｄ
に記憶されている。このレジスタ４３も端子１７のタイ
ミングセットデータによって読出される。大遅延指示レ
ジスタ４３、微少遅延指示レジスタ１８、小遅延指示レ
ジスタ２５のそれぞれの紀１チャネルの出力けＤ型フリ
ップフロップ４４１．４５１，４６１のデータ端子に与
えられ、かつこれらフリップフロップ４ｔ＋　、４５ｔ
　、４６１のクロック端子には端子１２よりの基準タイ
ミングが与えられている。従ってこれらフリップフロッ
プ４４＋、４５＋　、４６＋のＱ出力にはそれぞれ次の
基準タイミングを越えて遅延を発生するか否かのデータ
、更に発生タイミングが１クロック周期以下の遅延かど
うかを示すデータ、更に発生タイミングが低速クロック
の周期以下か否かを示すデータがそれぞれ基準タイミン
グの一つ分だけ遅れて現われる。

大遅延指示レジスタ４３の第１チヤネル出力はインバー
タ４９＋を通じてＡＮＤゲート４７１及びＡＮＤゲート
３２１に与えられ、まだフリップフロップ４１１の出力
はＡＮＤゲート４８１及び３２１１に与えられる。微少
遅延指示レジスタ１８の第１チヤネル出力及びそれを１
基準タイミングだけ遅らせたフリップフロップ４５１の
出力はＡＮＤゲート４７＋、４８Ｉにそれぞれ与えられ
ている。ＡＮＤゲート４７１．４８１の出力＃′１０Ｒ
ゲート３９１に与えられている。フリップフロップ４６
１の出力はＡＮＤゲート２９１“、３１１’に与えられ
ている。従っていまの基準タイミングにおいて端子１７
のタイミングセットデータによって読出されたレジスタ
４３の内容が次の基準タイミングを越えない場合におい
てはＡＮＤゲート４７１の出力がＡＮＤゲート４７を通
じて微少遅延指示レジスタ１８の出力がＯＲグー）３９
１に供給され、また小゛−パ↓罎１ひｄ４壮蔽モ」シト
＝±４ｊ１ポＪ（給１−れＹゴ１だ１１℃遅延指示レジ
スタ２５の出力と更にフリップフロップ２８１、ＡＮＤ
ゲート３２１の出力が有効となって第１２図について説
明したのと同様の動作を行う。しかし大遅延指示レジス
タ４３の出力が”１＃の場合は、つまり次の基準タイミ
ングを越える遅延を行う場合においてはその次のタイミ
ングにおいてフリップフロップ４４１の出力が高レベル
となυ、これによシグート４８１が開き、従ってその時
微少遅延指示レジスタ１８の１基準タイミングの前にお
けるデータの内容に応じた出力がグー）４８１゜ＯＲゲ
ート３９１を通じて出力され、また同様に小遅延指示レ
ジスタ２５の１基準タイミング前におけるデータかフリ
ップフロップ４６１に出力され、これによシＡＮＤグー
）　２９１’　、３１ｔ’、フリップフロップ２８凰１
、更にＡＮＤゲート３２１′によって例えば第１８図Ｂ
のタイミングＳ！に対応したように次の基準タイミング
Ｔｐｓを越えた遅延タイミングを得ることができる。

次にマークメモリ１４に対するマークデータの引込みの
例を紹２２図を参照して説明する。端子４７からの何れ
のチャネルに対してマークを書込むかを示すチャネル選
択データがデコーダ４８に与えられ、デコーダ４８でデ
コードされてチャネルＣｌ１１乃至Ｃ）ｉ　ｎのマーク
メモＩＪＭＩ乃至Ｍｎに対し一つの書込みイネーブル端
子ＷＥが選択して与えられ、その選択されたチャネルの
マークメモリに対して書込みが可能となる。一方カウン
タ１１には端子４９を通じてそのチャネルに対する基準
タイミングに対して発生すべきタイミングの遅れに対応
したアドレスがカウンタ１１にプリセットされ、このカ
ウンタ１１によってそのマークメモリ１４がアクセスさ
れ、その時デコーダ４８によって選択されているチャネ
ルに対するマークメモリが書込み可能となシ、端子５１
よシその各マークメモｌｊＭ１乃至Ｍｎに対してマーク
１が与えられ、従ってデコーダ４８によって選択された
チャネルのカウンタ１１によって指定されたアドレスに
マークが書込まれる。このマークが書込まれる前にその
チャネルのマークメモリの他のアドレスはすべてゼロと
しておく必要がある。従ってその前に同様にしてそのマ
ークメモリの各アドレスに対しゼロを書込む。ゼロを畳
込む時には端子５１にゼロを与える。

このようにゼロをマークメモリのぞのチャネルのすべて
の番地に書込む操作は比較的時間が長くかかる。このよ
うな点を改善するには例えば第２３図に示すようにマー
クアドレスメモリ５２を設ケておき、書込みに当っては
端子４７の書込むべきチャネルを示すデータ、チャネル
選択データによってマークアドレスメモリ５２を読出し
、その読出したアドレスをカウンタ１１にプリセットし
、これと共にアドレスレジスタ５２に端子４９より新た
にマークを書込むべきアドレスを設定しておき、このア
ドレスレジスタのアドレスをマークアドレスメモリ５２
に端子４７のチャネル選択データで指定されて書込む。

このカウンタ１１によりプリセットされた、即ちマーク
アドレスメモリ５２に記憶されていたそれまでのマーク
“１′″が記憶されているアドレスがプリセットされ、
これによりデコーダ４８で指定されたチャンネルのマー
クメモリのアドレスに対して端子５１よりゼロが書込ま
れて、これによりそれまで記憶されていたマークが消さ
れる。次にマークアドレスメモリ５２から読出した、つ
まりそれまでにアドレスレジスタ５３に格納されていた
新たなマークメモリに対するアドレスをカウンタ１１に
プリセットし、このカウンタ１１のアドレスによってデ
コーダ４８によって選択されたマークメモリに対して端
子５１よりマーク′″１”を書込む。

このようにしてマークアドレスメモリ５２には各チャネ
ルに対応したマークメモリＭｌ乃至Ｍｎのマークが書込
まれているアドレスが各チャネルに対応して記憶されて
おり、このメモリ５２のアドレスによってまずそれまで
に記憶されていたチャネルのマークメモリ１こ対するマ
ークを消して次１ど新た１こアドレスを指定してマーク
を書込む。従って２回の書込み操作で新たなマークの書
込みが可能となる。このように第２３図に示した書込み
のためのマークアドレスメモリを設けて行うことは、先
に説明したマークメモリ１４をマークメモ９１４＆乃至
１４ｄのように分割して行う場合についても適用できる
ことは当然である。

マイクロプロセッサの集積回路に対するテストのだめの
タイミングを発生する場合においては、被試験回路に与
えるクロックを基準として各種タイミングを決めるので
はなく、その被試験回路から出てくる例えばアドレスラ
ッチイネ−グル信号を基準としてタイミングを決める場
合がある。このような場合そのクロックとアドレスラッ
チイネーブル信号との間の位相差は被測定試験デバイス
によって異ることがある。よってその位相差を測定し、
各その位相差に対応した分だけ発生するタイミングをず
らすことを行い、そのずらした値についてマークメモリ
のマーク書込み番地をそれぞれ設定して必要なタイミン
グが発生するようにすることになる。しかしこのような
演算を各チャネルごとに、しかも各タイミングセットデ
ータごとに演算を行って出力することは煩雑なこととな
る。

このようなことを簡単にやるには例えば第２４図のよう
にすればよい。即ち一般に発生タイミングを示すデータ
は例えば、中央処理装置５４から設定タイミングデータ
レジスタ５５に与えられ、マークメモリのマークが書込
まれるべきアドレスがこのレジスタ５５に書込まれ、か
つその対応チャネルを示すチャネル選択データが中央処
理装置５４より端子４７へ与えられる。この場合各チャ
ネルとと′にその設定データに対してつまり発生タイミ
ングに対して補正をするか否かを示すデータをオフセッ
トデータレジスタ５６内に記憶しておき、このデータを
端子４７のチャネル選択データによってセレクタ５−７
において選択する。発生タイミングの補正をする場合は
論理″″１”がＡＮＤゲート５８へ与えられる。ＡＮＤ
ゲート５８にはオフセットデータレジスタ５９よりその
補正タイミングと対応したデータ、先の例においてはク
ロックを与えてからアドレスラッチイネーブル信号が発
生するまでの期間に対応した値が予めセットされており
、このオフセットデータがゲート５８を通じて加算回路
６１に与えられ、加算回路６１でレジスタ５５よりの設
定タイミングデータと加算されて、つまり加減算されて
端子４９に与えられ、即ち第２３図或は第２２図におけ
るマークが記憶されるべきアドレスとして出力される。

このようにしである被試験回路１こついてのタイミング
のずれを各タイミングについていちいち中央処理Ｖ４　
ｆｆ？５４で補正−演算して端子４９に供給することな
く、レジスタ５９にオフセットデータをセットすれば自
動的に加算回路６１において修正が施されて発生タイミ
ングの位置が修正される。勿論被試験回路によって先に
述べたようにレジスタ５９にセットするオフセットデー
タは変更される。

【図面の簡単な説明】

第１図はこの発明の原理を示すブロック図、第２図は第
１Ｖの動作を説明するためのタイムチャート、第３図は
第１図においてマークメモリのアクセスタイムのパラつ
きに対し影響をなくすよう化した例を示すブロック図、
第４図は基準タイミングを変更する場合のタイミング発
生装置の原理を示すブロック図、第５図は第４図の動作
の説明に供するためのタイムチャート、第６図はマーク
メモリの容量を減少するようにしたタイミング発生装置
の一例を示すブロック図、第７図は第６図に基準タイミ
ングの変更を可能とした例を示すブロック図、第８同は
基準タイミングとクロックが接近した状態における問題
を説明するだめのタイムチャート、第９図は第８図につ
いて説明した問題を解決したタイミング発生装置の例を
示すブロック図、第１０図は第９図に示した考えを第６
聞に示したタイミング発生装置に適用した例を示すブロ
ック図、第１１図は第１０図において基準タイミングを
変更可能とした例を示すブロック図、第１２図はマーク
メモリの一部を低速度メモリとしたタイミング発生装置
の例を示したブロック図、第１３図は第１２図における
一部変形を示すブロック図、第１４図は次の基準タイミ
ングを越えて遅延する場合の例を示すタイムチャート、
第１５図は次の基準タイミングを越えて遅延する場合の
タイミング発生装面の例を示すブロック図、第１６図は
第１５図をマークメモリを分割した場合に適用した例を
示すブロック図、第１７図は基準タイミングを越えて遅
延する場合のタイミング発生装置の他の例を示すブロッ
ク図、第１８図は第１７図の動作の説明に供するための
タイムチャート、第１９図は１１７図の原理をマークメ
モリを分割した場合に涜用した例を示すブロック図、第
２０図は第１２図に第１７図の原理を適用した例を示す
ブロック図、第２１図は第２０図の一部変形例を示すブ
ロック図、第２２図はマークメモリに対する書込み手段
の例を示すブロック図、第２３図はマークメモリに対す
るνＩ込み手段の他の例を示すブロック図、第２４図は
書込みアドレスの修正例を示すブロック図である。１１：カウンタ、１２：基準タイミング入力端子、１３
：クロック入力端子、１４：マークメモリ、１１乃至１
ｎ；出力端子、１７：タイミングセットデータ入力端子
、１８：Ｍ１少遅延指示レジスタ、２５：小遅延指示レ
ジスタ、３８：遅延用フリツプフｂツブ。特許出願人　　タケダ理研工業株式会社代理人　草野　
卓第１図才　２　図第３図第４図＋５図オ　８　図オ６　図木７図１’）１５１６ ′７７１０図（Ｏｗｌ　　　（Ｊ　　　ＯＬｔＪ　　　Ｌ　　　（り
　　　工第２４図第２３図

Claims

【特許請求の範囲】

（１）基準タイミングにょシブリセットされ、クロック
を計数するカウンタと、とのカウンタの計数内容をアド
レスとしてそれぞれ読出され、上記基準タイミングと発
生すべきタイミングとの間隔に応じたアドレス位置にマ
ークが記憶され、各チャネルごとに設けられたマークメ
モリとを具備する多相タイミング発生装置。
（２）上記マークメモリの上記カウンタによシアクセス
される領域を決定するタイミングセットデータが各チャ
ネルのマークメモリに共通に与えられていることを特徴
とする特許請求の範囲第１項記載の多相タイミング発生
装置。
（３）基準タイミングととにリセットされ、クロックを
計数するカウンタと、そのカウンタの連続した複数の計
数部の各計数内容によってそれぞれアクセスされ、チャ
ネルととに設けられ、上記基準タイミングに対する発生
タイミングの位置に応じてマークが記憶されたマークメ
モリと、これらマークメモリの出力をチャネルごとに論
理積をとるゲートとを具備する多相タイミング発生装置
。
（４）基準タイミングによシリセットされ、クロックを
計数するカウンタと、このクロックの計数内容によシア
クセスされ、基準タイミングと発生タイミングとの間に
応じたアドレス位置にマークが記憶され、各チャネルご
とに設けられたマークメモリと、上記基準タイミングに
対し発生タイミングが上記クロック間隔未満か否かを示
すデータが記憶された微小遅延指示レジスタと、そのレ
ジスタの各チャネルごとの出力と基準タイミングとの論
理積をとるＡＮＤ回路と、各チャネルごとのＡＮＤ回路
の出力及び上記マークメモリの出力との論理和をとるＯ
Ｒゲートとを具備する多相タイミング発生装置。
（５）上記カウンタの低位桁の計数内容をアドレスとす
るマークメモリを高速メモリとし、上記カウンタの高位
桁の計数部の計数内容をアドレスとするマークメモリを
上記高速メモリよシもアクセス速度の遅い低速メモリと
し、基準タイミングと発生タイミングとの間隔が上記カ
ウンタの高位桁の泪数部への入力クロック間隔未満か否
かを各チャネルごとに記憶するレジスタと、そのレジス
タの内容が上記間隔以下の場合は対応チャネルの高速メ
モリへの出力を発生タイミングとする手段を具備する特
許請求の範囲第３項記載の多相タイミング発生装置。
（６）　　複数のカウンタと、これら各カウンタと対応
し、かつチャネルごとに設けられ、それぞれそのカウン
タの計数値によシ対応するものが共通にそれぞれアクセ
スされ、チャネルごとに基準パルス、発生パルス間の間
隔に対応したアドレス位置にマークが記憶され、タイミ
ングセットデータによυ読出し領域が決定される複数の
マークメモリと、上記基準タイミングを上記複数のカウ
ンタに順次分配してそのカウンタをプリセットする分配
手段と、各カウンタに供給される基準タイミングと同期
したクロックを各カウンタへ供給する手段と、上記各マ
ークメモリの同一チャネルの出力の論理和をとる手段と
を具備する多相タイミング発生装置。
（７）　　基準タイミングによりプリセットされ、クロ
ックを計数するカウンタと、基準タイミングに対して発
生すべき複数のタイミングとの各間隔に対応したアドレ
ス位置にマークが記憶された複数のマークメモリと、こ
れらマークメモリのアクセス領域を決定するタイミング
セットデータを上記基準タイミングごとに順次遅延して
上記マークメモリへ与える遅延手段と、上記マークメモ
リの各対応チャネルの出力の論理和をとる手段を具備す
る多相タイミング発生装置。