JP2719684B2 - 遅延発生装置 - Google Patents
遅延発生装置Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばIC試験装置等に利用することができ
る遅延発生装置に関する。
る遅延発生装置に関する。
「従来の技術」 IC試験装置は第3図に示すようにタイミング発生器TG
と、このタイミング発生器TGから出力される周期データ
に従って試験パターン信号を出力するパターン発生器PG
と、このパターン発生器PGから出力される試験パターン
信号を実波形に変換して被試験素子DUTに与える波形発
生器FMと、被試験素子DUTから出力される応答出力信号
を取込むデータラッチ回路LHと、このデータラッチ回路
LHにラッチされた応答出力信号と、パターン発生器PGか
ら出力される期待値パターンとを比較して被試験素子DU
Tの良否を判定する論理比較器LCとによって構成され
る。
と、このタイミング発生器TGから出力される周期データ
に従って試験パターン信号を出力するパターン発生器PG
と、このパターン発生器PGから出力される試験パターン
信号を実波形に変換して被試験素子DUTに与える波形発
生器FMと、被試験素子DUTから出力される応答出力信号
を取込むデータラッチ回路LHと、このデータラッチ回路
LHにラッチされた応答出力信号と、パターン発生器PGか
ら出力される期待値パターンとを比較して被試験素子DU
Tの良否を判定する論理比較器LCとによって構成され
る。
タイミング発生器TGには予めパターン信号の発生周期
を規定する周期データA,B,C…と、遅延データK1,K2,K3
…が設定され、周期データA,B,C…によって規定される
周期に従ってタイミング信号PA,PB,PC…が出力され、こ
のタイミング信号PA,PB,PC…に従ってパターン発生器PG
からパターン信号が出力される。
を規定する周期データA,B,C…と、遅延データK1,K2,K3
…が設定され、周期データA,B,C…によって規定される
周期に従ってタイミング信号PA,PB,PC…が出力され、こ
のタイミング信号PA,PB,PC…に従ってパターン発生器PG
からパターン信号が出力される。
また遅延データK1,K2,K3…は各パターン発生周期に対
応して設定され、被試験素子DUTの応答出力信号が出力
されるタイミングに合致するように遅延時間が設定さ
れ、設定されたタイミングでストローブパルスSA,SB,SC
…がラッチ回路LHに与えられる。
応して設定され、被試験素子DUTの応答出力信号が出力
されるタイミングに合致するように遅延時間が設定さ
れ、設定されたタイミングでストローブパルスSA,SB,SC
…がラッチ回路LHに与えられる。
通常は第4図に示すようにストローブパルスSA,SB,SC
…の発生タイミングはパターン発生周期A,B,C…の各周
期内に納まる遅延時間K1,K2,K3…に設定されるが、例え
ば第5図に示すように周期データAが短かい時間に設定
されたことによってストローブパルスSAの発生タイミン
グが次の周期に食い込むことかある。このような場合、
従来は遅延データK1にNEXTと云うフラグを立て、遅延デ
ータはK1−A=M1を算出し、次の周期の先頭のタイミン
グからM1遅延した時点でストローブパルスSAを発生させ
ている。
…の発生タイミングはパターン発生周期A,B,C…の各周
期内に納まる遅延時間K1,K2,K3…に設定されるが、例え
ば第5図に示すように周期データAが短かい時間に設定
されたことによってストローブパルスSAの発生タイミン
グが次の周期に食い込むことかある。このような場合、
従来は遅延データK1にNEXTと云うフラグを立て、遅延デ
ータはK1−A=M1を算出し、次の周期の先頭のタイミン
グからM1遅延した時点でストローブパルスSAを発生させ
ている。
「発明が解決しようとする課題」 ストローブパルスSA,SB,SC…を対応する周期の範囲か
ら外れた周期で発生させるためにはNEXTフラグを立て次
の周期の先頭のタイミングを起点にして遅延時間M1を規
定しているから、遅延可能な長さは少なくとも次の周期
の範囲に限られる。
ら外れた周期で発生させるためにはNEXTフラグを立て次
の周期の先頭のタイミングを起点にして遅延時間M1を規
定しているから、遅延可能な長さは少なくとも次の周期
の範囲に限られる。
このため応答信号が数周期も遅れて出力される例えば
中央演算処理装置のような素子を試験することができな
い欠点が生じる。
中央演算処理装置のような素子を試験することができな
い欠点が生じる。
この発明の目的は任意の周期分遅れてストローブパル
スを発生させることができる遅延発生装置を提供しよう
とするものである。
スを発生させることができる遅延発生装置を提供しよう
とするものである。
「課題を解決するための手段」 この発明では、試験パターン信号の発生周期を規定す
るための周期データを保持する周期データ保持装置と、 試験パターン信号の発生タイミングから遅延時間を規
定する遅延データを保持する遅延データ保持装置と、 周期データ保持装置から周期データが読出される毎に
その累積加算値をそのとき出力されている遅延データか
ら減算する演算装置と、 この演算装置の演算結果が極性反転したとき、その一
つ前の演算結果を遅延データとして取込み、次のパター
ン発生周期の先頭のタイミングから、この取込んだ遅延
データの値だけ遅延したタイミングでパルスを発生する
遅延パルス発生器と、 によって遅延発生装置を構成したものである。
るための周期データを保持する周期データ保持装置と、 試験パターン信号の発生タイミングから遅延時間を規
定する遅延データを保持する遅延データ保持装置と、 周期データ保持装置から周期データが読出される毎に
その累積加算値をそのとき出力されている遅延データか
ら減算する演算装置と、 この演算装置の演算結果が極性反転したとき、その一
つ前の演算結果を遅延データとして取込み、次のパター
ン発生周期の先頭のタイミングから、この取込んだ遅延
データの値だけ遅延したタイミングでパルスを発生する
遅延パルス発生器と、 によって遅延発生装置を構成したものである。
この発明の構成によれば遅延データから周期データを
累積して減算し、その演算結果の極性が反転したことを
検出して遅延パルスの発生周期位置を規定し、その発生
周期位置で一つ前の周期における演算結果を遅延データ
として利用し、次のパターン発生の先頭のタイミングを
基準にこの遅延データの値だけ遅延したタイミングで遅
延パルスを発生する。
累積して減算し、その演算結果の極性が反転したことを
検出して遅延パルスの発生周期位置を規定し、その発生
周期位置で一つ前の周期における演算結果を遅延データ
として利用し、次のパターン発生の先頭のタイミングを
基準にこの遅延データの値だけ遅延したタイミングで遅
延パルスを発生する。
従って遅延データ値は複数のパターン発生周期を含む
長さの値に設定しても設定した遅延時間に遅延パルスを
発生させることができる。
長さの値に設定しても設定した遅延時間に遅延パルスを
発生させることができる。
この結果パターンの発生タイミングから数周期遅れた
タイミングで応答信号を出力する素子でも試験を行なう
ことができる。
タイミングで応答信号を出力する素子でも試験を行なう
ことができる。
「実施例」 第1図にこの発明の一実施例を示す。第1図はタイミ
ング発生器TGの一部分を示す。図中1は周期データ保持
装置を示す。この周期データ保持装置1には予め被試験
素子に与える試験パターン信号の周期データA,B,C…が
入力され記憶されている。
ング発生器TGの一部分を示す。図中1は周期データ保持
装置を示す。この周期データ保持装置1には予め被試験
素子に与える試験パターン信号の周期データA,B,C…が
入力され記憶されている。
この周期データA,B,C…は制御器3から与えられるア
ドレス信号によって第2図Aに示すように読出されパル
ス発生器4に与えられる。
ドレス信号によって第2図Aに示すように読出されパル
ス発生器4に与えられる。
パルス発生器4は与えられた周期データA,B,C…に従
って第2図Bに示すパルスPA,PB,PC…を発生する。この
パルスPA,PB,PC…がパターン発生器PG(第3図参照)に
与えられ、パルスPA,PB,PC…の周期に従って試験パター
ン信号を発生する。
って第2図Bに示すパルスPA,PB,PC…を発生する。この
パルスPA,PB,PC…がパターン発生器PG(第3図参照)に
与えられ、パルスPA,PB,PC…の周期に従って試験パター
ン信号を発生する。
一方2は遅延データ保持装置を示す。この遅延データ
保持装置2には被試験素子の応答遅れに相当する遅延時
間K1,K2,K3…が記憶されており、試験開始時に第1番目
の遅延データK1(第2図C)が読出され、演算装置5に
入力される。
保持装置2には被試験素子の応答遅れに相当する遅延時
間K1,K2,K3…が記憶されており、試験開始時に第1番目
の遅延データK1(第2図C)が読出され、演算装置5に
入力される。
演算装置5は減算器5Aと、マルチプレクサ5Bと、デー
タ保持装置5Cと、ゲート5D,5E等によって構成すること
ができる。
タ保持装置5Cと、ゲート5D,5E等によって構成すること
ができる。
減算器5Aの一方の入力端子Aにはデータ保持装置5Cの
保持データを与え、他方の入力端子Bには周期データ保
持装置1から読出される周期データを与える。
保持データを与え、他方の入力端子Bには周期データ保
持装置1から読出される周期データを与える。
減算器5Aの出力端子Cには入力端子Aに入力したデー
タ保持装置5Cの保持データから周期データ保持装置1の
読出データA,B,C…を減算した値が出力される。
タ保持装置5Cの保持データから周期データ保持装置1の
読出データA,B,C…を減算した値が出力される。
マルチプレクサ5Bは遅延データ保持装置2が読出され
るタイミングにおいてだけ入力端子Bを選択し、遅延デ
ータK1をデータ保持装置5Cに与え、データ保持装置5Cに
遅延データK1を保持する。
るタイミングにおいてだけ入力端子Bを選択し、遅延デ
ータK1をデータ保持装置5Cに与え、データ保持装置5Cに
遅延データK1を保持する。
遅延データK1はデータ保持装置5Cに取込まれるのと同
時に減算器5Aの入力端子Aに与えられる。
時に減算器5Aの入力端子Aに与えられる。
ここで周期データAが読出されると減算器5Aはデータ
保持装置5Cに保持されたデータから周期データAを減算
した演算結果K1−A(第2図D)を出力する。この演算
結果K1−Aはマルチプレクサ5Bで選択されてデータ保持
装置5Cに取込まれる。従ってデータ保持装置5Cに保持さ
れるデータはK1からK1−Aに更新される。
保持装置5Cに保持されたデータから周期データAを減算
した演算結果K1−A(第2図D)を出力する。この演算
結果K1−Aはマルチプレクサ5Bで選択されてデータ保持
装置5Cに取込まれる。従ってデータ保持装置5Cに保持さ
れるデータはK1からK1−Aに更新される。
更新されたデータは減算器5Aの入力端子Aに与えられ
る。周期データBが読出されると、減算器5AはK1−A−
Bを出力する。この演算結果K1−A−Bがデータ保持装
置5Cに取込まれる。このようにして周期データA,B,C…
が読出される毎に遅延データから周期データの累積値が
減算される。
る。周期データBが読出されると、減算器5AはK1−A−
Bを出力する。この演算結果K1−A−Bがデータ保持装
置5Cに取込まれる。このようにして周期データA,B,C…
が読出される毎に遅延データから周期データの累積値が
減算される。
減算器5Aは極性判別出力端子Dを具備している。この
極性判別出力端子Dは演算結果がK1−A−B>0である
間はL論理を出力し、K1−A−B<0に反転すると、出
力端子DはH論理となる。
極性判別出力端子Dは演算結果がK1−A−B>0である
間はL論理を出力し、K1−A−B<0に反転すると、出
力端子DはH論理となる。
この結果極性判別出力端子DがL論理を出力している
間ゲート5Dが開の状態に制御され、制御器3から与えら
れるパルスをデータ保持装置5Cのラッチパルス入力端子
に与える。また極性判別出力端子Dの出力がH論理に反
転するとデータ5Dが閉じられ、データ保持装置5Cはデー
タラッチパルスの供給が停止される。これに代ってゲー
ト5Eが開かれ、遅延パルス発生器6に設けたデータ保持
装置6Aにラッチパルスを与える。この結果遅延パルス発
生器6のデータ保持装置6Aには減算器5Aの極性判別出力
が第2図Eに示すように正に反転する前の状態の演算結
果が保持される。
間ゲート5Dが開の状態に制御され、制御器3から与えら
れるパルスをデータ保持装置5Cのラッチパルス入力端子
に与える。また極性判別出力端子Dの出力がH論理に反
転するとデータ5Dが閉じられ、データ保持装置5Cはデー
タラッチパルスの供給が停止される。これに代ってゲー
ト5Eが開かれ、遅延パルス発生器6に設けたデータ保持
装置6Aにラッチパルスを与える。この結果遅延パルス発
生器6のデータ保持装置6Aには減算器5Aの極性判別出力
が第2図Eに示すように正に反転する前の状態の演算結
果が保持される。
図の例では周期データEを減算した時点で減算器5Aの
極性判別出力が正に反転し、その反転する前の減算結果
K1−A−B−C−Dをデータ保持装置6Aに保持している
場合を示す。従って遅延パルス発生器6は周期Eの先頭
位置からK1−A−B−C−Dのタイミング位置で遅延パ
ルスPKを出力する。
極性判別出力が正に反転し、その反転する前の減算結果
K1−A−B−C−Dをデータ保持装置6Aに保持している
場合を示す。従って遅延パルス発生器6は周期Eの先頭
位置からK1−A−B−C−Dのタイミング位置で遅延パ
ルスPKを出力する。
「発明の効果」 以上説明したようにこの発明によれば遅延データを周
期データによって累積減算し、その演算結果の極性が反
転したことを検出して遅延パルスを発生させるべき周期
位置を検出し、この周期位置の先頭から減算結果として
得られる遅延データの値に対応した位置で遅延パルスを
発生させる構成としたから遅延時間が周期データの数周
期分に及ぶ長い時間でも正確に遅延パルスを発生させる
ことができる。
期データによって累積減算し、その演算結果の極性が反
転したことを検出して遅延パルスを発生させるべき周期
位置を検出し、この周期位置の先頭から減算結果として
得られる遅延データの値に対応した位置で遅延パルスを
発生させる構成としたから遅延時間が周期データの数周
期分に及ぶ長い時間でも正確に遅延パルスを発生させる
ことができる。
よって応答出力信号が試験パターン印加後、数周期遅
れて出力される中央演算処理装置のような素子を試験す
ることができる。
れて出力される中央演算処理装置のような素子を試験す
ることができる。
第1図はこの発明の一実施例を示すブロック図、第2図
はその動作を説明するための波形図、第3図はIC試験装
置の概要を説明するためのブロック図、第4図及び第5
図は従来の技術を説明するための波形図である。 TG:タイミング発生器、1:周期データ保持装置、2:遅延
データ保持装置、3:制御器、4:パルス発生器、5:演算装
置、6:遅延パルス発生器。
はその動作を説明するための波形図、第3図はIC試験装
置の概要を説明するためのブロック図、第4図及び第5
図は従来の技術を説明するための波形図である。 TG:タイミング発生器、1:周期データ保持装置、2:遅延
データ保持装置、3:制御器、4:パルス発生器、5:演算装
置、6:遅延パルス発生器。
Claims (1)
- 【請求項1】A.試験パターン信号の発生周期を規定する
ための周期データを保持する周期データ保持装置と、 B.試験パターン信号の発生タイミングからの遅延時間を
規定する遅延データを保持する遅延データ保持装置と、 C.上記遅延データ保持装置から遅延データが読出される
毎に、その後に上記周期データ保持装置から読出される
周期データを順次その遅延データから減算する演算装置
と、 D.この演算装置の演算結果が極性反転したとき、その一
つ前の演算結果を遅延データとして取込み次のパターン
発生周期の先頭のタイミングからこの取込んだ遅延デー
タの値だけ遅延したタイミングでパルスを発生する遅延
パルス発生器と、 によって構成した遅延発生装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63126597A JP2719684B2 (ja) | 1988-05-23 | 1988-05-23 | 遅延発生装置 |
DE68913807T DE68913807T2 (de) | 1988-05-23 | 1989-05-19 | Taktgeber. |
EP89109091A EP0343537B1 (en) | 1988-05-23 | 1989-05-19 | Timing generator |
US07/354,775 US4998025A (en) | 1988-05-23 | 1989-05-22 | Device for generating strobe pulses with a desired timing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63126597A JP2719684B2 (ja) | 1988-05-23 | 1988-05-23 | 遅延発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01295184A JPH01295184A (ja) | 1989-11-28 |
JP2719684B2 true JP2719684B2 (ja) | 1998-02-25 |
Family
ID=14939127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63126597A Expired - Lifetime JP2719684B2 (ja) | 1988-05-23 | 1988-05-23 | 遅延発生装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4998025A (ja) |
EP (1) | EP0343537B1 (ja) |
JP (1) | JP2719684B2 (ja) |
DE (1) | DE68913807T2 (ja) |
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---|---|---|---|---|
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JP2915945B2 (ja) * | 1990-01-12 | 1999-07-05 | 株式会社アドバンテスト | メモリ試験装置 |
JPH0816857B2 (ja) * | 1990-07-20 | 1996-02-21 | 富士通株式会社 | クロック制御装置 |
US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
US5212443A (en) * | 1990-09-05 | 1993-05-18 | Schlumberger Technologies, Inc. | Event sequencer for automatic test equipment |
US5293080A (en) * | 1990-10-09 | 1994-03-08 | Hewlett-Packard Company | Method and apparatus for generating test waveforms to be applied to a device under test |
FR2684208B1 (fr) * | 1990-10-30 | 1995-01-27 | Teradyne Inc | Circuit destine a fournir une information de periode. |
EP0491998B1 (de) * | 1990-12-28 | 1996-07-24 | International Business Machines Corporation | Programmgesteuertes Verfahren und Anordnung zur Erzeugung von Impulsen in aufeinanderfolgenden Impulsintervallen |
FR2671261B1 (fr) * | 1991-01-04 | 1993-04-02 | Tecnoma | Appareillage de traitement du sol ou de la vegetation, comprenant une rampe pouvant pivoter par rapport a des axes longitudinal et transversal. |
US5272390A (en) * | 1991-09-23 | 1993-12-21 | Digital Equipment Corporation | Method and apparatus for clock skew reduction through absolute delay regulation |
US5321315A (en) * | 1992-03-09 | 1994-06-14 | Eastman Kodak Company | Tracking control pulse generation for variable frame rate CCD sensors for electronic imaging applications |
CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
EP0686917A1 (en) * | 1994-06-07 | 1995-12-13 | International Business Machines Corporation | Apparatus for processing a series of timing signals |
US5867050A (en) * | 1995-12-28 | 1999-02-02 | Ando Electric Co., Ltd. | Timing generator circuit |
GB9910943D0 (en) * | 1999-05-11 | 1999-07-14 | Sgs Thomson Microelectronics | Response time measurement |
DE10393883T5 (de) * | 2002-12-13 | 2005-11-17 | Advantest Corp. | Zeitablauferzeugungsschaltung und das die Zeitablauferzeugungsschaltung aufweisendes Halbleitertestgerät |
KR100590204B1 (ko) * | 2003-11-04 | 2006-06-15 | 삼성전자주식회사 | 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치 |
GB0413146D0 (en) * | 2004-06-12 | 2004-07-14 | Texas Instruments Ltd | Comparator for circuit testing |
JP4463173B2 (ja) * | 2005-09-14 | 2010-05-12 | 株式会社アドバンテスト | 試験装置、試験方法、プログラム、及び記録媒体 |
US8295182B2 (en) | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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