JP3303098B2 - ジッタを伴う信号のサンプリング方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、事前事象を有するアナログの周期的信号を
サンプリングするための方法に関する。

ISDN測定技術では測定がいわゆるSOインタフェースに
おいて行われる。これらの測定の１つはこのインタフェ
ースにおける特定の周期的なパルスの解析から成ってい
る。

測定自体のためにはこれらのパルスはアナログで検出
されなければならない。たとえば５μｓのパルス長さお
よび約40nsの必要とされる分解能の際にはパルスは従来
のサンプリング方法によりサンプリングされる。

その際に周期的に生ずる測定信号（パルス列）から個
別信号あたり各１つの測定値が取り出される。最初の測
定点の測定値受け入れは測定信号の開始をトリガするこ
とにより行われる。各々の受け入れられた測定値の後に
後続の測定値受け入れに対する時点は分解能に相当する
時間単位だけ遅らされる。それにより次々とすべての測
定値が検出される。

この遅延はそれ自体は公知の仕方で、各々の測定値受
け入れの後に１つの測定点カウンタからのそれまでに受
け入れられた測定点の数を開始値としてロードする遅延
カウンタにより実現される。

絶えず増大する遅れが開始値からのカウントダウン
と、それぞれ遅延カウンタ内のカウンタ状態零の到達の
際のＡ−Ｄ変換器のトリガリングとにより生ずる。

時間的に相い続く測定点における周期的な測定信号の
相い続くサンプリングによりすべての測定信号がサンプ
リングされ、またディジタル化される。

遅延カウンタは、たとえば５μｓ長さの測定信号中の
たとえば128測定点の分解能により決定されているパル
スレートを有するクロック発生器により駆動される。

測定点カウンタおよび遅延カウンタは進行に制御部に
より駆動される。

FTZ １ TR 230/CCITT勧告の基準によれば、2.5μ
ｓの事前事象および同様に大きい後遺事象を有する測定
信号が検出されるべきである。このため、検出すべき測
定信号への直接的なトリガリングはもはや可能でない。

測定信号はいわゆるISDN端末装置内でディジタルで発
生され、また要求される測定値分解能よりもはるかに大
きい大きさの位相ジッタを伴っている。

本発明の課題は、ジッタを伴う測定信号に対する事前
事象を有する測定値受け入れのための方法を提供するこ
とである。

この課題は、本発明によれば、特許請求の範囲にあげ
られている特徴により解決される。

以下、図面に示されている実施例により本発明を説明
する。その際図１は、本発明による方法を実施するため
の回路装置のブロック回路図、図２は本発明を説明する
ためのパルスダイアグラムである。

図１には本発明の理解のために必要な回路部分および
接続が示されている。

これらは詳細には、測定信号を導線14を介してコンパ
レータ３とサンプル・アンド・ホールド回路およびその
後段に接続されているＡ−Ｄ変換器を有するディジタル
化モジュール８とに与えるインタフェース装置１であ
る。コンパレータ３はトリガ信号を導線13を介してPLL
回路４、ラッチモジュール２およびマイクロプロセッサ
９に与える。PLL回路は測定信号反復クロックを導線15
を介して進行制御部10に与える。

進行制御部10は制御線16を介して測定点カウンタ５
を、また制御部17を介して遅延カウンタ７を駆動する。
遅延カウンタ７のクロックレートはそれに接続されてい
るクロック発生器６により決定されている。

測定点カウンタ５のカウンタ状態に対する出力端はデ
ータバス11を介して遅延カウンタ７の入力端に接続され
ている。データバス11とはラッチモジュール２の相応の
出力端、ディジタル化モジュール８の相応の出力端およ
びマイクロプロセッサ９のデータバス端子も接続されて
いる。遅延カウンタ７のカウンタ状態に対する出力端は
データ線12を介してラッチモジュール２の入力端に接続
されている。

遅延カウンタ７はトリガパルスを導線18を介してディ
ジタル化モジュール８に与える。

図２には測定信号S1の振幅Ａが時間パターンに対して
示されている。時間パターンはその際に０〜256の値を
有する測定時点Ｚにより形成され、その際に測定時点Ｚ
の数および時間間隔は、事前事象および後遺事象を含む
測定信号S1の継続時間と予め定められた分解能とにより
決定されている。

さらに、ジッタを伴う測定信号S2およびS3が示されて
おり、その際に測定信号S2はその位相が測定信号S1にく
らべて遅れており、また測定信号S3はその位相が測定信
号S1にくらべて進んでいる。測定信号S1は３つの測定点
A1、B1、C1を、また測定信号S2およびS3はそれぞれ測定
点B2またはB3を有する。

その振幅を予め定められているトリガレベルTPならび
にそのトリガ点T1ないしT3、すなわちその測定信号S1な
いしS3との交点が記入されている。

本発明の以下の説明では図１および図２が参照され
る。

測定信号S1ないしS3はいわゆるサンプリング方法によ
りサンプリングされる。測定信号S1ないしS3はインタフ
ェース装置１から導線14上でディジタル化モジュール８
に与えられる。このディジタル化モジュール８は与えら
れている信号をディジタル化するためサンプル・アンド
・ホールド回路ならびにその後段に接続されているＡ−
Ｄ変換器（いずれも詳細には示されていない）を含んで
いる。

測定信号S1ないしS3は同時に、信号によるトリガレベ
ルTPの超過の際にトリガ信号を導線13上に与えるコンパ
レータ３に与えられている。

導線13は、周期的な測定信号S1ないしS3に基づいてト
リガ信号から測定信号反復クロックを形成し、また導線
15を介して進行制御部10に与えるPLL回路４に与えられ
ている。測定信号反復クロックの位相は検出すべき測定
信号S1ないしS3よりも所望の事前事象の継続時間だけ進
んでいる。

本発明による方法は、システム基本クロックが知られ
ているならば、PLL回路なしでも作動する。その場合、
必要とされる事前事象が検出され得るように、この基本
クロックの正しい位相位置に配慮しなければなちない。
そのために移相器が使用され得る。

それ自体は公知の仕方で、周期的に生ずる測定信号S1
から個別信号あたり各１つの測定値が取り出される。各
々の受け入れられた測定値の後に後続の測定値の受け入
れは分解能に相当する時間単位だけ遅らされる。これに
より次々とすべての測定信号S1がサンプリングされる。
ここで測定値とは、時間パターンの測定点Ｚの１つでの
測定信号S1ないしS3の１つの上の測定点のディジタル値
を意味する。

必要な遅延は、各々の受け入れられた測定点の後にそ
れまでに受け入れられた測定点カウンタ５からの測定点
の数をロードする遅延カウンタ７により実現される。測
定点カウンタ５のカウンタ状態は各測定点の受け入れの
後に値１だけ高められる。絶えず増大する遅延、従って
またそれぞれ後続の測定点の受け入れは遅延カウンタ７
のカウントダウンにより生ずる。

カウンタ状態零の到達（カウントダウンのあふれ）の
際に遅延カウンタ７から導線18を介してトリガパルスが
ディジタル化モジュール８に与えられ、このディジタル
化モジュール８がこの時点Ｚで与えられている測定信号
S1をディジタル化し、また付属の値をデータバス11に与
える。

遅延カウンタ７の開始は常にPLL回路４から与えられ
る位相同期された導線15上の測定信号反復クロックによ
り進行制御部10を介してレリーズされる。（測定信号S1
の後続の周期内の）後続の測定点の受け入れはその際に
遅延時間、たとえば42nsだけ遅らされる。遅延カウンタ
７はたとえば42nsの時間単位を有するクロック発生器６
からクロックされる。クロック発生器６により測定曲線
受け入れの分解能、すなわち相い続く測定点の間の時間
間隔が決定されている。

本発明によれば、この時点で遅延カウンタ７のカウン
タ状態、従ってまた測定サンプルの時間的位置を検出す
るため、本来の測定信号によるトリガリングが利用され
る。測定時点Ｚでの各測定点の受け入れの際に時間パタ
ーン内の測定信号S1（またはS2およびS3）のトリガ点T1
（またはT2およびT3）の時点が検出される。

後続の説明の際には特に、図２中に示されている表が
参照される。この表には測定点A1、B1、B2、B3およびC1
に対して遅延カウンタ７のカウンタ状態が測定時点Ｚに
関係して示されている。

測定点A1の受け入れの際には遅延カウンタ７内で測定
点カウンタ５から与えられた値６を有するカウンタ状態
がロードされる。（これは測定時点Ｚ＝６での測定点で
あり、その際に測定時点Ｚ＝０での最初の測定点は測定
点カウンタ５内の値０により開始された。）カウンタ状
態はたとえばデータバス11を介して伝達される。追加的
な接続が設けられていてもよい。

遅延カウンタ７のカウンタ状態は、値零においてディ
ジタル化がディジタル化モジュール８により行われるま
で、測定時点Ｚの各々で値１だけ低められる。

本発明によれば、測定信号S1の信号開始が検出され
る。このことはトリガ点T1、すなわち測定信号S1の振幅
ＡがトリガレベルTPを越えるトリガ点によりコンパレー
タ３内で確認される。コンパレータ３はトリガ信号を導
線13を介して与え、それによってこの時点での遅延カウ
ンタ７のカウンタ状態（この場合には値１）がラッチモ
ジュール２に伝達される。トリガ信号はマイクロプロセ
ッサ９にも与えられており、従って測定時点Ｚの時間パ
ターン内の信号開始の時点に相当するこのカウンタ状態
が測定点A1の続いて受け入れられる測定値と一緒に記憶
され得る。

後続の測定点B1の受け入れの際に遅延カウンタ７内に
数値７がロードされる。遅延カウンタ７内の値零の際に
再びディジタル化モジュール８による測定値受け入れが
行われる。トリガ点T1において値２がラッチモジュール
２に伝達される。

後続の測定点C1の受け入れの際に遅延カウンタ７内に
数値８がロードされる。遅延カウンタ７内の値零の際に
ディジタル化モジュール８による測定値受け入れが行わ
れる。トリガ点T1において値３がラッチモジュール２に
伝達される。

測定点A1、B1およびC1はジッタがないと仮定されてい
る測定信号S1の上に位置している。測定点B2およびB3は
位相ジッタを伴っている測定信号S2およびS3の上に位置
している。

測定点B2の受け入れの際には、測定点B1の際のよう
に、遅延カウンタ７内に数値７がロードされる。

遅延カウンタ７内の値零の際に測定値受け入れが行わ
れる。測定信号S2はトリガ点T2を有し、このトリガ点に
おいて値１がラッチモジュール２に伝達される。

測定点B3の受け入れの際には、測定点B1の際のよう
に、遅延カウンタ７内に数値７がロードされる。遅延カ
ウンタ７内の値零の際に再び測定値受け入れが行われ
る。測定信号S3はトリガ線T3を有し、このトリガ点にお
いて値４がラッチモジュール２に伝達される。

測定信号S2の測定点B2は測定信号S1の測定点C1の後の
その測定値受け入れの時点に相当する。付属の信号開
始、すなわちトリガ点T1ないしT3に対する一緒に記憶さ
れた“時間値”により測定値の後からの分類が可能であ
る。類似のことが測定信号S3の測定点B3にも当てはま
る。

ジッタを伴っている測定信号の際には通過の際におそ
らく時間パターンに付属のすべての測定点は検出されな
い。なぜならば、測定点ごとに異なる強さのジッタによ
りいくつかの測定点は多数回検出され、また他の測定点
は飛ばされるからである。このことは多くの測定サイク
ルにわたる平均化により補償され得る。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】位相ジッタを伴なった周期的アナログ信号
   をサンプリングする方法であって、 ａ）上記アナログ信号内の事前事象の開始により決まる
   開始時点にて、測定点カウンタの最初の値を求め、 ｂ）上記開始時点の近傍の時点にて、上記アナログ信号
   の発生を検出してトリガ信号を発生し、 ｃ）上記測定点カウンタの値に等しくなるように遅延カ
   ウンタの値を設定し、 ｄ）上記アナログ信号の発生毎に、上記測定点カウンタ
   の値を１だけ増加させ、 ｅ）上記遅延カウンタの値を固定レートで減少させ、 ｆ）上記遅延カウンタの値がゼロに達したときに上記ア
   ナログ信号の値をサンプリングして記録し、 ｇ）上記トリガ信号が発生した時点の上記遅延カウンタ
   の値を記録し、 ｈ）上記記録された遅延カウンタの値を上記サンプリン
   グされ記録された値に関連させ、 ｉ）上記関連され記録された遅延カウンタの値、及び上
   記サンプリングされ記録された測定値を蓄積し、 ｊ）上記ステップｂ）〜ｉ）を充分な回数だけ繰り返し
   て、上記アナログ信号全体に対する測定サイクルにわた
   って、サンプリングされた上記アナログ信号の値を得る ことを特徴とするジッタを伴う信号のサンプリング方
   法。