JPS5975156A

JPS5975156A - デジタル・ストレ−ジ・オシロスコ−プ

Info

Publication number: JPS5975156A
Application number: JP18534582A
Authority: JP
Inventors: リ−・ジヨン・ジヤロベツク
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1982-10-21
Filing date: 1982-10-21
Publication date: 1984-04-27
Also published as: GB8326384D0; JPS6323507B2; GB2128858A; DE3338381A1; FR2535062A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデジタル・ストレージ・オシロスコープ、特に
、１対の並列アナログ・シフト・レジスタを用いてアナ
ログ信号を取り込んで表示するデジタル中ストレージ・
オシロスコープに関する。

デジタル・ストレージ・オシロスコープは、入力アナロ
グ信号をデジタル化して記憶し、その後アナログ信号波
形を表示したり、記憶したデジタル信号をデジタル・コ
ンピュータ又はマイクロプロセッサ（ｇＰ）等で演算処
理を行う１種の波形分析機器である。このようなデジタ
ル・ストレージφオシロスコープは、最近、盛んに使用
されるようになってきている。これは、デジタル・スト
レージ・オシロスコープによれば、ポスト・トリガ、プ
レ・トリガ、無期限のス）・レージ（記ｉｔ！　）時間
、及び種々の信号処理の可能性等、従来の実時間（リア
ルタイム）オシロスコープでは得ることのできない特徴
を有するためであり、更に、最近のデジタル技術の発達
によって、高速サンプリング（デジタル化）が可能にな
り、大記憶容はを低廉で得ることができるようになって
きたためである。

更に又、デジタル・ストレージ・オシロスコープが盛ん
に使用されるようになってきた理由は、ＩＣ（集積回路
）及びＬＳＩ（大規模集積回路）技術の発達により、Ｃ
ＯＤ　（電荷結合素子）等の高速アナログ記憶素子が、
比較的安価に入手できるようになったことにもよる。

本発明の目的は、アナログ・シフト・レジスタを用いた
改良されたデジタル拳ストレージ・オシロスコープを提
供することである。

本発明の他の目的は、時間軸の設定に応じて複数の異な
ったモードで動作するデジタル・ストレージ・オシロス
コープを提供することである。

本発明の更に他の目的は、アナログ・シフト・レジスタ
を動作させる新規な方法を提供することである。

本発明の更に他の目的は、デジタル・ストレージ・オシ
ロスコープ用の改良された表示方法及び装置を提供する
ことである。

本発明の更に他の目的は、新規なカーソル・モードを有
するデジタル・ストレージ・オシロスコープを提供する
ことである。

本発明の更に他の目的は、各チャンネルのカーソル位置
を同一時点に或いは独立して制御できるカーソル発生器
を有する２チヤンネルのデジタル・ストレージ・オシロ
スコープを提供することである。

以下、添付の図面を参照して本発明の好適実施例を説明
する。

第１図は、本発明に係る２チヤンネルのデジタル拳スト
レージ・オシロスコープの簡単なブロック図である。第
１図において、２個の入力信号は、夫々入力端子１０ａ
−１０ｂを介し、プログラマブル（プログラム可能）減
衰器１４ａ−１４ｂ及び入力増幅器１６ａ−１６ｂを有
する前置増幅器１２に印加される。前置増幅器１２は、
後述する前面パネル部５２での動作設定に応して入力信
号を減衰し、減衰した入力信号を差動出力信号に変換す
る。

前置増幅器１２からの差動出力信号は、アナログ拳シフ
）・・レジスタ回路（或いは、ＣＯＤ回路）１８に供給
される。ＣＣＤ回路１８は、ＣＣＤ駆動回路２０ａ−２
０ｂ、ＣＣＤ２２ａ−２２ｂ、ＣＣＤ出力増幅器２４ａ
−２４ｂ、スイッチ２５、アナログ・デジタル変換器（
ＡＤＣ）２６、及びストローブ発生器２８を有する。Ｃ
ＣＤ駆動回路２０ａ−２０ｂは、入力信号を増幅して夫
／／　ＣＯＤ　２２　ａ　−２２ｂを駆動する。ＣＣＤ
２２ａ−２２ｂは、例えば４５５段の並列ＣＣＤ鎖を有
する。ＣＣＤ２２ａ−２２ｂは、後述する時間軸回路４
８からタイミング及び同期情報を受け、ストローブ発生
器２８の制御により、夫々入力信号をサンプリングする
。尚、サンプリング周波数は、例えば、２００ＫＨｚか
ら２０ＭＨｚまで変化する。ＣＣＤ２２ａ−２２ｂｃ７
）出力は、ＣＣＤ出力増幅器２４ａ−２４ｂで夫々増幅
された後スイッチ２５を介してＡＤＣ２６に供給され、
後述する方法でサンプルをデジタル化する。

記憶回路３０は、波形記憶回路（ＷＦＭ）３２を有し、
このＷＦＭ３２は、同期回路３４により制御され、ＣＣ
Ｄ回路１８のＡＤＣ２６から出力した取込み波形データ
を記憶する。表示回路３６は、デジタル・アナログ変換
器（ＤＡＣ）３７、垂直増幅器３８、水平増幅器３９、
表示制御回路４０を有する。ＤＡＣ３７は、ＷＦＭ３２
からデジタル表示データを受け、このデータを、垂直及
び水平増幅器３８及び３９を駆動するアナログ表示信号
に変換する。表示制御回路４０は、陰極線管（ＣＲＴ）
等の直視表示手段を有する表示システム４２に表示され
る記憶波形データの表示モードを制御する。表示制御回
路４０は、更に、輝度制御信号を、カーソル表示或いは
他の動作を制御する表示システム４２に供給する。

トリガ回路４４は、Ｉ・リガ発生器４５及びＩ・リガ制
御回路４６を有し、後述するように、時間軸にトリガ基
準点な与えるトリガ・ゲーＩ・信号を発、生する回路で
ある。トリガ発生器４５は入力増幅器１６ａ−１６ｂか
ら内部トリガ信号を受け、一方、外部トリガ入力端子４
７から外部トリガ信号或いはライン端子４７′からライ
ン・Ｉ・リガ信号を受ける。トリガ制御回路４６は、ト
リガ・レベル、トリガースロープ、トリガ結合モード（
直流、交流、低域阻ｆに、広域阻１１−）等を選択する
。

時間軸回路４８は、クロック発生器４９及び時間軸モー
ド制御回路５０から成り、デジタル・ストレージ・オシ
ロスコープに基本タイミングを与える。時間軸回路４８
はクロック及び制御信号を発生し、これらの信号は、時
間軸回路４８、ＣＣＤ回路１８、記憶回路３０、表示回
路３６等で利用され、前面パネル或いはキーボード５２
からの入力に応じてＣＣＤ２２ａ−２２ｂの信号サンプ
リング速度を制御する。時間軸回路４８は、ｐＰ５４か
らセラ）・・アップ情報及び制御情報を受け、次に１．
Ｐ５４に対してトリガ及びタイミング・データを出力す
る。＃ＬＰ５４は、トリガ及びタイミング・データを受
けてセット・アップし、記憶回路３０と表示回路３６を
制御する。ｐＬＰ５４は、信号平均化、デルタ時間（表
示された波形上の２個のカーソル点間の時間差）及びデ
ルタ電圧（表示された波形上の２個のカーソル点間の電
圧差）の測定等の種々の演算を行う。

電源回路５６は種々の回路ブロックを動作させる電源５
７、及びプログラマブル減衰器１４ａ−１４ｂを駆動す
る減衰器リレー駆動回路５８を有する。

次に、夫々の回路及びシステム全体の詳細な動作につい
て説明する。

本発明の好適な一実施例では、時間軸回路４８は４種類
の動作モード、即ち、ロール・モード、実時間デジタル
化（ＲＤ）モード、拡張実時間デジタル化（ＥＲＤ）モ
ード、等師部間デジタル化（ＥＴＤ）モードを有する。

これらの動作モードは、前面パネル部５２（７）　ＴＩ
ＭＥ　／　ＤＩＶ　　（掃引率）スイッチの設定によっ
て自動的に決定される。

ｔｆｆ−Ｊｌｚ−モードはＴＩＭＥ　／　ＤＩＶが２０
Ｓ〜１００ＩＩｌｓのレンジで、ＲＤモードは５０＋ｎ
ｓ　〜５００　ｇＳのレンジで、ＥＲＤモードは２００
　ｐ、ｓ〜２ｋＳのレンジで、ＥＴＤモードはｉ　ｐ−
ｓ　〜５０　ｎｓのレンジで夫々選択される。ロール・
モード、ＲＤ及びＥＲＤモードでは、波形全体を１取込
周期中に取り込む。しかし、ＥＴＤモードでは、従来の
等何時間サンプリング・オシロスコープと同様に、多く
の掃引によって得られた１個或いは２個以上のサンプル
から成る複合波形を発生する。つまり、取り込まれた波
形は、ロール・モード、ＲＤ及びＥＲＤモードでは実時
間であるが、ＥＴＤモードでは実時間ではない。夫々の
モードについては更に詳しく後述する。

第２図に示すように、ＣＣＤ回路２２は、夫々４５５個
のセルを有する１対の並列アナログ・シフト・レジスタ
である。チャンネルＡ及びＢは、夫々、電荷注入ポート
にサンプリング命クロックＡ及びＢが印加されると、Ｃ
ＯＤ駆動回路２０からの差動入力信号の負及び正側をサ
ンプリングする。チャンネルＡ（或いはＢ）にサンプリ
ング・クロックが加えられる毎に、入力信号から１個の
サンプルが取られてアナログ−シフト・レジスタの第１
番目のセルに記憶される。後続のクロック毎に、このサ
ンプルはセルからセルへと４５５番目のセルまで転送さ
れ、出力増幅器及び切換可能の増幅器２４を介してＡＤ
Ｃ２６に印加される。

ＣＣＤ回路１８は、同時差動サンプリング及び交互差動
サンプリングの２種の異ったモードで動作させることが
できる。

第３図は、ロール・モードを簡単に示す図である。この
モードでは、ＣＣＤ２２Ａ　（チャンネルＡ）及びＣ０
Ｄ２２Ｂ　（チャンネルＢ）は、同一のサンプリング速
度及び位相でクロックされ、ＣＯＤ駆動回路２０からの
出力信号の負及び正側を同時にサンプリングする。した
がって、大出力信号なＡＤＣ２６に供給できると共に、
雑音、ドリフト、電荷漏洩等のＣＯＤの共通モード信号
を相殺することができる。ＣＯＤ回路１８は、入力信号
を、一定速度（例えば、４００ＫＨ２）で連続してサン
プリングする。ＡＤＣ２６からの選択されたサンプルの
みが、サンプル・カウンタにより決められる速度で、記
憶回路３０のＷＦＭ３２の記憶ブロック（例えば、Ｉ　
Ｋ　語）に肥土〇される。サンプル・カウンタが制御す
る記憶速度はｇＰ５４によって予め設定され、１水平目
盛当りに所定数のサンプル（例えば、１００個）を表示
システム４２に表示するようになっている。例えば、０
゜１ｓ／ＤＩｖ　では、サンプルは１ＫＨ２（７）割合
’ｔ−ｗＦＭ３２に記憶される。この場合、ＣＣＤ２２
は４００ＫＨｚでサンプリングされるので、ＣＣＤ　２
２が取り込む４００番目毎のサンプルがＷＦＭ３２に記
憶される。ＷＦＭ３２の１０２３番目の記憶位置にデー
タが記憶されると、次のデータは０番目の記憶位置に記
憶される。即ち、ＷＦＭ３２は、実質上、無限長のレジ
スタとして動作する。

表示回路３６は、ＷＦＭ３２を連続して走査し、新表示
周期用としてＷＦＭ３２の開始位置を変える。表示シス
テム４２は、１０２４個の最新のサンプルにより連続し
て更新される（第３図（Ｂ）参照）。

第４図を参照してＲＤ動作モードを説明する。

このモードでは、ＣＣＤ２２は、上述の場合と同様に、
一定速度（例えば、４００ＫＨｚ）で入力信号を連続し
てサンプリングし、選択されたサンプルを、サンプル・
カウンタにより決定される速度で、ＷＦＭ３２のＩＫ語
のブロックに記憶する。

しかし、トリガ発生器４５（第１図）がトリガを検知す
ると、波形サンプルは、前面パネル部５２で設定された
ポスト・トリガ数に達する迄連続して記憶され、ポスト
・トリガ数に達すると信号取込みを停止する。尚、ＣＣ
Ｄ２２での４５５個のサンプル遅延の補償は、ポスト・
トリガ数に含まれている。トリガ発生時点に関し、信号
のどの部分を、ＷＦＭ３２の最初のＩＫ語ジブロック記
憶するかは、選択されたポスト・トリガ数によって決定
される。一旦、波形がＷＦＭ３２に記憶されると、時間
軸がリセットされ、第２の波形が、同じように、取り込
まれる。しかし、この第２の波形は、スイッチＳｔを利
用して、ＷＦＭ３２の第２のｌＫ語ジブロック記憶され
る。ｆ５２の波形が取り込まれている間、Ｉｉの波形が
スイッチＳ２を利用して表示システム４２のＣＲＴ面一
にに表示される。ＷＦＭ３２の２個のＩＫ語ブロック間
で、スイッチＳｌ及びＳ２を切り変えることによって、
上述の動作が繰り返えされる。したがって、信号の最新
の取込み部分が常時表示される。

第５図に、ＥＲＤ動作モードを示す。信号の選択された
部分が、先ずＣＣＤ２２Ａ−２２Ｂに取り込まれ、次い
で記憶回路３０に記憶される。このモードでは、ＣＣＤ
２２Ａ−２２Ｂの６０番目のＣＯＤチャンネルカ、　Ｔ
ＩＭＥ　／　［３！Ｖ　（７）設定で決まる速度で、入
力信号を連続してサンプリングする。）・リガ発生器４
５がトリガ発生を検知すると、ＣＣＤ２２は、予め設定
されたポスト・トリガ数に達する迄、信号をサンプリン
グし、ポスト・トリガ数に達するとサンプリング動作を
停止する。ＣＣＤ２２に記憶されたサンプルは、４００
ＫＨｚの速度で記憶回路３０の第１のＩＫ語ジブロック
記憶される。波形が、記憶回路３０に一旦記憶されると
、時間軸がリセットされ、次の波形が取り込まれる。上
述のＲＤ動作モードと同様に、第２の波形が記憶回路３
０の第２のＩＫ語ジブロック記憶され、表示システム４
２は取り込んだ最新の波形を表示する。

ＥＲＤ動作モードにおけるＣＣＤ２２の信号サンプリン
グ速度は、取込みデータを記憶回路３０に記憶する速度
よりもかなり速い。このモードでの信号取込みは、ファ
ースト・イン、スロー・アウトと呼ばれる。ＥＲＤ動作
モードでのＣＯＤチャンネル２２Ａ−２２Ｂの信号サン
プリングは、他のモードとは少し異る。即ち、他のモー
ドでは、ＣＣＤ２２Ａ−２２Ｂは、同時に（例えば、ク
ロックの前縁）で信号をサンプリングするが、ＥＲＤ動
作モードでは、信号を交互に、例えば、ＣＣＤ２２Ａが
クロックの前縁で信号をサンブリソゲすれば、ＣＣ０２
２Ｂがクロックの後縁で信号をサンプリングする。この
方法によって、並列ＣＯＤの上述の利点を損なうことな
く、実時間の信号サンブリ〉′グ能力を向−１−させる
ことができる。ＥＲＤ動作モードで取り込まれる波形は
、ＣＣＤ２２Ａ−２２Ｂの合計した長さく９１０個のサ
ンプルに相当）によって決まる。ＥＲＤ動作モードにお
ける時間分解能は、例えば、他のモードにおける１目盛
当り１００サンプルよりも少ない例えば８０サンプルに
減少させてもよい。

第６図に示すＥＴＤ動作モードでは、ＣＣＤ２２は、１
波形取込み周期では充分なサンプルを取り込むことがで
きないので、記憶回路３０のＩＫ語ジブロック内、複数
の波形取込周期から得られた波形から複合波形を合成し
ている。つまり、入力信号周波数が高くなるので、ＣＣ
Ｄ２２は、■信号取込み周期では、信号波形を再現する
のに充分な数のサンプルを取り込むことができない。し
たがって、記憶回路３０において正確な波形合成が可能
になるまで、後続する信号取込み周期中で更にサンプル
を取り込む必要がある。最初の信号取込周期で取り込ん
だサンプルを、他の周期で取り込んだサンプルと区別し
て記憶するために、第１図の時間軸モード制御回路５０
が、＃Ｐ５４の制御下で、ｌ・リガ発生と次のサンプル
間の時間間隔を測定し、夫々の取込周期で取り込んだサ
ンプルを、記憶回路３０の正確な記憶位置に記憶する。

入力信号（トリガ発生時）とクロックは同期していない
ので、−１−述の時間軸修正は、信号波形の正確な再現
には不可欠である。しかし、サンプリング・クロック速
度は予め定まっているので、夫々の取込周期の最初のサ
ンプルとトリガ発生の時間間隔のみを計算すれば充分で
ある。他の方法として、米国特許第４，２５１，７５４
号に開示された表示システムの時間軸シフト技術を利用
してもよい。尚、ＥＴＤ動作モードは、繰返し入力信号
のみに有効であることに留意されたい。第６図（Ｂ）は
取り込まれたサンプル・を示し、＄６図（Ｃ）は表示シ
ステム４２に表示された合成再現波形を示す。

第７図は、ＣＯＤ駆動回路２０の一例を示す回路図であ
る。第７図において、トランジスタＱ１−Ｑ２は、エミ
ッタ結合抵抗器Ｒ１−Ｒ２’ｌび電流源トランジスタＱ
３と共に、入力差動増幅器を構成する。トランジスタＱ
４−Ｑ５及びＱ６−Ｑ７は２個のレベル・シフト段であ
り、トランジスタＱ　１−Ｑ２と共に、差動カスコード
増幅器を構成する。この増幅器の電圧利得は、抵抗器Ｒ
１乃至Ｒ６によって略決まる。抵抗器Ｒ５は電圧利得を
設定するための可変抵抗器である。トランジスタＱ８−
Ｑ９は、振幅の圧縮及び信号による熱ひすみに基づく増
幅器の電圧利得変化を補償する誤差修正段である６　ト
ランジスタＱ８は、差動信号の正側部分を増幅して極性
反転し、これを、ｌ・ランジスタＱ７のエミッタ側の加
算点で差動信号の負側部分に加算する。差動信号の正側
部分の振幅が大きくなるに従って、負側に加算される誤
差修正信号が太きくなるので、直線状の電圧利得が得ら
れる。トランジスタＱ９も同様の動作をする。抵抗器Ｒ
７の抵抗値は、ひずみを最小にするため、抵抗器Ｒ１−
Ｒ２の抵抗値に対して適当な値となるように選択される
。演算増幅器Ａ１は、トランジスタＱ６−Ｑ７のコレク
タ出力電圧を一定にするためのものである。

第８図は、第１図に示したＣＯＤ出力増幅器２４及びス
イッチ２５の具体回路図である。ＣＯＤ出力増幅器２４
ａ−２４ｂの夫々の特性は、実質的に同一なので、増幅
器２４ａのみを示しである。増幅器２４ａは、ＣＣＤ２
２Ａ−２２Ｂに対する緩衝段として動作する１対のエミ
ッタホロア増幅段ＱＩＯ−Ｑｌｌと、電流源トランジス
タＱ１４を含む利得制御可能の差動増幅器Ｑ１２−Ｑ１
３を有する。ポテンショメータＲｇはＣＣＤ２２Ａ−２
２Ｂの利得を正確に調整するためのものである。差動増
幅器Ｑ１２−Ｑ１３の電圧利得は、基本的には抵抗器Ｒ
ＩＯ−Ｒ１１によって決まる。しかし、１対のＦＥＴ　
（電界効果型トランジスタ）Ｑ１５−Ｑ１６、演算増幅
器Ａｌ０−Ａｌ１、抵抗器Ｒ１２−Ｒ２１は、ＣＣＤ２
２Ａ−２２Ｂの利得を補償するために用いられる。この
利得制御の方法は、米国特許３，７１０，２７０号（特
公昭５０−４９７０８号に対応）に開示された方法に類
似している。同一容器（カプセル）内で熱的に結合した
特性の揃ったＦＥＴｔｆＱ１５−Ｑｌ６は、可変抵抗器
として動作し、抵抗器Ｒ１６−Ｒ２１及びＦＥＴＱＩ　
６は、ブリッジ回路を構成している。演算増幅器ＡＩＯ
は、抵抗器Ｒ１４−Ｒｌ５の接続点における差動増幅器
Ｑ１２−Ｑ１３の零電圧と、抵抗器Ｒ１６−Ｒｌ７の接
続点における電圧を比較し、その出力電圧を、直列接続
の抵抗器Ｒ１６−Ｒｌ９、及び抵抗器Ｒ２０−Ｒ２１に
印加する。一方、演算増幅器Ａ１１は、抵抗器Ｒ１７−
Ｒｌ８びＲ２０−Ｒ２１の夫々の接続点のブリッジ電圧
を比較し、その出力をＦＥＴＱＩ　５−Ｑｌ　６の夫々
のゲートに加える。ＦＥＴＱＩ　５−Ｑｌ　６のゲート
電圧は、ブリッジ回路が平衡を保つように変化するので
、周囲温度の変化に拘らず、所定のブリッジ平衡条件に
おいて、ＦＥＴＱＩ　５−Ｑｌ　６のソース・１１７４
７間抵抗を一定にする。抵抗器Ｒ１９の抵抗値を９変えれば、ＦＥＴＱＩ　５−Ｑｌ　６のソース・ドレイ
ン間抵抗を変えることができる。

スイッチ２５は、トランジスタＱｌ　２−Ｑｌ　３に夫
々接続した２対のペース接地のトランジスタＱ１７−Ｑ
２０を有する。勿論、同様のトランジスタ対が、チャン
ネル２のＣＣＤ出力増幅器２４ａにも設けられている。

抵抗分圧器Ｒ２２−Ｒ２３及びＲ２４−Ｒ２５、演算増
幅器Ａ１２、ダイオードＤｉ−Ｄ２は、トランジスタＱ
１７−Ｑ２０のエミッタ電圧及びＱｌ　２−Ｑｌ　３の
コレクタ電圧を、電流源トランジスタＱ１４のコレクタ
電圧よりも低い所定電圧に維持するためのものである。

トランジスタＱ２１−Ｑ２４は、両チャンネルのカレン
ト・ミラー回路を構成し、２対のトランジスタＱ２５−
Ｑ２６及びＱ２７−Ｑ２８、及びＮＯＲゲー１−　Ｇは
、スイッチ制御回路を構成する。基準電圧は、トランジ
スタＱ２６−Ｑ２８の夫々のベースに印加される。

次に、第８図の回路の動作を説明する。入力端子６０及
び６２の一方或いは両方に高レベルの論０理信号が加えられると、ＮＯＲゲートＧは低レベルの論
理信号を出力してトランジスタＱ２５をオフしＱ２６を
オンするので、チャンネルｌのトランジスタＱ１７−Ｑ
１８を動作状態とする。つまり、チャンネル１のＣ０Ｄ
２２ａの出力が選１Ｒされ、ＡＤＣ２６でデジタル化さ
れる。カレンＩ・・ミラー回路Ｑ２１−Ｑ２４は、トラ
ンジスタＱ１８からの２個のプッシュプル（差動）１１
１力を最大限に利用するために用いられる。一方、入力
端子６２に低レベルの論理信号が加えられると、トラン
ジスタＱ２７及びＱ２６がオフとなり、トランジスタＱ
２８及びＱ２５がオンとなるので、チャンネル２の出力
が選択される。この場合、チャンネルｌの出力は零とな
り、トランジスタＱｌ　９−Ｑ２０を介して接地される
。

第９図は、第１図の表示回路３６を更に詳しく示したブ
ロック図である。表示回路３６は、Ｙ−Ｔ（電圧対時間
）、ｘ−ｙ、読出し及びカーソル等の表示モードを制御
する。表示回路３６の他の機能として、表示周期、ブラ
ンキング、記憶回路３０からのデジタル・データの読出
し等の制御がある。

モード制御データ・ラッチ回路６４は、データ・パスを
介して用Ｐ５４からセット・アップ争データを受け、こ
のデータを第９図の種々の回路ブロック及び他の関連す
る回路に供給する。表示クロック６５は時間軸回路４８
からタイミング情報を受ける。このタイミング情報は、
表示回路を記憶回路のＸ読取時間及びＹ読取時間スロッ
トと同ｊｌＪｌさせるために使用される。表示クロック
６５は、更に、水平掃引速度クロックを発生し、このク
ロックは、水平傾斜波信号をデジタル的に発生させるた
めに使用される。表示長カウンタ６６は、水平掃引速度
クロック数を計数し、デジタル水平傾斜波信号を発生す
る。このデジタル水平傾斜波信号は、０から「２のｎ乗
」、例えば１０２４まで連続して増加する一連のデジタ
ル数である。表示制御論理回路６７は表示長カウンタ６
６の出力をデコード（復号）して表示周期を開始し汀つ
終了させる。Ｘ軸一時ラッチ回路６８及びＹ軸一時ラッ
チ回路６９は、夫々、ラッチ波形データ・バスを介して
、記憶回路３０からＸ及びＹ軸データを受ける。Ｙ軸デ
ータはＤＡＣ７０及びブランキング論理回路７１に供給
され、Ｘ＠１１データはマルチプレクサ／ラッチ回路７
２に供給される。この回路７２は、記憶回路３０からの
Ｘ　４１１データ或いは表示長カウンタ６６からのデジ
タル傾斜波データの何れかを選択し、選択したデータを
ＤＡＣ７３に加える。ブランキング論理回路７１は、Ｃ
ＲＴの選択ビームのブランキングを制御すると共に、夫
々の表示周期の終了点でビームを自動的にブランキング
し、且つ読出しモードにおいてデータ間のブランキング
を自動的に行う。ベクトル・フィルタ７４は、ベクｉ・
ルｅモードでは隣合うドツトを結合して連続波形を表示
するために用いられるが、ドツト表示モードでは、ｔ５
９図の回路から外される。表示アナログφバス・マルチ
プレクサ７５は、モード制御データ・ラッチ回路６４の
モード制御データ、垂直及び水平信号を受け、これらの
信号をＩＬＰ５４に入力する。

３次に、第９図を参照して表示回路３６の動作を説明する
。Ｙ−Ｔモードでは、記憶回路３０内のＷＦＭ３２から
のＹ軸データは、Ｙデータラッチ回路６９を介してＤＡ
Ｃ７０に供給される。表示長カウンタ６６は、Ｘ軸デー
タ（或いはデジタル傾斜波信号）を出力し、このデータ
は、マルチプレクサ／ラッチ回路７２を介して水平軸の
ＤＡＣ７３に供給される。ＤＡＣ７０及び７３からの変
換されたＹ及びＸアナログ出力は、適当に増幅された後
、ベクトル・モード或いはドツト・モードの何れのモー
ドにおいても、表示システム４２にドツトで表示される
。表示長カウンタ６６及びマルチプレクサ／ラッチ回路
７２は、記憶回路３０の表示アドレス発生器と同一速度
でクロックされるので、等しい水平間隔でドツトを表示
し、ＣＲＴ面上に入力信号波形を再現する。

Ｘ−Ｙモードは、ＷＦＭ３２からのＸ軸波形データがＸ
軸傾斜波データとなっている以外は、上述したＹ−Ｔモ
ードに類似している。即ち、Ｘ読取時間スロットの間に
ＷＦＭ３２から読み出さ４れたＸ軸データがＸ軸一時データ争ラッチ回路６８でラ
ッチされ、同様に、Ｙ読取時間スロッＩ・の間にＷＦＭ
３２から読みｌｌｉされたＹ輛データがＹ軸一時データ
・ラッチ回路６９でラッチされる。

ラッチされたＸ及びＹ軸データは、夫々、同時にＤＡＣ
７０及び７３に加えられる。本実施例では、Ｘ及びＹ軸
データは、夫々、チャンネル１及び２の波形データであ
る。表示周期は、表示長カウンタ６６がその最大計数値
を計数する迄続くので、一方のチャンネル（チャンネル
ｌ）波形を他方のチャンネル（チャンネル２）に対して
プロット表示する。

読出−しモードは、Ｘ−Ｙモードの変形である。

記憶された波形の位置順序を表わす文字及び数字、トリ
ガ設定、デルタ時間測定等の読み出されたデータは、一
連のＸ−Ｙ軸の座標点（マトリックス点）として、ＷＦ
Ｍ３２に記憶される。次に、これらのデータは、表示回
路３６に読み込まれてＸ軸及びＹ軸一時データ・ラッチ
回路６８及び６９にラッチされ、ｘ−Ｙモードの場合と
同様に、１表示周期の間にＣＲＴ面に表示される。

尚、上述のデータは、通常、ＣＲＴ面の上部及び下部に
表示される。

カーソル・モードは、Ｘ−Ｙモードの変形であり、正確
なデルタ時間測定を目的として、表示波形の一方或いは
両方に１個又は２個のカーソルを表示するモードである
。表示されるカーソルの水平位置は、Ｐ５４によって決
定される。カーソル（１個又は２個）の表示は、いくつ
かの異った方法で行われ、本発明の１実施例では、ＩＬ
Ｐ５４の制御により、カーソル位置に位置するデータ点
のみから成る波形を、ＷＦＭ３２に記憶する。記憶され
た波形データは、上述した方法により、Ｘ−Ｙ或いはＹ
−Ｔモードで表示される。しかし、カーソル・モードに
すると、ｐＬＰ５４内に記憶されたデータは、時分割で
繰り返えし表示されるので、カーソル・ドツトは他のド
ツトよりも強い輝度で明るく表示される。他の方法とし
て、カーソル位置データは、ｐＬＰ５４の記憶回路（Ｒ
ＡＭ）に記憶され、デジタル比較器により、表示長カウ
フタ６６或いはＸ輛一時データ参ラッチ回路６Ｂの内容
と比較される。比較された２個のデジタル・データが一
致すると、その比較出力をＣＲＴの制御グリッドに加え
、ビームの輝度を制御する。

以上、表示回路の４種の基本的な動作を説明したが、カ
ーソル働モードについて更に詳しく説明する。

例えば、Ｙ−Ｔ波形表示モードでは、夫々の波形は、所
定数のサンプリング・ドツトを含む。サンプリング密度
が、１００サンプリング／　ＤＩＶとすれば、１，００
０個のサンプリング中ドツトによって完全な波形が合成
される。カーソル点は、表示波形及び測定の種類によっ
て変化するので、１個或いは２個のカーソルを、極めて
短い時］ＩＪ１内に、意図する波形位置に正確にデジタ
ル的に位置付けするのは容易でない。米国特許第３，８
４３．８７３号（特開昭５５−３６９４７号に対応）に
開示されている方法或いは技術は、この問題の解決に役
立ちそうである。しかし、この方法で使用されている回
転式の制御装置は、広い設置場所（周囲の空間）を必要
とするので、余分の空間の少ない前面パネルに設けるこ
とは問題である。しかし、本発明によるカーソル表示で
は、２個の小型の抑圧（ブツシュ）スイッチのみを用い
て、デジタル手段（例えば、極性反転可能のカウンタ）
を制御している。

第１Ｏ図は、本発明に係るカウンタの制御方法を示すフ
ローチャートである。カウンタのカウントのアップ或い
はカウント会ダウンのために、夫々カーソル・アップ制
御スイッチＳｕ及びカーソル・ダウン制御スイッチＳｄ
（第１１図参照）を使用する。先ず、スイッチＳｕ（或
いはスイッチＳｄ）がオンしているかどうかを判断する
。スイッチＳｕがオンしていれば、カウンタのカウント
数を１個だけ進める。次番乙　タイミング手段により、
スイッチＳｕがオンしている時間（１）が第１所定時間
（Ｔｌ）を超えているかどうかを判断し、ｔ＞Ｔｌであ
れば、一連の第１クロツク・パルスをカウンタに入力す
る。したがって、カラン７夕の計数を所定の第１速度で進める。次に、スイッチＳ
ｕがオンしている時間（１）が第１所定時間（Ｔ２）を
超えているかどうかを判断し、ｔ〉Ｔ２（但し、Ｔ２＞
ＴＩ）であれば、第１クロツク・パルスよりも速い一連
の第２クロツク・パルスをカウンタに入力し、カウンタ
の計数速度を前より速くする。更に、スイッチＳｕがオ
ンしていれば、オンしている時間（１）を第３、第４、
・・・の所定時間（Ｔ３、Ｔ４、・・・　（但し、・・
・＞Ｔ４＞Ｔ３＞Ｔ２＞ＴＩ））と順次比較し、カウン
タの計数速度を速くする。したがって、カーソルが目的
の波形位置の近傍に達してスイッチＳｕをオフにする迄
、カーソル移動を加速する。尚、スイッチＳｄをオンし
た場合は、カーソルの加速方向か逆である点を除けば、
上述の場合と同様に考えることができる。

第１１図は、カーソル発生器の１実施例のブロック図で
ある。第１１図において、可逆カウンタ７６は、アップ
／ダウン制御に応じてカウント・アップ或いはカウント
−ダウンする１０段（１０８ビット）カウンタであり、第１０図において説明したス
イッチＳｕ及びＳｄを含むカーソル制御回路７７によっ
て制御される。センサ７８は、スイッチＳｕ或いはＳｄ
がオンしているがどうかを検知する回路である。タイミ
ング回路８ｏは、クロック発生器８１の制御により、ス
イッチＳｕ或いはＳｄのオン時間を測定し、更に、この
オン時間に応じて異った速度（周波数）のパルスを出力
するクロック速度制御回路８２を制御する。したがって
、可逆カウンタ７６は、予め設定された加速制御に従っ
てカウントやアップ或いはカウント・ダウンし、最終カ
ウントを第１図のｐＬＰ５４のＲＡＭの所定記憶位置に
記憶する。例えば、ＲＡＭの４個の記憶個所を、カーソ
ル・データの記憶に当てる。

可逆カウンタ７６を蓄積レジスタに代え、クロック速度
制御回路８２をインシデント・レジスタに代えてもよい
。この場合、インシデン）−レジスタのカウント数を、
オン時間ｔに応じてｐＬＰ５４で制御し、スイッチＳｕ
或いはＳｄの何れかオンするかによって、蓄積レジスタ
のカウント数に加算したり或いは蓄積レジスタのカウン
ト数から減算する。

第１２図は、カーソルを現在位置（縦軸のＡ）から所望
の位置りに移動させる方法を説明するための図である。

スイッチＳｕ或いはＳｄを時点し。

でオンすると、カーソルは１ステツプだけ進み、スイッ
チＳｕがオフする時点ｔ２迄、期間ＴＩ（即ち１．−１
２）の間、加速されて移動する。時点ｔ２のカーソル位
置はＢであり、所望位置りに近い。次に、スイッチＳｕ
或いはＳｄを、期間Ｔ２（ｔ２−ｔ３）の間、再びオン
にしてカーソルを更に所望位置りに近い位置Ｃに進める
。更に、スイッチＳ　Ｌ１或いはＳｄのオン／オフを繰
り返えし、時点ｔ♂所望位置りまでカーソルを移動させ
る。位置Ｂが所望位置りに充分近ければ、−１−述の（
ｔ２−　ｔ３）の期間の操作を省略して適当にカーソル
を１−下させればよい。所望位置りを超えて移動させた
場合には、カーソルを逆に移動させるようにスイッチＳ
Ｕ或いはＳｄを操作すればよい。

１第１３図は、表示波形上にカーソルを表示した様子を示
した図である。第１３（Ａ）図は、チャンネル１及び２
の波形上の２個の同一時点に夫々カーソル含む例を示し
た図である。このカーソル表示は、整列（アラインド）
カーソル表示と呼ばれ、チャンネル１及び２の波形が相
互に時間的に関連を有する場合に特に有用である。この
カーソル・モードは、チャンネル１及び２の波形に対し
て同一のカーソル・データを読み出すか、或いは、両波
形の記憶位置に同一のカーソル・データを記憶すること
によって実現できる。整列カーソル・モードは、更に、
チャンネル１の波形のみを観測し、次にカーソル点を固
定したままチャンネル２の波形を観測する場合に有用で
ある。第１３図（Ｂ）は、チャンネル１及び２の波形上
のカーソルが夫々時間的に独立している独立カーソル・
モードの表示例を示す図である。このモードでは、夫々
のチャンネルのカーソル・データは独立して記憶されて
いることは勿論である。尚、３以上の多チャンネルの場
合にもこのカーソル・モー２ドを適用できる。

第１４図は、本願に係るデジタル・ストレージ・オシロ
スコープのトリガ制御を説明するための表示波形図であ
る。アナログ・シフト・レジスタ或いはＣＣＤを用いて
、操作者は、プレ・トリガ、ポスト・トリガ、或いはこ
れらの両方のトリガを選択することができる。プレ舎ト
リガは、トリガ時点以前の信号波形のみを表示するトリ
ガモードである。ボスト拳トリガは、トリガ時点以後の
信号波形のみを表示するトリガモードであり、従来のオ
シロスコープで利用できるトリガ・モードである。プレ
・トリガ及びボスト拳トリガ・モードのトリガ時点を制
御することによって、トリガ発生時点をＣＲＴ面の任意
の位置にすることかできる。しかし、ＣＲＴ面に表示さ
れる波形の位置を選択することは非常に困難で且つ複雑
な操作を必要とする。ところが、本発明では、　ＴＩＭ
Ｅ　／　［ｌＩＶの設定に拘らず、各チャンネルの波形
が、水平目盛当り所定数のデータ点（例えば、ｌＯＯサ
ンプリング／水平目盛）を有するので、この特徴を利用
すれば一ト述の問題は解決できる。

前面パネルに設けたトリガ位置制御スイッチの位置を「
０」にすると、ＣＲＴ面上のトリガ発生時点は最左端の
目盛位置になるが、スイッチ位置を大きくするに従って
、トリガ位置はｌ水平目盛づつ右方向に移動する。トリ
ガ位置制御スイッチの位置を例えば「５」とすれば、ト
リガ位置は、第１４図の実線で示すように、ＣＲＴ面の
中央になる。一方、ボス！・争トリガ中モードでは、ト
リガ位置制御スイッチの位置を減少する方向に動かせば
、トリガ位置を１水平目盛づつ左方向に移動させること
ができ、最左端目盛を超えて移動させることも可能であ
る。上述したように、プレートリガ或いはポスト・トリ
ガ・モードの選択は、トリガ発生検知に関する信号取込
みタイミングを制御することにより行うことができる。

トリが発生検知時点で、信号取込み及びＷＦＭ３２への
信号書込みを停止にすれば、プレ・トリガを選択でき、
一方、ポスト・トリガは、トリガ発生検知後ＷＦＭ３２
の記憶容量一杯に信号書込みを行った後に信号取込み動
作を停止上すればよい。例えば、プレ・トリガ・モード
において、トリガ発生後、１００個の波形データ・サン
プルをＷＦＭ３２に記ｔ１するまでに、取り込んだ波形
データの書込みが停止しなければ、トリガ時点は遅延し
て左端から２番目の目盛に表示される。これにより、ト
リガ位置制御装置を１度作動させる毎に、一定数（例え
ば１００）をデジタル的に加算又は減算するよう構成す
る。したがって、スイッチを１０回動作させるのみで、
トリガ位置をＣＲＴ面の全体に渡って移動させることが
できる。

以」−１説明したように、本発明に係るデジタル・スト
レージ拳オシロスコープは、チャンネルｉσに設けた１
対の並列アナログ・シフト・レジスタと、ＡＤＣと、デ
ジタル波形記憶回路と、表示回路と、表示装置とを有す
る。本発明に係るデジタル争ストレージ・オシロスコー
プは、時間軸設定或いはＴＩＭＥ　／　ＩＩＩＶの設定
に応じて、４種の異ったモード、即ち、ロール会モード
、実時間プリタル化（ＲＤ）モード、拡張実時間デジタ
ル化（ＥＲＤ）モード、及び等何時間デジタル化（ＥＴ
Ｄ）モードで動作する。波形データは、適当な速度でデ
ジタル波形記憶回路に記憶され、表示波形はＴＩＭＥ　
／　ＤＩＶの設定に拘らず表示目盛当り適当な所定数の
サンプル命データから構成されているので、カーソル及
びトリガ位置の制御が容易である。本発明は、更に、カ
ーソルの加速移動及びトリガ位置制御という特徴を有す
る。カーソルは夫々のチャンネル毎に独立に制御できる
し、或いは各チャンネルの同一時点にカーソルを表示す
ることもできる。カーソル移動は、スイッチのオン時間
に応じて加速を制御でき、カーソルが目的位置に接近し
た場合にはステップ移動に変えることによって、迅速に
且つ正確にカーソルを移動させることができる。トリガ
位置制御では、トリガ位置を水平目盛単位で移動でき、
且つトリガ移動設定情報を、操作者の便宜のために、Ｃ
ＲＴ面上に数字で表示することもできる。

以上、本発明の好適実施例を説明したが、所謂当業者は
本実施例の変形・変更を行うことは容易５である。

【図面の簡単な説明】

第１図は本発明に係るデジタル−ストレージ・オシロス
コープの簡単なブロック図、第２図は本発明のアナログ
争シフト・レジスタの詳細なブロック図、第３図乃至第
６図は夫々本発明の４種の動作モードの基本を説明する
ための簡単なブロック図及び波形図、第７図及び第８図
は夫々本発明のアナログ・シフト・レジスタの重要部分
の回路図、第９図は本発明に使用される表示回路の詳細
なブロック図、第１０図乃至第１３図は本発明に係るデ
ジタル争ストレージ・オシロスコープに用いて好適なカ
ーソル発生器を説明する図、第１４図は本発明に係るデ
ジタル・ストレージ・オシロスコープの位置制御を説明
するための図である。１２：前置増幅器１８：ＣＣＤ（電荷結合素子）回路２２ａ、２２ｂ：ＣＣＤ２６：ＡＤＣ（アナログ・デジタル変換器）６３０：記憶回路３６：表示回路３７：ＤＡＣ（デジタル・アナログ変換器）４４：トリ
ガ回路４８二時間軸回路５２：前面パネル部５４：ｇＰ（マイクロ・プロセッサ）５６：電源回路特許出願人テクトロニクス・インコーポレイテッド代理人　弁理士
　森崎　俊明

Claims

【特許請求の範囲】

（１）アナログ・シフトゆレジスタと、アナログ・デジ
タル変換器と、デジタル波形記憶手段と、デジタル・ア
ナログ変換器と、表示手段とを有するデジタルφストレ
ージφオシロスコープにおいて、上記アナログ・シフト
φレジスタが、時間＠１１設定に応じ、ロール・モード
、実時間デジタル化モード、拡張実時間デジタル化モー
ド、等師部間デジタル化モードの何れかのモードで動作
するように、１対の並列電荷結合素子を用いたことを特
徴とするデジタルΦストレージ０オシロスコープ。
（２）上記表示手段は、加速移動する少なくとも１個の
カーソルを発生するカーソル発生器を有することを特徴
とする特許請求の範囲第１項に記載のデジタル・ストレ
ージ拳オシロスコープ。
（３）上記表示手段は、波形チャンネル毎に少なくとも
１個のカーソルを発生するカーソル発生器を有し、複数
の波形チャンネルのカーソル位置を同一時点で或いは独
立して制御できることを特徴とする特許請求の範囲第１
項に記載のデジタル・ストレージ・オシロスコープ。