JPS6323507B2

JPS6323507B2 -

Info

Publication number: JPS6323507B2
Application number: JP57185345A
Authority: JP
Inventors: Jon Jarobetsuku Rii
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1982-10-21
Filing date: 1982-10-21
Publication date: 1988-05-17
Also published as: JPS5975156A; DE3338381A1; FR2535062A1; GB8326384D0; GB2128858A

Description

【発明の詳細な説明】本発明はデジタル・ストレージ・オシロスコー
プ、特に、１対の並列アナログ・シフト・レジス
タを用いてアナログ信号を取り込んで表示するデ
ジタル・ストレージ・オシロスコープに関する。

デジタル・ストレージ・オシロスコープは、入
力アナログ信号をデジタル化して記憶し、その後
アナログ信号波形を表示したり、記憶したデジタ
ル信号をデジタル・コンピユータ又はマイクロプ
ロセツサ（μP）等で演算処理を行う１種の波形
分析機器である。このようなデジタル・ストレー
ジ・オシロスコープは、最近、盛んに使用される
ようになつてきている。これは、デジタル・スト
レージ・オシロスコープによれば、ポスト・トリ
ガ・プレ・トリガ、無期限のストレージ（記憶）
時間、及び種々の信号処理の可能性等、従来の実
時間（リアルタイム）オシロスコープでは得るこ
とのできない特徴を有するためであり、更に、最
近のデジタル技術の発達によつて、高速サンプリ
ング（デジタル化）が可能になり、大記憶容量を
低廉で得ることができるようになつてきたためで
ある。

更に又、デジタル・ストレージ・オシロスコー
プが盛んに使用されるようになつてきた理由は、
IC（集積回路）及びLSI（大規模集積回路）技術の
発進により、CCD（電荷結合素子）等の高速アナ
ログ記憶素子が、比較的安価に入手できるように
なつたことにもよる。

本発明の目的は、アナログ・シフト・レジスタ
を用いた改良されたデジタル・ストレージ・オシ
ロスコープを提供することである。

本発明の他の目的は、時間軸の設定に応じて複
数の異なつたモードで動作するデジタル・ストレ
ージ・オシロスコープを提供することである。

本発明の更に他の目的は、アナログ・シフト・
レジスタを動作させる新規な方法を提供すること
である。

本発明の更に他の目的は、デジタル・ストレー
ジ・オシロスコープ用の改良された表示方法及び
装置を提供することである。

本発明の更に他の目的は、新規なカーソル・モ
ードを有するデジタル・ストレージ・オシロスコ
ープを提供することである。

本発明の更に他の目的は、各チヤンネルのカー
ソル位置を同一時点に或いは独立して制御できる
カーソル発生器を有する２チヤンネルのデジタ
ル・ストレージ・オシロスコープを提供すること
である。

以下、添付の図面を参照して本発明の好適実施
例を説明する。

第１図は、本発明に係る２チヤンネルのデジタ
ル・ストレージ・オシロスコープの簡単なブロツ
ク図である。第１図において、２個の入力信号
は、夫々入力端子１０ａ−１０ｂを介し、プログ
ラマブル（プログラム可能）減衰器１４ａ−１４
ｂ及び入力増幅器１６ａ−１６ｂを有する前置増
幅器１２に印加される。前置増幅器１２は、後述
する前面パネル部５２での動作設定に応じて入力
信号を減衰し、減衰した入力信号を差動出力信号
に変換する。

前置増幅器１２からの差動出力信号は、アナロ
グ・シフト・レジスタ回路（或いは、CCD回路）
１８に供給される。CCD回路１８は、CCD駆動
回路２０ａ−２０ｂ、CCD２２ａ−２２ｂ、
CCD出力増幅器２４ａ−２４ｂ、スイツチ２５、
アナログ・デジタル変換器（ADC）２６、及び
ストローブ発生器２８を有する。CCD駆動回路
２０ａ−２０ｂは、入力信号を増幅して夫々
CCD２２ａ−２２ｂを駆動する。CCD２２ａ−
２２ｂは、例えば455段の並列CCD鎖を有する。
CCD２２ａ−２２ｂは、後述する時間軸回路４
８からタイミング及び同期情報を受け、ストロー
ブ発生器２８の制御により、夫々入力信号をサン
プリングする。尚、サンプリング周波数は、例え
ば、200KHzから20MHzまで変化する。CCD２２
ａ−２２ｂの出力は、CCD出力増幅器２４ａ−
２４ｂで夫々増幅された後スイツチ２５を介して
ADC２６に供給され、後述する方法でサンプル
をデジタル化する。

記憶回路３０は、波形記憶回路（WFM）３２
を有し、このWFM３２は、同期回路３４により
制御され、CCD回路１８のADC２６から出力し
た取込み波形データを記憶する。表示回路３６
は、デジタル・アナログ変換器（DAC）３７、
垂直増幅器３８、水平増幅器３９、表示制御回路
４０を有する。DAC３７は、WFM３２からデジ
タル表示データを受け、このデータを、垂直及び
水平増幅器３８及び３９を駆動するアナログ表示
信号に変換する。表示制御回路４０は、陰極線管
（CRT）等の直視表示手段を有する表示システム
４２に表示される記憶波形データの表示モードを
制御する。表示制御回路４０は、更に、輝度制御
信号を、カーソル表示或いは他の動作を制御する
表示システム４２に供給する。

トリガ回路４４は、トリガ発生器４５及びトリ
ガ制御回路４６を有し、後述するように、時間軸
にトリガ基準点を与えるトリガ・ゲート信号を発
生する回路である。トリガ発生器４５は入力増幅
器１６ａ−１６ｂから内部トリガ信号を受け、一
方、外部トリガ入力端子４７から外部トリガ信号
或いはライン端子４７′からライン・トリガ信号
を受ける。トリガ制御回路４６は、トリガ・レベ
ル、トリガ・スロープ、トリガ結合モード（直
流、交流、低域阻止、広域阻止）等を選択する。

時間軸回路４８は、クロツク発生器４９及び時
間軸モード制御回路５０から成り、デジタル・ス
トレージ・オシロスコープに基本タイミングを与
える。時間軸回路４８はクロツク及び制御信号を
発生し、これらの信号は、時間軸回路４８、
CCD回路１８、記憶回路３０、表示回路３６等
で利用され、前面パネル或いはキーボード５２か
らの入力に応じてCCD２２ａ−２２ｂの信号サ
ンプリング速度を制御する。時間軸回路４８は、
μP５４からセツト・アツプ情報及び制御情報を
受け、次に、μP５４に対してトリガ及びタイミ
ング・データを出力する。μP５４は、トリガ及
びタイミング・データを受けてセツト・アツプ
し、記憶回路３０と表示回路３６を制御する。
μP５４は、信号平均化、デルタ時間（表示され
た波形上の２個のカーソル点間の時間差）及びデ
ルタ電圧（表示された波形上の２個のカーソル点
間の電圧差）の測定等の種々の演算を行う。

電源回路５６は種々の回路ブロツクを動作させ
る電源５７、及びプログラマブル減衰器１４ａ−
１４ｂを駆動する減衰器リレー駆動回路５８を有
する。

次に、夫々の回路及びシステム全体の詳細な動
作について説明する。

本発明の好適な一実施例では、時間軸回路４８
は４種類の動作モード、即ち、ロール・モード、
実時間デジタル化（RD）モード、拡張実時間デ
ジタル化（ERD）モード、等価時間デジタル化
（ETD）モードを有する。これらの動作モード
は、前面パネル部５２のTIME／DIV（掃引率）
スイツチの設定によつて自動的に決定される。ロ
ール・モードはTIME／DIVが20s〜100ｍｓのレ
ンジで、RDモードは50ｍｓ〜500μsのレンジで、
ERDモードは200μs〜2μsのレンジで、ETDモー
ドは1μs〜50nsのレンジで夫々選択される。ロー
ル・モード、RD及びERDモードでは、波形全体
を１取込周期中に取り込む。しかし、ETDモー
ドでは、従来の等価時間サンプリング・オシロス
コープと同様に、多くの掃引によつて得られた１
個或いは２個以上のサンプルから成る複合波形を
発生する。つまり、取り込まれた波形は、ロー
ル・モード、RD及びERDモードでは実時間であ
るが、ETDモードでは実時間ではない。夫々の
モードについては更に詳しく後述する。

第２図に示すように、CCD回路２２は、夫々
455個のセルを有する１対の並列アナログ・シフ
ト・レジスタである。チヤンネルＡ及びＢは、
夫々、電荷注入ポートにサンプリング・クロツク
Ａ及びＢが印加されると、CCD駆動回路２０か
らの差動入力信号の負及び正側をサンプリングす
る。チヤンネルＡ（或いはＢ）にサンプリング・
クロツクが加えられる毎に、入力信号から１個の
サンプルが取られてアナログ・シフト・レジスタ
の第１番目のセルに記憶される。後続のクロツク
毎に、このサンプルはセルからセルへと455番目
のセルまで転送され、出力増幅器及び切換可能の
増幅器２４を介してADC２６に印加される。
CCD回路１８は、同時差動サンプリング及び交
互差動サンプリングの２種の異つたモードで動作
させることができる。

第３図は、ロール・モードを簡単に示す図であ
る。このモードでは、CCD２２Ａ（チヤンネル
Ａ）及びCCD２２Ｂ（チヤンネルＢ）は、同一の
サンプリング速度及び位相でクロツクされ、
CCD駆動回路２０からの出力信号の負及び正側
を同時にサンプリングする。したがつて、大出力
信号をADC２６に供給できると共に、雑音、ド
リフト、電荷漏洩等のCCDの共通モード信号を
相殺することができる。CCD回路１８は、入力
信号を、一定速度（例えば、400KHz）で連続し
てサンプリングする。ADC２６からの選択され
たサンプルのみが、サンプル・カウンタにより決
められる速度で、記憶回路３０のWFM３２の記
憶ブロツク（例えば、1K語）に記憶される。サ
ンプル・カウンタが制御する記憶速度はμP５４
によつて予め設定され、１水平目盛当りに所定数
のサンプル（例えば、100個）を表示システム４
２に表示するようになつている。例えば、0.1s／
DIVでは、サンプルは1KHzの割合でWFM３２に
記憶される。この場合、CCD２２は400KHzでサ
ンプリングされるので、CCD２２が取り込む400
番目毎のサンプルがWFM３２に記憶される。
WFM３２の1023番目の記憶位置にデータが記憶
されると、次のデータは０番目の記憶位置に記憶
される。即ち、WFM３２は、実質上、無限長の
レジスタとして動作する。表示回路３６は、
WFM３２を連続して走査し、新表示周期用とし
てWFM３２の開始位置を変える。表示システム
４２は、1024個の最新のサンプルにより連続して
更新される（第３図Ｂ参照）。

第４図を参照してRD動作モードを説明する。
このモードでは、CCD２２は、上述の場合と同
様に、一定速度（例えば、400KHz）で入力信号
を連続してサンプリングし、選択されたサンプル
を、サンプル・カウンタにより決定される速度
で、WFM３２の1K語のブロツクに記憶する。し
かし、トリガ発生器４５（第１図）がトリガを検
知すると、波形サンプルは、前面パネル部５２で
設定されたポスト・トリガ数に達する迄連続して
記憶され、ポスト・トリガ数に達すると信号取込
みを停止する。尚、CCD２２での455個のサンプ
ル遅延の補償は、ポスト・トリガ数に含まれてい
る。トリガ発生時点に関し、信号のどの部分を、
WFM３２の最初の1K語ブロツクに記憶するか
は、選択されたポスト・トリガ数によつて決定さ
れる。一旦、波形がWFM３２に記憶されると、
時間軸がリセツトされ、第２の波形が、同じよう
に、取り込まれる。しかし、この第２の波形は、
スイツチＳ１を利用して、WFM３２の第２の1K
語ブロツクに記憶される。第２の波形が取り込ま
れている間、第１の波形がスイツチＳ２を利用し
て表示システム４２のCRT面上に表示される。
WFM３２の２個の1K語ブロツク間で、スイツチ
Ｓ１及びＳ２を切り変えることによつて、上述の
動作が繰り返えされる。したがつて、信号の最新
の取込み部分が常時表示される。

第５図に、ERD動作モードを示す。信号の選
択された部分が、先ずCCD２２Ａ−２２Ｂに取
り込まれ、次いで記憶回路３０に記憶される。こ
のモードでは、CCD２２Ａ−２２Ｂの60番目の
CCDチヤンネルが、TIME／DIVの設定で決まる
速度で、入力信号を連続してサンプリングする。
トリガ発生器４５がトリガ発生を検知すると、
CCD２２は、予め設定されたポスト・トリガ数
に達する迄、信号をサンプリングし、ポスト・ト
リガ数に達するとサンプリング動作を停止する。
CCD２２に記憶されたサンプルは、400KHzの速
度で記憶回路３０の第１の1K語ブロツクに記憶
される。波形が、記憶回路３０に一旦記憶される
と、時間軸がリセツトされ、次の波形が取り込ま
れる。上述のRD動作モードと同様に、第２の波
形が記憶回路３０の第２の1K語ブロツクに記憶
され、表示システム４２は取り込んだ最新の波形
を表示する。

ERD動作モードにおけるCCD２２の信号サン
プリング速度は、取込みデータを記憶回路３０に
記憶する速度よりもかなり速い。このモードでの
信号取込みは、フアースト・イン、スロー・アウ
トと呼ばれる。ERD動作モードでのCCDチヤン
ネル２２Ａ−２２Ｂの信号サンプリングは、他の
モードとは少し異る。即ち、他のモードでは、
CCD２２Ａ−２２Ｂは、同時に（例えば、クロ
ツクの前縁）で信号をサンプリングするが、
ERD動作モードでは、信号を交互に、例えば、
CCD２２Ａがクロツクの前縁で信号をサンプリ
ングすれば、CCD２２Ｂがクロツクの後縁で信
号をサンプリングする。この方法によつて、並列
CCDの上述の利点を損なうことなく、実時間の
信号サンプリング能力を向上させることができ
る。ERD動作モードで取り込まれる波形は、
CCD２２Ａ−２２Ｂの合計した長さ（910個のサ
ンプルに相当）によつて決まる。ERD動作モー
ドにおける時間分解能は、例えば、他のモードに
おける１目盛当り100サンプルよりも少ない例え
ば80サンプルに減少させてもよい。

第６図に示すETD動作モードでは、CCD２２
は、１波形取込み周期では充分なサンプルを取り
込むことができないので、記憶回路３０の1K語
ブロツク内で、複数の波形取込周期から得られた
波形から複合波形を合成している。つまり、入力
信号周波数が高くなるので、CCD２２は、１信
号取込み周期では、信号波形を再現するのに充分
な数のサンプルを取り込むことができない。した
がつて、記憶回路３０において正確な波形合成が
可能になるまで、後続する信号取込み周期中で更
にサンプルを取り込む必要がある。最初の信号取
込周期で取り込んだサンプルを、他の周期で取り
込んだサンプルと区別して記憶するために、第１
図の時間軸モード制御回路５０が、μP５４の制
御下で、トリガ発生と次のサンプル間の時間間隔
を測定し、夫々の取込周期で取り込んだサンプル
を、記憶回路３０の正確な記憶位置に記憶する。
入力信号（トリガ発生時）とクロツクは同期して
いないので、上述の時間軸修正は、信号波形の正
確な再現には不可欠である。しかし、サンプリン
グ・クロツク速度は予め定まつているので、夫々
の取込周期の最初のサンプルとトリカ発生の時間
間隔のみを計算すれば充分である。他の方法とし
て、米国特許第4251754号に開示された表示シス
テムの時間軸シフト技術を利用してもよい。尚、
ETD動作モードは、繰返し入力信号のみに有効
であることに留意されたい。第６図Ｂは取り込ま
れたサンプルを示し、第６図Ｃは表示システム４
２に表示された合成再現波形を示す。

第７図は、CCD駆動回路２０の一例を示す回
路図である。第７図において、トランジスタＱ１
−Ｑ２は、エミツタ結合抵抗器Ｒ１−Ｒ２及び電
流源トランジスタＱ３と共に、入力差動増幅器を
構成する。トランジスタＱ４−Ｑ５及びＱ６−Ｑ
７は２個のレベル・シフト段であり、トランジス
タＱ１−Ｑ２と共に、差動カスコード増幅器を構
成する。この増幅器の電圧利得は、抵抗器Ｒ１乃
至Ｒ６によつて略決まる。抵抗器Ｒ５は電圧利得
を設定するための可変抵抗器である。トランジス
タＱ８−Ｑ９は、振幅の圧縮及び信号による熱ひ
ずみに基づく増幅器の電圧利得変化を補償する誤
差修正段である。トランジスタＱ８は、差動信号
の正側部分を増幅して極性反転し、これを、トラ
ンジスタＱ７のエミツタ側の加算点で差動信号の
負側部分に加算する。差動信号の正側部分の振幅
が大きくなるに従つて、負側に加算される誤差修
正信号が大きくなるので、直線状の電圧利得が得
られる。トランジスタＱ９も同様の動作をする。
抵抗器Ｒ７の抵抗値は、ひずみを最小にするた
め、抵抗器Ｒ１−Ｒ２の抵抗値に対して適当な値
となるように選択される。演算増幅器Ａ１は、ト
ランジスタＱ６−Ｑ７のコレクタ出力電圧を一定
にするためのものである。

第８図は、第１図に示したCCD出力増幅器２
４及びスイツチ２５の具体回路図である。CCD
出力増幅器２４ａ−２４ｂの夫々の特性は、実質
的に同一なので、増幅器２４ａのみを示してあ
る。増幅器２４ａは、CCD２２Ａ−２２Ｂに対
する緩衝段として動作する１対のエミツクホロア
増幅段Ｑ１０−Ｑ１１と、電流源トランジスタＱ
１４を含む利得制御可能の差動増幅器Ｑ１２−Ｑ
１３を有する。ポテンシヨメータＲ９はCCD２
２Ａ−２２Ｂの利得を正確に調整するためのもの
である。差動増幅器Ｑ１２−Ｑ１３の電圧利得
は、基本的には抵抗器Ｒ１０−Ｒ１１によつて決
まる。しかし、１対のFET（電界効果型トランジ
スタ）Ｑ１５−Ｑ１６は、演算増幅器Ａ１０−Ａ
１１、抵抗器Ｒ１２−Ｒ２１は、CCD２２Ａ−
２２Ｂの利得を補償するために用いられる。この
利得制御の方法は、米国特許3710270号（特公昭
50−49708号に対応）に開示された方法に類似し
ている。同一容器（カプセル）内で熱的に結合し
た特性の揃つたFET対Ｑ１５−Ｑ１６は、可変
抵抗器として動作し、抵抗器Ｒ１６−Ｒ２１及び
FETQ１６は、ブリツジ回路を構成している。演
算増幅器Ａ１０は、抵抗器Ｒ１４−Ｒ１５の接続
点における差動増幅器Ｑ１２−Ｑ１３の零電圧
と、抵抗器Ｒ１６−Ｒ１７の接続点における電圧
を比較し、その出力電圧を、直列接続の抵抗器Ｒ
１６−Ｒ１９、及び抵抗器Ｒ２０−２１に印加す
る。一方、演算増幅器Ａ１１は、抵抗器Ｒ１７−
Ｒ１８及びＲ２０−Ｒ２１の夫々の接続点のブリ
ツジ電圧を比較し、その出力をFETQ１５−Ｑ１
６の夫々のゲートに加える。FETQ１５−Ｑ１６
のゲート電圧は、ブリツジ回路が平衡を保つよう
に変化するので、周囲温度の変化に拘らず、所定
のブリツジ平衡条件において、FETQ１５−Ｑ１
６のソース・ドレイン間抵抗を一定にする。抵抗
器Ｒ１９の抵抗値を変えれば、FETQ１５−Ｑ１
６のソース・ドレイン間抵抗を変えることができ
る。

スイツチ２５は、トランジスタＱ１２−Ｑ１３
に夫々接続した２対のベース接地のトランジスタ
Ｑ１７−Ｑ２０を有する。勿論、同様のトラント
スタ対が、チヤンネル２のCCD出力増幅器２４
ｂにも設けられている。抵抗分圧器Ｒ２２−Ｒ２
３及びＲ２４−Ｒ２５、演算増幅器Ａ１２、ダイ
オードＤ１−Ｄ２は、トランジスタＱ１７−Ｑ２
０のエミツタ電圧及びＱ１２−Ｑ１３のコレクタ
電圧を、電流源トランジスタＱ１４のコレクタ電
圧よりも低い所定電圧に維持するためのものであ
る。トランジスタＱ２１−Ｑ２４は、両チヤンネ
ルのカレント・ミラー回路を構成し、２対のトラ
ンジスタＱ２５−Ｑ２６及びＱ２７−Ｑ２８、及
びNORゲートＧは、スイツチ制御回路を構成す
る。基準電圧は、トランジスタＱ２６−Ｑ２８の
夫々のベースに印加される。

次に、第８図の回路の動作を説明する。入力端
子６０及び６２の一方或いは両方に高レベルの論
理信号が加えられると、NORゲートＧは低レベ
ルの論理信号を出力してトランジスタＱ２５をオ
フしＱ２６をオンするので、チヤンネル１のトラ
ンジスタＱ１７−Ｑ１８を動作状態とする。つま
り、チヤンネル１のCCD２２ａの出力が選択さ
れ、ADC２６でデジタル化される。カレント・
ミラー回路Ｑ２１−Ｑ２４は、トランジスタＱ１
８からの２個のプツシユプル（差動）出力を最大
限に利用するために用いられる。一方、入力端子
６２に低レベルの論理信号が加えられると、トラ
ンジスタＱ２７及びＱ２６がオフとなり、トラン
ジスタＱ２８及びＱ２５がオンとなるので、チヤ
ンネル２の出力が選択される。この場合、チヤン
ネル１の出力はトランジスタＱ１９〜Ｑ２０を介
して加算され接地されるので零となり、ADC２
６へは入力されない。

第９図は、第１図の表示回路３６を更に詳しく
示したブロツク図である。表示回路６３は、Ｙ−
Ｔ（電圧対時間）、Ｘ−Ｙ、読出し及びカーソル等
の表示モードを制御する。表示回路６３の他の機
能として、表示周期、ブランキング、記憶回路３
０からのデジタル・データの読出し等の制御があ
る。

モード制御データ・ラツチ回路６４は、デー
タ・バスを介してμP５４からセツト・アツプ・
データを受け、このデータを第９図の種々の回路
ブロツク及び他の関連する回路に供給する。表示
クロツク６５は時間軸回路４８からタイミング情
報を受ける。このタイミング情報は、表示回路を
記憶回路のＸ読取時間及びＹ読取時間スロツトと
同期させるために使用される。表示クロツク６５
は、更に、水平掃引速度クロツクを発生し、この
クロツクは、水平傾斜波信号をデジタル的に発生
させるために使用される。表示長カウンタ６６
は、水平掃引速度クロツク数を計数し、デジタル
水平傾斜波信号を発生する。このデジタル水平傾
斜波信号は、０から「２のｎ乗」、例えば1024ま
で連続して増加する一連のデジタル数である。表
示制御論理回路６７は表示長カウンタ６６の出力
をデコード（復号）して表示周期を開始し且つ終
了させる。Ｘ軸一時ラツチ回路６８及びＹ軸一時
ラツチ回路６９は、夫々、ラツチ波形データ・バ
スを介して、記憶回路３０からＸ及びＹ軸データ
を受ける。Ｙ軸データはDAC７０及びブランキ
ング論理回路７１に供給され、Ｘ軸データはマル
チプレクサ／ラツチ回路７２に供給される。この
回路７２は、記憶回路３０からのＸ軸データ或い
は表示長カウンタ６６からのデジタル傾斜波デー
タの何れかを選択し、選択したデータをDAC７
３に加える。ブランキング論理回路７１は、
CRTの選択ビームのブランキングを制御すると
共に、夫々の表示周期の終了点でビームを自動的
にブランキングし、且つ読出しモードにおいてデ
ータ間のブランキングを自動的に行う。ベクト
ル・フイルタ７４は、ベクトル・モードでは隣合
うドツトを結合して連続波形を表示するために用
いられるが、ドツト表示モードでは、第９図の回
路から外される。表示アナログ・バス・マルチプ
レクサ７５は、モード制御データ・ラツチ回路６
４のモード制御データ、垂直及び水平信号を受
け、これらの信号をμP５４に入力する。

次に、第９図を参照して表示回路３６の動作を
説明する。Ｙ−Ｔモードでは、記憶回路３０内の
WFM３２からのＹ軸データは、Ｙデータラツチ
回路６９を介してDAC７０に供給される。表示
長カウンタ６６は、Ｘ軸データ（或いはデジタル
傾斜波信号）を出力し、このデータは、マルチプ
レクサ／ラツチ回路７２を介して水平軸のDAC
７３に供給される。DAC７０及び７３からの変
換されたＹ及びＸアナログ出力は、適当に増幅さ
れた後、ベクトル・モード或いはドツト・モード
の何れのモードにおいても、表示システム４２に
ドツトで表示される。表示長カウンタ６６及びマ
ルチプレクサ／ラツチ回路７２は、記憶回路３０
の表示アドレス発生器と同一速度でクロツクされ
るので、等しい水平間隔でドツトを表示し、
CRT面上に入力信号波形を再現する。

Ｘ−Ｙモードは、WFM３２からのＸ軸波形デ
ータがＸ軸傾斜波データとなつている以外は、上
述したＹ−Ｔモードに類似している。即ち、Ｘ読
取時間スロツトの間にWFM３２から読み出され
たＸ軸データがＸ軸一時データ・ラツチ回路６８
でラツチされ、同様に、Ｙ読取時間スロツトの間
にWFM３２から読み出されたＹ軸データがＹ軸
一時データ・ラツチ回路６９でラツチされる。ラ
ツチされたＸ及びＹ軸データは、夫々、同時に
DAC７０及び７３に加えられる。本実施例では、
Ｘ及びＹ軸データは、夫々、チヤンネル１及び２
の波形データである。表示周期は、表示長カウン
タ６６がその最大計数値を計数する迄続くので、
一方のチヤンネル（チヤンネル１）波形を他方の
チヤンネル（チヤンネル２）に対してプロツト表
示する。

読出しモードは、Ｘ−Ｙモードの変形である。
記憶された波形の位置順序を表わす文字及び数
字、トリガ設定、デルタ時間測定等の読み出され
たデータは、一連のＸ−Ｙ軸の座標点（マトリツ
クス点）として、WFM３２に記憶される。次
に、これらデータは、表示回路３６に読み込まれ
てＸ軸及びＹ軸一時データ・ラツチ回路６８及び
６９にラツチされ、Ｘ−Ｙモードの場合と同様
に、１表示周期の間にCRT面に表示される。尚、
上述のデータは、通常、CRT面の上部及び下部
に表示される。

カーソル・モードは、Ｘ−Ｙモードの変形であ
り、正確なデルタ時間測定を目的として、表示波
形の一方或いは両方に１個又は２個のカーソルを
表示するモードである。表示されるカーソルの水
平位置はμP５４によつて決定される。カーソル
（１個又は２個）の表示は、いくつかの異つた方
法で行われ、本発明の１実施例では、μP５４の
制御により、カーソル位置に位置するデータ点の
みから成る波形を、WFM３２に記憶する。記憶
された波形データは、上述した方法により、Ｘ−
Ｙ或いはＴ−Ｙモードで表示される。しかし、カ
ーソル・モードにすると、μP５４内に記憶され
たデータは、時分割で繰り返えし表示されるの
で、カーソル・ドツトは他のドツトよりも強い輝
度で明るく表示される。他の方法として、カーソ
ル位置データは、μP５４の記憶回路（RAM）に
記憶され、デジタル比較器により、表示長カウン
タ６６或いはＸ軸一時データ・ラツチ回路６８の
内容と比較される。比較された２個のデジタル・
データが一致すると、その比較出力をCRTの制
御グリツドに加え、ビームの輝度を制御する。

以上、表示回路の４種の基本的な動作を説明し
たが、カーソル・モードについて更に詳しく説明
する。

例えば、Ｙ−Ｔ波形表示モードでは、夫々の波
形は、所定数のサンプリング・ドツトを含む。サ
ンプリング密度が、100サンプリング／DIVとす
れば、1000個のサンプリング・ドツトによつて完
全な波形が合成される。カーソル点は、表示波形
及び測定の種類によつて変化するので、１個或い
は２個のカーソルを、極めて短い時間内に、意図
する波形位置に正確にデジタル的に位置付けする
のは容易でない。米国特許第3843873号（特開昭
55−36947号に対応）に開示されている方法或い
は技術は、この問題の解決に役立ちそうである。
しかし、この方法で使用されている回転式の制御
装置は、広い設置場所（周囲の空間）を必要とす
るので、余分の空間の少ない前面パネルに設ける
ことは問題である。しかし、本発明によるカーソ
ル表示では、２個の小型の押圧（プツシユ）スイ
ツチのみを用いて、デジタル手段（例えば、極性
反転可能のカウンタ）を制御している。

第１０図は、本発明に係るカウンタの制御方法
を示すフローチヤートである。カウンタのカウン
ト・アツプ或いはカウント・ダウンのために、
夫々カーソル・アツプ制御スイツチSu及びカー
ソル・ダウン制御スイツチSd（第１１図参照）を
使用する。先ず、スイツチSu（或いはスイツチ
Sd）がオンしているかどうかを判断する。スイ
ツチSuがオンしていれば、カウンタのカウント
数を１個だけ進める。次に、タイミング手段によ
り、スイツチSuがオンしている時間（ｔ）が第
１所定時間（T1）を超えているかどうかを判断
し、ｔ＞T1であれば、一連の第１クロツク・パ
ルスをカウンタに入力する。したがつて、カウン
タの計数を所定の第１速度で進める。次に、スイ
ツチSuがオンしている時間（ｔ）が第１所定時
間（T2）を超えているかどうかを判断し、ｔ＞
T2（但し、T2＞T1）であれば、第１クロツク・
パルスよりも速い一連の第２クロツク・パルスを
カウンタに入力し、カウンタの計数速度を前より
速くする。更に、スイツチSuがオンしていれば、
オンしている時間（ｔ）を第３、第４、……の所
定時間（T3、T4、……（但し、……＞T4＞T3
＞T2＞T1））と順次比較し、カウンタの計数速
度を速くする。したがつてカーソルが目的の波形
位置の近傍に達してスイツチSuをオフにする迄、
カーソル移動を加速する。尚、スイツチSdがオ
ンした場合は、カーソルの加速方向が逆である点
を除けば、上述の場合と同様に考えることができ
る。

第１１図は、カーソル発生器の１実施例のブロ
ツク図である。第１１図において、可逆カウンタ
７６は、アツプ／ダウン制御に応じてカウント・
アツプ或いはカウント・ダウンする10段（10ビツ
ト）カウンタであり、第１０図において説明した
スイツチSu及びSdを含むカーソル制御回路７７
によつて制御される。センサ７８は、スイツチ
Su或いはSdがオンしているかどうかを検知する
回路である。タイミング回路８０は、クロツク発
生器８１の制御により、スイツチSu或いはSdの
オン時間を測定し、更に、このオン時間に応じて
異つた速度（周波数）のパルスを出力するクロツ
ク速度制御回路８２を制御する。したがつて、可
逆カウンタ７６は、予め設定された加速制御に従
つてカウント・アツプ或いはカウント・ダウン
し、最終カウントを第１図のμP５４のRAMの所
定記憶位置に記憶する。例えば、RAMの４個の
記憶個所を、カーソル・データの記憶に当てる。

可逆カウンタ７６を蓄積レジスタに代え、クロ
ツク速度制御回路８２をインシデント・レジスタ
に代えてもよい。この場合、インシデント・レジ
スタのカウント数を、オン時間ｔに応じてμP５
４で制御し、スイツチSu或いはSdの何れがオン
するかによつて、蓄積レジスタのカウント数に加
算したり或いは蓄積レジスタのカウント数から減
算する。

第１２図は、カーソルを現在位置（縦軸のＡ）
から所望の位置Ｄに移動させる方法を説明するた
めの図である。スイツチSu或いはSdを時点t₀で
オンすると、カーソルは１ステツプだけ進み、ス
イツチSuがオフする時点t₂迄、期間T1（即ちt₁−
t₂）の間、加速されて移動する。時点t₂のカーソ
ル位置はＢであり、所望位置Ｄに近い。次に、ス
イツチSu或いはSdを、期間T2（t₂−t₃）の間、再
びオンにしてカーソルを更に所望位置Ｄに近い位
置Ｃに進める。更に、スイツチSu或いはSdのオ
ン／オフを繰り返えし、時点t_oで所望位置Ｄまで
カーソルを移動させる。位置Ｂが所望位置Ｄに充
分近ければ、上述の（t₂−t₃）の期間の操作を省
略して適当にカーソルを上下させればよい。所望
位置Ｄを超えて移動させた場合には、カーソルを
逆に移動させるようにスイツチSu或いはSdを操
作すればよい。

第１３図は、表示波形上にカーソルを表示した
様子を示した図である。第１３Ａ図は、チヤンネ
ル１及び２の波形上の２個の同一時点に夫々カー
ソル含む例を示した図である。このカーソル表示
は、整列（アラインド）カーソル表示と呼ばれ、
チヤンネル１及び２の波形が相互に時間的に関連
を有する場合に特に有用である。このカーソル・
モードは、チヤンネル１及び２の波形に対して同
一のカーソル・データを読み出すか、或いは、両
波形の記憶位置に同一のカーソル・データを記憶
することによつて実現できる。整列カーソル・モ
ードは、更に、チヤンネル１の波形のみを観測
し、次にカーソル点を固定したままチヤンネル２
の波形を観測する場合に有用である。第１３図Ｂ
は、チヤンネル１及び２の波形上のカーソルが
夫々時間的に独立している独立カーソル・モード
の表示例を示す図である。このモードでは、夫々
のチヤンネルのカーソル・データは独立して記憶
されていることは勿論である。尚、３以上の多チ
ヤンネルの場合にもこのカーソル・モードを適用
できる。

第１４図は、本願に係るデジタル・ストレー
ジ・オシロスコープのトリガ制御を説明するため
の表示波形図である。アナログ・シフト・レジス
タ或いはCCDを用いて、操作者は、プレ・トリ
ガ、ポスト・トリガ、或いはこれらの両方のトリ
ガを選択することができる。プレ・トリガは、ト
リガ時点以前の信号波形のみを表示するトリガモ
ードである。ポスト・トリガは、トリガ時点以後
の信号波形のみを表示するトリガモードであり、
従来のオシロスコープで利用できるトリガ・モー
ドである。プレ・トリガ及びポスト・トリガ・モ
ードのトリガ時点を制御することによつて、トリ
ガ発生時点をCRT面の任意の位置にすることが
できる。しかし、CRT面に表示される波形の位
置を選択することは非常に困難で且つ複雑な操作
を必要とする。ところが、本発明では、TIME／
DIVの設定に拘らず、各チヤンネルの波形が、水
平目盛当り所定数のデータ点（例えば、100サン
プリング／水平目盛）を有するので、この特徴を
利用すれば上述の問題は解決できる。

前面パネルに設けたトリガ位置制御スイツチの
位置を「０」にすると、CRT面上のトリガ発生
時点は最左端の目盛位置になるが、スイツチ位置
を大きくするに従つて、トリガ位置は１水平目盛
づつ右方向に移動する。トリガ位置制御スイツチ
の位置を例えば「５」とすれば、トリガ位置は、
第１４図の実線で示すように、CRT面の中央に
なる。一方、ポスト・トリガ・モードでは、トリ
ガ位置制御スイツチの位置を減少する方向に動か
せば、トリガ位置を１水平目盛づつ左方向に移動
させることができ、最左端目盛を超えて移動させ
ることも可能である。上述したように、プレ・ト
リガ或いはポスト・トリガ・モードの選択は、ト
リガ発生検知に関する信号取込みタイミングを制
御することにより行うことができる。トリガ発生
検知時点で、信号取込み及びWFM３２への信号
書込みを停止すれば、プレ・トリガを選択でき、
一方、ポスト・トリガは、トリガ発生検知後
WFM３２の記憶容量一杯に信号書込みを行つた
後に信号取込み動作を停止すればよい。例えば、
プレ・トリガ・モードにおいて、トリガ発生後、
100個の波形データ・サンプルをWFM３２に記
憶するまでに、取り込んだ波形データの書込みが
停止しなければ、トリガ時点は遅延して左端から
２番目の目盛に表示される。これにより、トリガ
位置制御装置を１度作動させる毎に、一定数（例
えば100）をデジタル的に加算又は減算するよう
構成する。したがつて、スイツチを10回動作させ
るのみで、トリガ位置をCRT面の全体に渡つて
移動させることができる。

以上説明したとおり、本発明によるデジタル・
ストレージ・オシロスコープは、並列接続した１
対のアナログ・シフト・レジスタに共通の入力信
号を印加し、夫々共通の出力増幅器で増幅する構
成にしている。即ち、入力信号は低周波（信号取
込み用時間軸が低速）の場合には、各アナログ・
シフト・レジスタを一体として同時に動作させる
と共に、高周波の場合には別体として交互に動作
させることにより高周波ないしは高速信号の高速
取り込みを可能にしている。更に詳述すると、時
間軸（TIME／DIV）の設定が、例えば20s乃至
100ｍｓの超低速の場合及び50ｍｓ乃至500μsの低
速の場合には、１対のアナログ・シフト・レジス
タを一体として同時に動作させる。その為に、得
られる信号出力は大きく、雑音、ドリフト、電荷
漏洩、更に共通モード成分が効果的に排除でき
る。また前者の場合には、ロール・モードで常時
例えば1K語分の最新データが連続して表示装置
に表示され、後者の場合は実時間デジタル化モー
ドで最新の1K語分の選択された波形部分が静止
して表示される。

一方、例えば200μs乃至2μsの中速と、1μs乃至
50nsの高速では、各アナログ・シフト・レジスタ
を別々に異なる時間で交互に動作させることによ
り、２個のアナログ・シフト・レジスタを所謂イ
ンターリーブして動作させ、高周波ないしは高速
信号の取り込みを可能にする。即ち、前者の場合
には、例えばクロツク信号の前縁と後縁で入力信
号を交互にサンプリングしてメモリにストアする
拡張実時間デジタル化モードで動作でき、後者の
場合には、周期的入力信号の異なる部分を複数周
期にわたりサンプリングして合成することにより
極めて高周波の入力信号まで取込むことが可能に
なる。

尚、この場合に１対のアナログ・シフト・レジ
スタには共通の入力信号が供給され、しかも両出
力を共通の出力増幅器で増幅する構成にしている
ので、入力信号の取込み方の違いによる回路構成
の変更が極めて容易である。したがつて、本発明
は、広範囲の時間軸を有し各種信号を表示観測す
る汎用デジタル・ストレージ・オシロスコープに
使用して極めて好適である。

更に又、本発明には、各種カーソル表示機能や
各種設定表示等の機能を付加して測定の便に供す
ることができる。

以上、本発明の好適実施例を説明したが、所謂
当業者は本実施例の変形・変更を行うことは容易
である。

【図面の簡単な説明】

第１図は本発明に係るデジタル・ストレージ・
オシロスコープの簡単なブロツク図、第２図は本
発明のアナログ・シフト・レジスタの詳細なブロ
ツク図、第３図乃至第６図は夫々本発明の４種の
動作モードの基本を説明するための簡単なブロツ
ク図及び波形図、第７図及び第８図は夫々本発明
のアナログ・シフト・レジスタの重要部分の回路
図、第９図は本発明に使用される表示回路の詳細
なブロツク図、第１０図乃至第１３図は本発明に
係るデジタル・ストレージ・オシロスコープに用
いて好適なカーソル発生器を説明する図、第１４
図は本発明に係るデジタル・ストレージ・オシロ
スコープの位置制御を説明するための図である。１２：前置増幅器、１８：CCD（電荷結合素
子）回路、２２ａ，２２ｂ：CCD、２６：ADC
（アナログ・デジタル変換器）、３０：記憶回路、
３６：表示回路、３７：DAC（デジタル・アナロ
グ変換器）、４４：トリガ回路、４８：時間軸回
路、５２：前面パネル部、５４：μP（マイクロ・
プロセツサ）、５６：電源回路。

Claims

【特許請求の範囲】１アナログ・シフト・レジスタを入力信号に応
じて選択し得る低速から高速の時間軸で動作さ
せ、低周波から高周波の広範囲の入力信号を取込
むデジタル・ストレージ・オシロスコープにおい
て、共通入力信号を受ける並列接続された１対のア
ナログ・シフト・レジスタと、該１対のアナログ・シフト・レジスタの出力に
接続された共通の出力増幅器と、該出力増幅器の出力信号をデジタルデータに変
換するアナログ・デジタル変換器と、該アナログ・デジタル変換器からのデジタルデ
ータをストアするデジタルメモリと、該デジタルメモリにストアされたデジタルデー
タをアナログ信号に変換して入力信号波形を再現
表示する表示装置と、上記１対のアナログ・シフト・レジスタを上記
時間軸の設定が低速の場合は一体として同時に動
作させ、高速の場合には交互に動作させると共に
上記出力増幅器、上記デジタルメモリ及び上記表
示装置の動作を制御してロールモード、実時間デ
ジタル化モード、拡張実時間デジタル化モード及
び等価時間デジタル化モードで動作するようにす
る制御手段とを具えることを特徴とするデジタル・ストレー
ジ・オシロスコープ。