JPH0623789B2

JPH0623789B2 - 信号観測装置

Info

Publication number: JPH0623789B2
Application number: JP63323558A
Authority: JP
Inventors: ペイハワ・ロ; トラン・ソング
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1987-12-23
Filing date: 1988-12-23
Publication date: 1994-03-30
Anticipated expiration: 2009-03-30
Also published as: US5115404A; JPH01199168A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、入力信号がエリアシング状態かに応じて、取
り込んだ入力信号の表示を最適にする信号観測装置に関
する。

［従来の技術及び発明が解決しようとする課題］デジタル・ストレージ・オシロスコープの如き信号観測
装置は、一定周波数のサンプリング・クロックに応じて
入力信号をデジタル化して、一連のサンプル値を発生
し、これらサンプル値を表示メモリ内に蓄積する。表示
メモリは、所定数、例えば１０２４個のサンプル値のみ
を蓄積できる。このオシロスコープをイネーブルして、
高周波成分を含む信号を取り込むには、高サンプリング
周波数、例えば、１００ＭＨｚで入力信号をサンプリン
グできるようにデジタイザ（アナログ・デジタル変換装
置）を設計する。１００ＭＨｚのサンプリング周波数に
おいて、約１０μｓの間に１０２４個のサンプル値を発
生する。しかし、オシロスコープのユーザは、１０μｓ
以上の期間にわたって入力信号を取り込めるようにした
いかもしれない。１０２４個のサンプル値しか蓄積でき
ないならば、これは、有効サンプリング周波数を例えば
１０ＭＨｚに減少しなければならないことを意味する。
これは、独立した記録クロックを用いて、表示メモリへ
のサンプル値の書込みを制御して行う。サンプリング・
クロック周波数が１００ＭＨｚで、表示クロック周波数
が１０ＭＨｚならば、記録クロックにより、１０個おき
のサンプル値を表示メモリに書込み、他の９個のサンプ
ル値を捨てる。

入力信号の周波数成分が記録クロック周波数の半分未満
ならば、１０個に１個の蓄積したサンプル値の一揃いか
ら、入力信号波形を正確に再生できる。しかし、入力信
号の周波数成分が記録クロック周波数の半分より高い
と、入力信号を表示メモリに書込んだ時に、この入力信
号にエリアシングが生じ、１０個に１個のサンプル値か
らは、その波形を再生できない。入力信号にエリアシン
グが生じた時でも、この入力信号の包絡線は、有効且つ
有用な情報である。波形の包絡線を保存する方法は、記
録イベント間の最大及び最小サンプル値を蓄積する。し
かし、従来のデジタル蓄積オシロスコープには、入力信
号に実際にエリアシングが起きているか否かを判断する
手段がなかった。

エリアシングが生じた入力信号に関する有効な情報を記
録するために、データ取り込みに包絡線モードを用いる
ことが知られている。１９８１年６月２日に発行された
ダゴスティノ等による米国特許第４２７１４８６号（特
公昭５８−４７６６１号に対応）は、各記録クロック・
パルス毎に２個のサンプル値を蓄積することを開示して
いる。これら２個のサンプル値は、前の記録クロック周
期内に生じた最大サンプル値及び最小サンプル値であ
る。これら最大サンプル値及び最小サンプル値は、実際
に生じた順序に関係なく表示メモリに蓄積される。この
表示メモリの内容を用いて、入力信号の包絡線の表示を
行う。

１９７７年８月２日に発行されたクアートン等による米
国特許第４０３９７８４号は、デジタル最小／最大ベク
トルＣＲＴ表示を開示しており、記録クロック周期中
に、最小及び最大サンプル値を識別する。識別したサン
プル値がより適するかを判断し、このより適するサンプ
ル値を蓄積する。適さないサンプル値を保持しておくか
の判断も行なう。保持しておくと判断したならば、次の
記録クロック周期中、そのサンプル値を蓄積する。

１９７９年３月６日に発行されたキャイザック等による
米国特許第４１４３３６５号は、電気信号を取り込み蓄
積する装置を開示している。この信号の波形瞬間を基本
的な時間間隔に分割し、各間隔期間中、信号の最大及び
最小振幅値を決める。これら最大及び最小値を蓄積す
る。

しかし、これら従来技術は、実際に生じた最大サンプル
値と最小サンプル値の順序を識別していなかった。ま
た、入力信号に実際にエリアシングが起きているか否か
も判断していなかった。よって、取り込んだ入力信号を
最適に表示できなかった。

したがって、本発明の目的は、取り込んだ入力信号を最
適に表示できる信号観測装置の提供にある。

本発明の他の目的は、入力信号にエリアシングが起きて
いるか否かに応じて、取り込んだこの入力信号を最適に
表示できる信号観測装置の提供にある。

［課題を解決するための手段及び作用］本発明は、記録間隔中に生じたｎ個の一連のサンプル値
を処理するのに、どのサンプル値が最小で、どのサンプ
ル値が最大かを判断する。最小値が最大サンプル値の前
に生じたか後に生じたかに応じて、この最小サンプル値
を第１及び第２メモリ部分の一方にロードし、最大サン
プル値を第１及び第２メモリ部分の他方にロードする。

好適には、上述の処理をｍ回繰返す。そして、２ｍ個の
サンプル値を蓄積し、その後、蓄積したサンプル値を読
出し、これにより表示を行う。各記録間隔において、時
間に対するサンプル値の変化比率の符号が、記録間隔中
に２回以上変わったかに応じて、エリアシングが生じた
かを判断する。もしそうならば、その記録間隔中に読出
したサンプル値を用いて、２個のトレースを表示す。こ
れらトレースは、その間隔中に２個のメモリ部分内に蓄
積された値を夫々表す。すなわち、入力信号の包絡線を
表示する。そうでなければ、２個のメモリ部分内に蓄積
された値を用いて、最大サンプル値及び最小サンプル値
の生じた順に、単一のトレースを表示する。

［実施例］添付図は、本発明の好適な実施例のブロック図である。
信号観測装置であるデジタル蓄積オシロスコープは、取
り込み部分８及び表示部分１６を具えており、シングル
・ショット取り込みモードで動作可能である。このシン
グル・ショット取り込みモードにおいて、オシロスコー
プは、先ず、取り込み状態となり、次に、表示状態にな
る。取り込む部分８は入力端子２を有し、この端子によ
り、オシロスコープは、被試験回路からのアナログ信号
を受ける。この入力端子２は、アナログ・デジタル変換
器（ＡＤＣ）４に接続されている。このＡＤＣ４は、サ
ンプリング・クロック発生器６発生するサンプリング・
クロック（／ＣＬＫ）の制御により、入力信号をデジタ
ル化する。よって、ＡＤＣ４は、サンプリング・クロッ
ク周波数で生じる一連のデジタル・データ・ワードから
成るデジタル信号をその出力端に発生する。一連のデー
タ・ワードが０．０１μｓの間隔で発生している場合、
サンプリング・クロック周波数は、例えば、１００ＭＨ
ｚである。サンプリング・クロック・パルスの立下り縁
で、入力信号をサンプリングする。サンプリング・クロ
ック・パルスの立ち上がり縁に応じて、他の動作を実行
する。また、立下り縁でサンプリングすることにより、
他の動作を実行したときに、ＡＤＣ４の出力を確実に安
定させる。勿論、他の動作をサンプリング・クロック・
パルスの立下り縁に応答して実行するならば、このクロ
ック・パルスの立ち上がり縁にて入力信号をサンプリン
グしてもよい。

表示部分１６は、表示メモリ１８及び陰極線管（ＣＲ
Ｔ）２０を具えている。表示メモリ１８は、２個の部分
１８２及び１８４から成り、夫々の部分は、５１２個の
独立にアドレス指定可能な記憶位置を有する。メモリの
これら２個の部分の読出し及び書込みアクセスは、マル
チプレクサ（ＭＵＸ）２６Ｗ及び２６Ｒと、制御ロジッ
ク回路６０が発生する読出し及び書込みイネーブル信号
とにより制御する。なお、制御ロジック回路６０は、メ
モリ部分選択手段となる。アドレス・カウンタ２２は、
記録クロック発生器３０の制御下で動作し、一連の１０
ビット・デジタル・アドレス・ワードを発生する。取り
込み状態において、アドレス・ワードの上位９ビットを
用いて、表示メモリ１８の両方の部分をアドレス指定す
る。表示状態において、カウンタ２２が発生したアドレ
ス・ワードを用いて、表示メモリ１８をアドレス指定す
るばかりでなく、表示器であるＣＲＴ２０の電子ビーム
の水平偏向も制御する。このために、水平デジタル・ア
ナログ変換器（ＨＤＡＣ）２４により電圧信号を発生
し、ＣＲＴ２０の水平偏向回路（図示せず）に供給す
る。ＨＤＡＣ２４のダイナミック・レンジは、１０進０
に対応する値のアドレス・ワードにより、電子ビームが
ＣＲＴのスクリーンの左端に向かい、１０進１０２３に
対応する値のアドレス・ワードにより、電子ビームがＣ
ＲＴスクリーンの右端に向かうようになっている。

記録クロック周波数は、調整可能である。間隔が約１０
０μｓ以上の入力信号の波形を観測するのが望ましいな
らば、１０ＭＨｚの記録クロック周波数を用いることが
できる。サンプリング・クロック周波数が１００ＭＨｚ
ならば、記録クロック周期は、サンプリング・クロック
周期の１０倍に対応する。入力信号が、５ＭＨｚよりも
高い周波数成分を含んでいると、この入力信号にエリア
シングが生じる。各記録クロック周期の終わりにて、記
録クロック発生器３０は、リセット・パルスを発生す
る。

取り込み部分８は、最小値検出回路８２及び際大値検出
回路８４を具えている。これら最小値検出回路及び最大
値検出回路は、レジスタ８２１及び８４１を夫々具えて
おり、これらレジスタは、オア・ゲート８２３及び８４
３からロード・イネーブル信号を夫々受ける。リセット
・パルスをオア・ゲート８２３及び８４３に供給するの
で、リセット・パルス後にＡＤＣ４が発生した第１デー
タ・ワードがレジスタ８２１及び８４１にロードされ
る。ＡＤＣから新たなデータ・ワードの各々を受けるの
で、これらを比較器８２２及び８４２にて、レジスタ８
２１及び８４１の内容と夫々比較する。新たなデータ・
ワードの値がレジスタ８２１に蓄積された値よりも小さ
いと、最小値比較器８２２はその出力端にロジック１を
発生する。そうでなければ、最小値比較器８２２はロジ
ック０を発生する。同様に、新たなデータ・ワードがレ
ジスタ８４１に蓄積された値よりも大きければ、最大値
比較器８４２がロジック１を発生する。また、そうでな
ければ、ロジック０を発生する。比較器８２２及び８４
２の出力は、夫々ゲート８２３及び８４３の第２入力と
なるので、比較器８２２又は８４２は、ロジック１をロ
ード・イネーブル信号としてレジスタ８２１又は８４１
に供給する。その結果、新たなデータが、場合に応じ
て、レジスタ８２１又は８４１に書き込まれる。

比較器８２２又は８４２が発生したロジック１をＲＳフ
リップ・フロップ８６にも供給する。記録クロック周期
期間中に、最終サンプリング・クロック・パルスの立下
り縁にて、制御ロジック回路６０は、フリップ・フロッ
プ８６のＱ出力の状態をサンプリングする。記録クロッ
ク周期の終わりにて、Ｑ出力がロジック０ならば、レジ
スタ８２１がレジスタ８４１よりも最近に（後に）更新
されたことを意味する。同様に、Ｑ出力がロジック１な
らば、レジスタ８４１がレジスタ８２１よりも最近に
（後に）更新されたことになる。よって、フリップ・フ
ロップ８６のＱ出力は、レジスタ８２１及び８４１が更
新された順序を表す。すなわち、フリップ・フロップ８
６は、記録期間毎に最小値が最大値の前に生じたか、後
に生じたかを検出する順序検出手段となる。

ＡＤＣ４の出力をエリアシング検出器１０に供給する。
このエリアシング検出器１０は、ＡＤＣ４が出力し、サ
ンプリング・クロックの立下り縁にて更新されるデータ
・ワードを受けるレジスタ１０２を具えている。よっ
て、レジスタ１０２の出力は、その入力と同じである
が、１サンプリング・クロック周期だけ遅延している。
レジスタ１０２の出力を減算器１０４の一方の入力端に
供給する。この減算器１０４は、他の入力端に、現在の
データ・ワードを受ける。よって、減算器１０４の出力
は、端子２に供給された波形の傾斜を表す。

減算器１０４の出力を閾値回路１０６に供給する。この
閾値回路１０６は、２個の出力端子１０８及び１１０を
有する。閾値回路１０６が受けた入力信号が正ならば、
即ち、正の傾斜値を表せば、端子１０８はロジック１で
ある。また、この入力信号が負（負の傾斜値）ならば、
端子１０８はロジック０である。減算器１０４の出力信
号の絶対値が所望閾値よりも大きければ、端子１１０は
ロジック１である。また、減算器１０４の出力信号がそ
の閾値以下ならば、端子１１０はロジック０である。端
子１０８は、Ｄ型フリップ・フロップ１１２のＤ入力端
子に接続する。フリップ・フロップ１１２のＱ出力端子
は、Ｄ型フリップ・フロップ１１４のＤ入力端子に接続
し、このフリップ・フロップ１１４のＱ出力端子は、Ｄ
型フリップ・フロップ１１６のＤ入力端子に接続する。
閾値回路１０６の端子１１０をアンド・ゲート１１８に
接続する。このアンド・ゲート１１８は、他方の入力端
にサンプリング・クロック信号（ＣＬＫ）を受け、その
出力端は、フリップ・フロップ１１２のクロック入力端
子に接続している。よって、閾値回路１０６の出力端子
１１０がロジック１になるまで、フリップ・フロップ１
１２は、アンド・ゲート１１８に供給されたクロック・
パルスを受けない。これは、アナログ入力信号にエリア
シングが生じたかを判断する際に、例えば、ノイズによ
るＡＤＣ出力信号値の不安定さの影響を確実に除去でき
る。端子１１０がロジック１であると仮定すると、次の
サンプリング・クロック・パルスの立ち上がり縁にて、
端子１０８のロジック状態がフリップ・フロップ１１２
のＱ出力端にクロックされる。

端子１０８及びフリップ・フロップ１１２のＱ出力端子
を排他的オア・ゲート１３２の夫々の入力端に接続す
る。この排他的オア・ゲート１３２の出力端は、オア・
ゲート１２４、１３４及びアンド・ゲート１３６、１３
８を介して、フリップ・フロップ１１４及び１１６のク
ロック入力端に夫々接続する。サンプリング・クロック
発生器６からクロック信号を受けるアンド・ゲート１３
６及び１３８は、同期用に設けている。よって、フリッ
プ・フロップ１１２のＱ出力がそのＤ入力と異なるロジ
ック状態のとき、クロック・パルスの立ち上がり縁に
て、フリップ・フロップ１１４及び１１６をクロックす
る。

フリップ・フロップ１１２及び１１４のＱ出力端を排他
的オア・ゲート１２６の対応入力端に接続し、フリップ
・フロップ１１４及び１１６のＱ出力端を排他的オア・
ゲート１２８の対応入力端に接続する。ゲート１２６及
び１２８の出力端は、アンド・ゲート１３０に接続す
る。フリップ・フロップ１１４のＱ出力がフリップ・フ
ロップ１１２及び１１６のＱ出力のロジック状態と異な
る場合のみ、アンド・ゲート１３０がロジック１出力を
発生する。

エリアシング検出器１０は、２個のＤ型フリップ・フロ
ップ１２０及び１２２から成る初期化回路を含んでい
る。記録クロック周期の終わりにて、フリップ・フロッ
プ１２０のＤ入力端子はリセット・パルスを受けるの
で、そのＱ出力端子は、次のサンプリング・クロック・
パルスにて、高に変化する。フリップ・フロップ１２０
のＱ出力端子を、フリップ・フロップ１２２のＤ入力端
子及びオア・ゲート１２４に接続する。よって、リセッ
ト・パルス後の第２サンプリング・クロック・パルスに
て（フリップ・フロップ１１２のＱ出力が、新たな記録
クロック周期の開始にて、波形の傾斜の傾きの方向を表
す時）、フリップ・フロップ１１４がクロックされるの
で、フリップ・フロップ１１４のＱ出力のロジック状態
は、初期傾向方向を表す。同様に、リセット・パルス後
の第３サンプリング・クロック・パルスにて、フリップ
・フロップ１２２のＱ出力端子が高になり、フリップ・
フロップ１１６がクロックされるので、フリップ・フロ
ップ１１６のＱ出力のロジック状態は、初期傾斜方向を
表す。

減算器１０４が発生した初期傾斜値が正ならば、フリッ
プ・フロップ１１２、１１４及び１１６のＱ出力は、ロ
ジック１に初期化される。その後、減算器１０４が負の
傾斜値を発生すると、閾値回路１０６の出力端子１０８
はロジック０になる。排他的オア・ゲート１３２の２つ
の入力が異なっているので、ゲート１３２の出力はロジ
ック１となり、フリップ・フロップ１１４及び１１６が
クロックされる。しかし、フリップ・フロップ１１２の
Ｑ出力がロジック１なので、フリップ・フロップ１１４
のＱ出力はロシッグ１を維持する。次のサンプリング・
クロック・パルスにて、フリップ・フロップ１１２のＱ
出力端子は、ロジック０になる。その後、減算器１０４
が正の傾斜値を発生すると、閾値回路１０６の出力端子
１０８はロジック１となるので、ゲート１３２の出力が
フリップ・フロップ１１４及び１１６にクロックされる
と共に、フリップ・フロップ１１２のＱ出力端のロジッ
ク０がフリップ・フロップ１１４のＱ出力端にクロック
される。次のサンプリング・クロック・パルスにて、フ
リップ・フロップ１１２のＱ出力がロジック１になる。
ゲート１３０が受ける両入力がロジック１になり、ゲー
ト１３０がロジック１出力を発生する。次の記録クロッ
ク周期の初めにて、エリアシング検出器が初期化される
まで、ゲート１３０の出力はロジック１を維持する。

同様に、記録間隔期間中に、傾斜が初め負で、正とな
り、今一度負になると、ゲート１３０がロジック１出力
を発生することが判る。よって、記録クロック周期期間
中に、アナログ入力信号の波形の傾きに少なくとも２つ
の変化があると、アンド・ゲート１３０はロジック１出
力信号を発生する。

アンド・ゲート１３０の出力は、エリアシング検出器１
０の出力である。リセット・パルス前の最終サンプリン
グ・クロック・パルスの１つの縁（立ち上がり、又は立
下り）にて、アンド・ゲート１３０の出力状態をサンプ
リングし、その結果を制御ロジック回路６０に供給す
る。制御ロジック回路６０は、連続した記録クロック周
期に対応する１０２４個の１ビット記憶位置を有する蓄
積要素６２を具えている。記録クロック周期の終わりに
て、アンド・ゲート１３０の出力がロジック１である
と、蓄積要素６２の対応ビットがセットされる。

各記録クロック周期の終わりにて、適切な制御信号を取
り込み部分８及び表示メモリ１８に供給することによ
り、最小値レジスタ８２１及び最大値レジスタ８４１の
内容を表示メモリ１８に転送する。フリップ・フロップ
８６が発生した出力信号に応じて、レジスタ８２１及び
８４１の内容をメモリ部分１８２及び１８４に書き込む
ように、制御ロジック回路６０がマルチプレクサ２６Ｗ
を設定する。すなわち、フリップ・フロップ８６の出力
がロジック０ならば、最小値レジスタ８２１の内容がメ
モリ部分１８４にロードされ、最大値レジスタ８４１の
内容がメモリ部分１８２にロードされる。また、フリッ
プ・フロップ８６の出力がロジック１ならば、レジスタ
８２１の内容がメモリ部分１８２にロードされ、レジス
タ８４１の内容がメモリ部分１８４にロードされる。

表示状態において、カウンタ２２が発生したアドレス・
ワードを表示メモリ１８及び水平ＤＡＣ（ＨＤＡＣ）２
４の両方に供給する。メモリ１８から連続的に読出した
データ・ワードは、垂直ＤＡＣ（ＶＤＡＣ）２８を介し
てＣＲＴ２０に供給する。表示メモリ１８の各記憶位置
は、１０ビットのデジタル・ワードを蓄積でき、そのダ
イナミック・レンジは、１０進０に対応する値のデータ
・ワードにより、電子ビームがＣＲＴの下縁に向かい、
１０進１０２３に対応する値のデータ・ワードにより、
電子ビームがＣＲＴの上端に向かうようになっている。

アドレス信号の上位９ビットにより、メモリからデータ
・ワードを読出す。入力信号にエリアシングがあると、
制御ロジック回路６０が制御するマルチプレクサ２６Ｒ
は、連続アドレス・ワードにて、交互に２個のメモリ部
分を選択するので、ＣＲＴ２０の電子ビームは、このＣ
ＲＴのスクリーン上に単一のトレースを書く。フリップ
・フロップ８６が発生する出力信号は、レジスタ８２１
及び８４１を更新する順序を反映するので、このトレー
スは、生じた表示点が表すデータ・ワードの順序を正確
に表す。蓄積要素６２の内容が、１つ以上の記録クロッ
ク周期期間中に、入力信号にエリアシングが生じたこと
を表すと、交互の掃引にて、メモリ部分１８２及び１８
４の対応位置の内容を読出す。すなわち、マルチプレク
サ２６Ｒが、ある掃引で、メモリ部分１８２を選択し、
次の掃引で、メモリ部分１８４を選択する。この方法に
おいて、エリアシングが検出される期間の記録クロック
周期期間中、最大トレース及び最小トレースをＣＲＴの
スクリーン上に書き込むので、エリアシングの生じた信
号の包絡線を表示できる。記録クロック期間中に、最大
及び最小サンプル値が生じる順序から、包絡線は独立し
ているので、エリアシングが検出されたかに応じて、サ
ンプル値のメモリへの書込みを制御する必要がない。エ
リアシングの生じた信号の包絡線のトレースの明るさ
は、エリアシングの生じない信号を表すトレースの半分
である。

上述は、本発明の好適な実施例について説明したが、本
発明の要旨を逸脱することなく種々の変形及び変更が可
能である。得に、本発明は、上述した特定の表示方法に
限定されない。例えば、蓄積したサンプル値を用いて、
１０２４ポイント以上の捕間波形の如く、より複雑な表
示も可能である。

［発明の効果］上述の如く本発明によれば、エリアシングが生じないと
きは、記録間隔期間毎の最大サンプル値及び最小サンプ
ル値をそれらの生じた順に表示でき、また、エリアシン
グが生じたときは、掃引毎に最大サンプル値及び最小サ
ンプル値を読出して包絡線を表示できる。よって、入力
信号のサンプリングによりエリアシングが生じたか否か
にかかわらず、最適な表示ができる。

【図面の簡単な説明】

添付図は、本発明の好適実施例のブロック図である。１０：エリアシング検出器２０：表示器６０：メモリ部分選択手段８２：最小値検出回路８４：最大値検出回路８６：順序検出手段１８２、１８４：メモリ部分

Claims

【特許請求の範囲】

【請求項１】記録間隔期間中に生じた一連のｎ個（ｎ
は、正の整数）のサンプル値を処理する信号観測装置で
あって、上記記録間隔期間毎に上記ｎ個のサンプル値の最小値を
求める最小値検出回路と、上記記録間隔期間毎に上記ｎ個のサンプル値の最大値を
求める最大値検出回路と、メモリ部分と、表示器と、上記記録期間毎に上記最小値が上記最大値の前に生じた
か、後に生じたかを検出する順序検出手段と、上記記録間隔期間中におけるサンプル値の変化比率の符
号の変化に応じて、エリアシングが発生したか否かを判
断するエリアシング検出器と、上記順序検出手段の検出結果に応じて上記最小値及び上
記最大値を上記メモリ部分にロードし、上記エリアシン
グが発生しなかったと上記エリアシング検出器が判断し
た場合、上記最小値及び上記最大値の生じた順序で上記
表示器に表示するように上記メモリ部分の読出しを制御
し、上記エリアシングが発生したと上記エリアシング検
出器が判断した場合、上記最小値によるトレース及び上
記最大値によるトレースによる包絡線を上記表示器に表
示するように上記メモリ部分の読出しを制御するメモリ
部分選択手段とを具えた信号観測装置。