JP3467343B2 - Ｐｒｍｌチャネルのためのビタビ検出器を実現するための装置 - Google Patents
Ｐｒｍｌチャネルのためのビタビ検出器を実現するための装置Info
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号処理の分野に関す
るものであり、さらに詳しくは部分的応答（ＰＲＭＬ）
読出しチャネルでの信号処理に関するものである。
るものであり、さらに詳しくは部分的応答（ＰＲＭＬ）
読出しチャネルでの信号処理に関するものである。
【０００２】
【従来の技術】音声およびデータ信号の通信はアナログ
信号をデジタル信号へ変換することによって行われるこ
とが多い。そのあと、これらのデジタル信号は必要なら
アナログへと変換されて送信装置から受信装置へと送信
され、ユーザーに伝えられる。このデジタル送信はアナ
ログチャネルを通じて行われることが多い。デジタル情
報はデジタル値を表す「符号」の形で送られる。場合に
よっては、隣接する符号が重なり合って符号間干渉とし
て知られる現象を起こすことがある。この干渉がデジタ
ル送信を悪化させ、デジタル情報の受信でエラーを生じ
ることがある。
信号をデジタル信号へ変換することによって行われるこ
とが多い。そのあと、これらのデジタル信号は必要なら
アナログへと変換されて送信装置から受信装置へと送信
され、ユーザーに伝えられる。このデジタル送信はアナ
ログチャネルを通じて行われることが多い。デジタル情
報はデジタル値を表す「符号」の形で送られる。場合に
よっては、隣接する符号が重なり合って符号間干渉とし
て知られる現象を起こすことがある。この干渉がデジタ
ル送信を悪化させ、デジタル情報の受信でエラーを生じ
ることがある。
【０００３】磁気記録チャネルでは悪化した形態でチャ
ネルから出力される２値符号シーケンスを復号する方法
が必要である。符号間干渉を受けるデジタル送信を受信
しまた復号するため、パルス検出器内の効果的な手段と
して、最大確度シーケンス推定（ＭＬＳＥ：Maximum-Li
kelihood Sequence Estimation） 復号がこれまで用い
られてきた。
ネルから出力される２値符号シーケンスを復号する方法
が必要である。符号間干渉を受けるデジタル送信を受信
しまた復号するため、パルス検出器内の効果的な手段と
して、最大確度シーケンス推定（ＭＬＳＥ：Maximum-Li
kelihood Sequence Estimation） 復号がこれまで用い
られてきた。
【０００４】部分的応答信号を用いると符号間干渉を有
利に扱うことができ、所定のチャネルの帯域幅を、さら
に効率的に利用することができる。部分的応答システム
では、調節された量の符号間干渉が許容される。部分的
応答システムは多項式 １＋Ｄ，１−Ｄ および (１−Ｄ
2) によって表され、これらはまたそれぞれ２重２値(du
obinary)、ダイコード (dicode) およびクラスIVとも呼
ばれている。
利に扱うことができ、所定のチャネルの帯域幅を、さら
に効率的に利用することができる。部分的応答システム
では、調節された量の符号間干渉が許容される。部分的
応答システムは多項式 １＋Ｄ，１−Ｄ および (１−Ｄ
2) によって表され、これらはまたそれぞれ２重２値(du
obinary)、ダイコード (dicode) およびクラスIVとも呼
ばれている。
【０００５】クラスIV部分的応答波形は２ビットの間隔
をおいて離れた２値波形の減算により形成される。この
プロセスが中間帯域の周波数を増強し、システムを高い
周波数と低い周波数の両方でのノイズとひずみに対して
強くする。これは従来型の誘導型ヘッドを用い、低い周
波数では信号があまりなく、間隔の喪失によって高い周
波数で大きい減衰が起こるような磁気記録チャネルでと
くに有用である。
をおいて離れた２値波形の減算により形成される。この
プロセスが中間帯域の周波数を増強し、システムを高い
周波数と低い周波数の両方でのノイズとひずみに対して
強くする。これは従来型の誘導型ヘッドを用い、低い周
波数では信号があまりなく、間隔の喪失によって高い周
波数で大きい減衰が起こるような磁気記録チャネルでと
くに有用である。
【０００６】デジタル検出のためのクラスIV部分的応答
信号はとくに磁気記録チャネルに適しているから、サン
プル振幅検出を磁気記録に適用することができる。デー
タエラーの伝播を最少限に抑えるために、信号を一連の
２値数に変える。次に、ノイズが存在する場合の最大確
度シーケンスを決定するための手順を適用することがで
きる。シーケンス検出により各ビットのシーケンスが検
出され、エラーを最少限に抑えるよう処理される。
信号はとくに磁気記録チャネルに適しているから、サン
プル振幅検出を磁気記録に適用することができる。デー
タエラーの伝播を最少限に抑えるために、信号を一連の
２値数に変える。次に、ノイズが存在する場合の最大確
度シーケンスを決定するための手順を適用することがで
きる。シーケンス検出により各ビットのシーケンスが検
出され、エラーを最少限に抑えるよう処理される。
【０００７】最大確度シーケンス推定、とくにビタビア
ルゴリズム、はノイズおよび符号間干渉の存在下で符号
（パルス）の検出を改善するのに用いられる。ＭＬＳＥ
は、ジー・デー・フォーニィ (G.D.Forney) による「ビ
タビアルゴリズム (The Viterbi Alghorithm) 」(Proce
edjngs of IEEE,Vol.61,No.3,March,1973,pp.268-278)
に、またアール・ダブリュー・ウッド (R.W.Wood) らに
よる「磁気記録チャネルにおけるクラスIV部分的応答の
ビタビ検出 (Viterbi Detection of Class IVPartial R
esponse on a Magnetic Recording Channel) 」、(IEEE
transactionson communications,Vol.COM-34,No.5,Ma
y,1986,pp.454-461) に述べられている。
ルゴリズム、はノイズおよび符号間干渉の存在下で符号
（パルス）の検出を改善するのに用いられる。ＭＬＳＥ
は、ジー・デー・フォーニィ (G.D.Forney) による「ビ
タビアルゴリズム (The Viterbi Alghorithm) 」(Proce
edjngs of IEEE,Vol.61,No.3,March,1973,pp.268-278)
に、またアール・ダブリュー・ウッド (R.W.Wood) らに
よる「磁気記録チャネルにおけるクラスIV部分的応答の
ビタビ検出 (Viterbi Detection of Class IVPartial R
esponse on a Magnetic Recording Channel) 」、(IEEE
transactionson communications,Vol.COM-34,No.5,Ma
y,1986,pp.454-461) に述べられている。
【０００８】符号間干渉の問題に対するビタビアルゴリ
ズムの使用に関する最も初期の文献の一つ〔コバヤシ(K
obayashi)：「デジタル磁気記録システムへの確率的復
号の適用 (Application of Probablistic Decoding to
Digital Magnetic RecordingSystems) 」(IBM Journal
of Research and Development,Vol.15,No.1,January197
1,pp.64-74)〕は、磁気記録チャネルのクラスIV部分的
応答に関するものであった。要点を述べると、このアル
ゴリズムによって格子(trellis)の分枝に沿って「最良
の」ルートを決定する反復方法が得られる。各分枝につ
いて、その分枝の確率の対数に対応する「メトリック
（距離）」を計算すると、ビタビアルゴリズムを用い
て、最高log確率を保存する経路、つまり最大確度シー
ケンスを決定することができる。受けたシーケンスを
（ａn）とすると（ここでｎは整数の時間指数）、すべ
ての可能な送信シーケンス（ｂn）から（ａn）を受ける
可能性が最も高いものを選ぶ。すなわち、（ｂn）を選
んでＰ（（ａn）｜（ｂn））を最大にする。
ズムの使用に関する最も初期の文献の一つ〔コバヤシ(K
obayashi)：「デジタル磁気記録システムへの確率的復
号の適用 (Application of Probablistic Decoding to
Digital Magnetic RecordingSystems) 」(IBM Journal
of Research and Development,Vol.15,No.1,January197
1,pp.64-74)〕は、磁気記録チャネルのクラスIV部分的
応答に関するものであった。要点を述べると、このアル
ゴリズムによって格子(trellis)の分枝に沿って「最良
の」ルートを決定する反復方法が得られる。各分枝につ
いて、その分枝の確率の対数に対応する「メトリック
（距離）」を計算すると、ビタビアルゴリズムを用い
て、最高log確率を保存する経路、つまり最大確度シー
ケンスを決定することができる。受けたシーケンスを
（ａn）とすると（ここでｎは整数の時間指数）、すべ
ての可能な送信シーケンス（ｂn）から（ａn）を受ける
可能性が最も高いものを選ぶ。すなわち、（ｂn）を選
んでＰ（（ａn）｜（ｂn））を最大にする。
【０００９】ビタビアルゴリズムではデータは受けたあ
とすぐには復号されない。その代わりに復号されるべき
桁のあとに所定のコーディング深さを有する一連のデー
タがまず集められる。次に、経路距離を計算することに
よって、現在復号すべき桁をはるかに越えて復号深さを
通して延び、そのような残存シーケンス (survivor seq
uense) の一つがデータ状態のそれぞれで終わっている
限られた数の可能なメッセージを選ぶ。各残存シーケン
スと実際に受けたデータの間の相関関係を考察中の復号
深さ全体について計算する。残存シーケンスの最高相関
を選んで唯一の残存シーケンスとする。復号深さ内で受
けたデジタル桁の最も初期のものを唯一の残存シーケン
スが正しいシーケンスであるという一時的仮定のもとに
恒久的な復号を行う。
とすぐには復号されない。その代わりに復号されるべき
桁のあとに所定のコーディング深さを有する一連のデー
タがまず集められる。次に、経路距離を計算することに
よって、現在復号すべき桁をはるかに越えて復号深さを
通して延び、そのような残存シーケンス (survivor seq
uense) の一つがデータ状態のそれぞれで終わっている
限られた数の可能なメッセージを選ぶ。各残存シーケン
スと実際に受けたデータの間の相関関係を考察中の復号
深さ全体について計算する。残存シーケンスの最高相関
を選んで唯一の残存シーケンスとする。復号深さ内で受
けたデジタル桁の最も初期のものを唯一の残存シーケン
スが正しいシーケンスであるという一時的仮定のもとに
恒久的な復号を行う。
【００１０】ＭＬＳＥの問題は、あるグラフ内を通る最
短ルートを見出す問題に似ている。ビタビアルゴリズム
は自然帰納的解法となる。このアルゴリズムは状態遷移
図と関連があることが多く、この図は図６に示すように
格子により表すことができる。図６の２状態格子で各ノ
ードは、所定時間における明白な状態を表す。各分枝は
次の瞬間での何らかの新しい状態への遷移を表す。
短ルートを見出す問題に似ている。ビタビアルゴリズム
は自然帰納的解法となる。このアルゴリズムは状態遷移
図と関連があることが多く、この図は図６に示すように
格子により表すことができる。図６の２状態格子で各ノ
ードは、所定時間における明白な状態を表す。各分枝は
次の瞬間での何らかの新しい状態への遷移を表す。
【００１１】図６の２状態格子については、上の分枝と
ノードは、（１）状態経路を表わし、下の状態分枝とノ
ードは（−１）または（０）状態経路を表わす。斜めの
分枝は、状態を変更する経路を示す。時間Ｋにおけるノ
ードメトリック（保存対数確度）は、Ｋ−１および経路
メトリックにおけるノードメトリックの関数にすぎな
い。ノードメトリックは次の式で表される。 ＭK(−１）＝max〔ＭK-1（−１）, ＭK-1（１）−ＹK−ＶT〕 （１） ＭK(１）＝max〔ＭK-1（１）, ＭK-1（−１）＋ＹK−ＶT〕 （２） ここで ＭK(−１）は、ｔ＝Ｋにおける（−１）メトリック値 ＭK(１） は、ｔ＝Ｋにおける（１）メトリック値 ＹK は、ｔ＝Ｋにおける信号振幅、 ＶT は、ＹKのためのスレッショルド値振幅、つ
まりシーケンスパルスとパルスなしの間の最も可能性の
高い値である。
ノードは、（１）状態経路を表わし、下の状態分枝とノ
ードは（−１）または（０）状態経路を表わす。斜めの
分枝は、状態を変更する経路を示す。時間Ｋにおけるノ
ードメトリック（保存対数確度）は、Ｋ−１および経路
メトリックにおけるノードメトリックの関数にすぎな
い。ノードメトリックは次の式で表される。 ＭK(−１）＝max〔ＭK-1（−１）, ＭK-1（１）−ＹK−ＶT〕 （１） ＭK(１）＝max〔ＭK-1（１）, ＭK-1（−１）＋ＹK−ＶT〕 （２） ここで ＭK(−１）は、ｔ＝Ｋにおける（−１）メトリック値 ＭK(１） は、ｔ＝Ｋにおける（１）メトリック値 ＹK は、ｔ＝Ｋにおける信号振幅、 ＶT は、ＹKのためのスレッショルド値振幅、つ
まりシーケンスパルスとパルスなしの間の最も可能性の
高い値である。
【００１２】ＶTをＹKとノイズの間の最も可能性の高い
値に等しくなるよう設定する。ＶTは、ＹKの平均ピーク
値によって、または所定のあるいはプログラム可能な値
によって設定できる。
値に等しくなるよう設定する。ＶTは、ＹKの平均ピーク
値によって、または所定のあるいはプログラム可能な値
によって設定できる。
【００１３】従って、ＭK-1（１）−ＹK−ＹT ≧ ＭK-1
(−１）、たとえば、ＭK（−１）≠ＭK-1（−１）のと
き、式（１）の状態に変化が起こる。ＭK-1（−１）＋
ＹK−ＶT ≧ ＭK-1（−１）のとき、たとえば、Ｍ
K（１）≠ ＭK-1（１）のとき、式（２）の状態に変化
が起きる。
(−１）、たとえば、ＭK（−１）≠ＭK-1（−１）のと
き、式（１）の状態に変化が起こる。ＭK-1（−１）＋
ＹK−ＶT ≧ ＭK-1（−１）のとき、たとえば、Ｍ
K（１）≠ ＭK-1（１）のとき、式（２）の状態に変化
が起きる。
【００１４】部分的応答クラスIV波形は、２個の独立し
た織り合わせダイコード（１−Ｄ）シーケンスと見なす
ことができ、各シーケンスは個別に復号することができ
る。エム・ジェー・ファーガソン (M.J.Ferguson) は、
その論文「２値部分的応答チャネルのための最適受信
(Optimal Reception for Binary Partioal Response Ch
annels) 」 (The Bell System Technical Journal,Vol.
51,No.2,pp.493-505,February 1972) で、２値部分的応
答チャネル（たとえば、１−Ｄ）のための簡単なビタビ
検出法を提唱している。ストレートフォワードビタビ検
出では、２つの状態に入る両方の確率を追跡し続ける必
要があり、確率の範囲は拘束されない。ファーガソンの
方法は２つの確率の間の差を追跡し続けるだけでよく、
この差の値は充分に拘束されている。時間ｋにおける式
（１）と（２）の２つの確率の間の差をΔkとすると、
ｙKは受信した信号の値であり、（上記の式（２）から
の）ＶTは１である。 ｛Δk−ｙK ＞ １ ならば、ｙK＋１ （「−」は遷移、「＋」は併合） Δk＋１＝｛−１＜ Δk−ｙK ＜ １ ならば、Δk （遷移なし、併合なし） （３） ｛Δk−ｙK ＜ −１ ならば、ｙK−１ （「＋」は遷移、「−」は併合）
た織り合わせダイコード（１−Ｄ）シーケンスと見なす
ことができ、各シーケンスは個別に復号することができ
る。エム・ジェー・ファーガソン (M.J.Ferguson) は、
その論文「２値部分的応答チャネルのための最適受信
(Optimal Reception for Binary Partioal Response Ch
annels) 」 (The Bell System Technical Journal,Vol.
51,No.2,pp.493-505,February 1972) で、２値部分的応
答チャネル（たとえば、１−Ｄ）のための簡単なビタビ
検出法を提唱している。ストレートフォワードビタビ検
出では、２つの状態に入る両方の確率を追跡し続ける必
要があり、確率の範囲は拘束されない。ファーガソンの
方法は２つの確率の間の差を追跡し続けるだけでよく、
この差の値は充分に拘束されている。時間ｋにおける式
（１）と（２）の２つの確率の間の差をΔkとすると、
ｙKは受信した信号の値であり、（上記の式（２）から
の）ＶTは１である。 ｛Δk−ｙK ＞ １ ならば、ｙK＋１ （「−」は遷移、「＋」は併合） Δk＋１＝｛−１＜ Δk−ｙK ＜ １ ならば、Δk （遷移なし、併合なし） （３） ｛Δk−ｙK ＜ −１ ならば、ｙK−１ （「＋」は遷移、「−」は併合）
【００１５】磁気記録チャネル出力を復号するためビタ
ビアルゴリズムを用いる先行技術の２つの例はドリボ他
(Dolivo et al.) の米国特許４,６４４,５６４および
アカンポーラ (Acampora) の米国特許４,０８７,７８７
である。ドリボ他は２つの残存シーケンスを用い、また
２つのメトリックの間の差を処理する方法を開示してい
る。ドリボ他では各サンプルを受けるから、先行技術の
特許は再帰的に新しい一対の残存シーケンスと新しい差
のメトリックを決定する。ドリボ他は速度の点で不利な
デジタル形式で実現され、実現するにはさらに電子回路
が必要である。さらに、電圧信号のリセットは希望する
ように自動的には行われない。
ビアルゴリズムを用いる先行技術の２つの例はドリボ他
(Dolivo et al.) の米国特許４,６４４,５６４および
アカンポーラ (Acampora) の米国特許４,０８７,７８７
である。ドリボ他は２つの残存シーケンスを用い、また
２つのメトリックの間の差を処理する方法を開示してい
る。ドリボ他では各サンプルを受けるから、先行技術の
特許は再帰的に新しい一対の残存シーケンスと新しい差
のメトリックを決定する。ドリボ他は速度の点で不利な
デジタル形式で実現され、実現するにはさらに電子回路
が必要である。さらに、電圧信号のリセットは希望する
ように自動的には行われない。
【００１６】これまでに製作されたビタビ検出器のほと
んどはデジタル回路で実現されるが、デジタル回路に内
在する速度，面積，コスト，電力散逸などの短所を回避
するために前置ＡＤ変換器などのアナログ装置を使用す
ると有利である。
んどはデジタル回路で実現されるが、デジタル回路に内
在する速度，面積，コスト，電力散逸などの短所を回避
するために前置ＡＤ変換器などのアナログ装置を使用す
ると有利である。
【００１７】アカンポーラはビタビ復号器を用いてお
り、これはタップ遅延線と経路メトリックの保存 (stor
ing) と更新 (updating) を含めた経路メトリック作用
を行うためのサンプルホールド回路により構成されてい
る。アカンポーラの経路メトリックは時間に拘束されず
に増加することができる。メトリックの溢出を防止する
ため１メトリックを任意にゼロに設定する。経路メトリ
ック間の差の一体性を保つために、このメトリックの当
初の値をまずすべての他のメトリックから差引く。簡単
で任意性の低い実現が望ましい。さらに、これらのタッ
プ遅延線は可変的遅延により実現される必要がある。
り、これはタップ遅延線と経路メトリックの保存 (stor
ing) と更新 (updating) を含めた経路メトリック作用
を行うためのサンプルホールド回路により構成されてい
る。アカンポーラの経路メトリックは時間に拘束されず
に増加することができる。メトリックの溢出を防止する
ため１メトリックを任意にゼロに設定する。経路メトリ
ック間の差の一体性を保つために、このメトリックの当
初の値をまずすべての他のメトリックから差引く。簡単
で任意性の低い実現が望ましい。さらに、これらのタッ
プ遅延線は可変的遅延により実現される必要がある。
【００１８】「デジタル磁気記録のためのアナログＣＭ
ＯＳビタビ検出器 (An Analog CMOSViterbi Detector f
or Digital Magnetic Recording) 」(Digest of Techni
calPapers IEEE International Solid-State Circuits
Conference,pp.213-215,February 1993) の中で述べら
れているように、マシューズ (Matthews) とスペンサー
(Spencer) は、当初のビタビ加算・比較・選択アルゴ
リズムにもとづいて、アナログビタビ検出器を製作し
た。デジタルシステムの代わりにアナログシステムを用
いて得られる利得は当初のビタビアルゴリズムの実現が
複雑なため相殺される。
ＯＳビタビ検出器 (An Analog CMOSViterbi Detector f
or Digital Magnetic Recording) 」(Digest of Techni
calPapers IEEE International Solid-State Circuits
Conference,pp.213-215,February 1993) の中で述べら
れているように、マシューズ (Matthews) とスペンサー
(Spencer) は、当初のビタビ加算・比較・選択アルゴ
リズムにもとづいて、アナログビタビ検出器を製作し
た。デジタルシステムの代わりにアナログシステムを用
いて得られる利得は当初のビタビアルゴリズムの実現が
複雑なため相殺される。
【００１９】
【発明の概要】本発明は部分的応答最大確度（ＰＲＭ
Ｌ：Partial-Response Maximum-Likelihood））チャネ
ルに使用する改良型ビタビ検出器を提供する。本発明は
アナログ回路を用いることにより、従来のデジタル構成
に必要なハードウェアの量を少なくし、システムの速度
を増すことができる。先行技術のアナログ構成はもっと
複雑なハードウェアともっと効率の低いアルゴリズムを
使用しているが、本発明はより効率の高いアルゴリズム
を実現するために、容易に実現できる回路を用いてい
る。
Ｌ：Partial-Response Maximum-Likelihood））チャネ
ルに使用する改良型ビタビ検出器を提供する。本発明は
アナログ回路を用いることにより、従来のデジタル構成
に必要なハードウェアの量を少なくし、システムの速度
を増すことができる。先行技術のアナログ構成はもっと
複雑なハードウェアともっと効率の低いアルゴリズムを
使用しているが、本発明はより効率の高いアルゴリズム
を実現するために、容易に実現できる回路を用いてい
る。
【００２０】本発明ではサンプルデータビタビ検出器が
サンプルアナログ入力信号を２つのスレッショルド値信
号と比較する。次に、比較手段の２値出力が残存シーケ
ンスレジスタへ送られ、その後の入力サンプルのための
新しいスレッショルド値信号を定式化するのに用いられ
る。ハードウェアは保存されたメトリック差を２つのス
レッショルド値信号として表すことにより、シーケンス
メトリックを計算するためのファーガソンの方法を実行
する。次に、アナログ比較器で確率にもとづいた決定を
行う。ファーガソンの方法は真のメトリック自体の定式
化ではなく、メトリック間の差の定式化を必要とするだ
けであるから、この差を表す連続的スレッショルド値信
号は多重入力トラックホールド回路および電圧加算手段
を用いて生成することができる。
サンプルアナログ入力信号を２つのスレッショルド値信
号と比較する。次に、比較手段の２値出力が残存シーケ
ンスレジスタへ送られ、その後の入力サンプルのための
新しいスレッショルド値信号を定式化するのに用いられ
る。ハードウェアは保存されたメトリック差を２つのス
レッショルド値信号として表すことにより、シーケンス
メトリックを計算するためのファーガソンの方法を実行
する。次に、アナログ比較器で確率にもとづいた決定を
行う。ファーガソンの方法は真のメトリック自体の定式
化ではなく、メトリック間の差の定式化を必要とするだ
けであるから、この差を表す連続的スレッショルド値信
号は多重入力トラックホールド回路および電圧加算手段
を用いて生成することができる。
【００２１】本発明の好ましい実施例では標準トラック
ホールド回路でアナログ入力をサンプリングする。この
サンプリングした信号は２つの比較器へ送られ、またス
レッショルド値更新手段へ送られる。比較器はサンプル
信号が前回のサンプルから計算した２つのスレッショル
ド値に関してどこにあるかを決定する。すなわち、正の
スレッショルド値の上か、正と負のスレッショルド値の
間か、負のスレッショルド値の下かを決定する。比較器
の２値出力をラッチし、次にその後のフェーズで残存シ
ーケンスレジスタへと送出する。サンプル入力かまたは
サンプル入力＋電圧オフセットをサンプリングすること
によって正のスレッショルド値信号を作り出す。サンプ
ル入力またはサンプル入力−電圧オフセットをサンプリ
ングすることにより、負のスレッショルド値信号を作り
出す。前回の検出器出力信号を用いてビタビアルゴリズ
ムにファーガソン適応をさせることにより適当なスレッ
ショルド値サンプリングを選ぶ。本発明は簡単なアナロ
グ解法を用いて改良型ビタビアルゴリズムを実行するこ
とにより先行技術の短所を克服することができる。
ホールド回路でアナログ入力をサンプリングする。この
サンプリングした信号は２つの比較器へ送られ、またス
レッショルド値更新手段へ送られる。比較器はサンプル
信号が前回のサンプルから計算した２つのスレッショル
ド値に関してどこにあるかを決定する。すなわち、正の
スレッショルド値の上か、正と負のスレッショルド値の
間か、負のスレッショルド値の下かを決定する。比較器
の２値出力をラッチし、次にその後のフェーズで残存シ
ーケンスレジスタへと送出する。サンプル入力かまたは
サンプル入力＋電圧オフセットをサンプリングすること
によって正のスレッショルド値信号を作り出す。サンプ
ル入力またはサンプル入力−電圧オフセットをサンプリ
ングすることにより、負のスレッショルド値信号を作り
出す。前回の検出器出力信号を用いてビタビアルゴリズ
ムにファーガソン適応をさせることにより適当なスレッ
ショルド値サンプリングを選ぶ。本発明は簡単なアナロ
グ解法を用いて改良型ビタビアルゴリズムを実行するこ
とにより先行技術の短所を克服することができる。
【００２２】
【実施例】部分的応答最大確度（ＰＲＭＬ：Partial-Re
sponse Maximum-Likelihood）チャンネルに使用するビ
タビ検出器を実現する方法および装置について述べる。
下記に、本発明をより完全に説明するためトラックホー
ルド回路の構成要素などの多数の特殊な細部について述
べる。しかし、当業者はこれらの特殊な細部を述べなく
とも、今回の発明を実施できると思われる。その他につ
いては、周知の特徴は本発明を不必要にわかりにくくし
ないように詳しく述べなかった。
sponse Maximum-Likelihood）チャンネルに使用するビ
タビ検出器を実現する方法および装置について述べる。
下記に、本発明をより完全に説明するためトラックホー
ルド回路の構成要素などの多数の特殊な細部について述
べる。しかし、当業者はこれらの特殊な細部を述べなく
とも、今回の発明を実施できると思われる。その他につ
いては、周知の特徴は本発明を不必要にわかりにくくし
ないように詳しく述べなかった。
【００２３】本発明の好ましい実施例は磁気保存装置で
データ回収のための読出しチャンネルの一部として用い
られる。しかしこれは、部分的応答法を用いるどのチャ
ンネルにも適している。本発明の装置は低費用でスペー
スをとらず、また複雑なＡＤ変換器，デジタル加算器，
デジタル比較器，デジタル多重化装置および多重ビット
保存レジスタを必要とせずにビタビＰＲＭＬ検出を行
う。また本発明は最高の速度と最少のハードウェアで、
改良型のビタビアルゴリズムを実現することができる。
データ回収のための読出しチャンネルの一部として用い
られる。しかしこれは、部分的応答法を用いるどのチャ
ンネルにも適している。本発明の装置は低費用でスペー
スをとらず、また複雑なＡＤ変換器，デジタル加算器，
デジタル比較器，デジタル多重化装置および多重ビット
保存レジスタを必要とせずにビタビＰＲＭＬ検出を行
う。また本発明は最高の速度と最少のハードウェアで、
改良型のビタビアルゴリズムを実現することができる。
【００２４】式（３）の不等式を書き直すことにより次
の関係が得られる。 ｛ｙk＜Δk−１ならば、ｙk＋１ （「−」は遷移、「＋」は併合） Δk＋１＝｛Δk−１＜ｙk＜Δk＋１ならば、Δk （遷移、併合なし） （４） ｛ｙk＞Δk＋１ならば、ｙk−１ （「＋」は遷移、「−」は併合） 本発明は、値（Δk−１）および（Δk＋１）を、それぞ
れＶthnkおよびＶthpkという２つのスレッショルド値と
見なすことにより、上記の式（４）を計算する。これに
よって次のアルゴリズムとなる： ｙk＜Ｖthnkならば （「−」は遷移、
「＋」は併合） Ｖthpk＋１＝ｙk＋２ および Ｖthnk＋１＝ｙk Ｖthnk＜ｙk＜Ｖthpkならば （遷移、併合なし） Ｖthpk＋１＝Ｖthpk および Ｖthnk＋１＝Ｖthnk ｙk＞Ｖthpkならば （「＋」は遷移、
「−」は併合） Ｖthpk＋１＝ｙk および Ｖthnk＋１＝ｙk−２
の関係が得られる。 ｛ｙk＜Δk−１ならば、ｙk＋１ （「−」は遷移、「＋」は併合） Δk＋１＝｛Δk−１＜ｙk＜Δk＋１ならば、Δk （遷移、併合なし） （４） ｛ｙk＞Δk＋１ならば、ｙk−１ （「＋」は遷移、「−」は併合） 本発明は、値（Δk−１）および（Δk＋１）を、それぞ
れＶthnkおよびＶthpkという２つのスレッショルド値と
見なすことにより、上記の式（４）を計算する。これに
よって次のアルゴリズムとなる： ｙk＜Ｖthnkならば （「−」は遷移、
「＋」は併合） Ｖthpk＋１＝ｙk＋２ および Ｖthnk＋１＝ｙk Ｖthnk＜ｙk＜Ｖthpkならば （遷移、併合なし） Ｖthpk＋１＝Ｖthpk および Ｖthnk＋１＝Ｖthnk ｙk＞Ｖthpkならば （「＋」は遷移、
「−」は併合） Ｖthpk＋１＝ｙk および Ｖthnk＋１＝ｙk−２
【００２５】入力信号レベルが２つのスレッショルド値
の間にあるときは何も起こらない。両スレッショルド値
は当初の値を保持する。入力信号がＶthpより高いとき
は入力信号は次のクロック周期の間古いＶthp値を新し
いスレッショルド値に置き換え、また新しいＶthnはス
レッショルド値間で（スケーリングに応じて）２ボルト
の間隔をおいて新しいＶthpを追跡する。入力信号がＶt
hnより低いときは入力信号レベルは次のクロック周期の
間古いＶthn値を新しいＶthn値に置き換え、また新しい
Ｖthpは新しいＶthnを追跡する。比較結果は代表的なビ
タビ残存シーケンスレジスタに送られ、最終的な併合の
決定が得られる。
の間にあるときは何も起こらない。両スレッショルド値
は当初の値を保持する。入力信号がＶthpより高いとき
は入力信号は次のクロック周期の間古いＶthp値を新し
いスレッショルド値に置き換え、また新しいＶthnはス
レッショルド値間で（スケーリングに応じて）２ボルト
の間隔をおいて新しいＶthpを追跡する。入力信号がＶt
hnより低いときは入力信号レベルは次のクロック周期の
間古いＶthn値を新しいＶthn値に置き換え、また新しい
Ｖthpは新しいＶthnを追跡する。比較結果は代表的なビ
タビ残存シーケンスレジスタに送られ、最終的な併合の
決定が得られる。
【００２６】図７は、上記のアルゴリズムを実行するた
めの装置の全体ブロック図である。作動するために必要
な３つの基礎ブロックがある：すなわち、ｙkを生成す
るためのアナログサンプリング手段（ブロック７０１）
と、ＶthnkおよびＶthpkを実行するためｙkかまたはオ
フセット（最適値は−２または＋２）つきのｙkのどち
らかを選択的に保存するためのスレッショルド値更新手
段（ブロック７０６）と、ｙkと、ＶthnkおよびＶthpk
とを比較するための手段（ブロック７４０）である。
めの装置の全体ブロック図である。作動するために必要
な３つの基礎ブロックがある：すなわち、ｙkを生成す
るためのアナログサンプリング手段（ブロック７０１）
と、ＶthnkおよびＶthpkを実行するためｙkかまたはオ
フセット（最適値は−２または＋２）つきのｙkのどち
らかを選択的に保存するためのスレッショルド値更新手
段（ブロック７０６）と、ｙkと、ＶthnkおよびＶthpk
とを比較するための手段（ブロック７４０）である。
【００２７】アナログサンプリング手段７０１はアナロ
グ入力信号７００を受信し、タイミング信号７０２が表
われるとその値上にロックする。サンプリング手段７０
１は、サンプル値を信号７０３として送出する。信号７
０３は上記のアルゴリズムにおけるｙkに相当する。信
号７０３は比較手段７４０に送られ、ここでＶthpkおよ
びＶthnkに相当する信号７１３と信号７３８と比較され
る。２つの比較結果は、タイミング信号７０２に基づい
てラッチされ、その後出力信号７１９および７２６とし
て送られる。信号７１９および７２６はそれぞれ「＋」
併合と「−」併合の結果を示す。両信号がローであれば
併合は示されない。併合指示出力７１９と７２６は代表
的なビタビ残存シーケンスレジスタに送出され、最終的
な併合の決定が得られる。
グ入力信号７００を受信し、タイミング信号７０２が表
われるとその値上にロックする。サンプリング手段７０
１は、サンプル値を信号７０３として送出する。信号７
０３は上記のアルゴリズムにおけるｙkに相当する。信
号７０３は比較手段７４０に送られ、ここでＶthpkおよ
びＶthnkに相当する信号７１３と信号７３８と比較され
る。２つの比較結果は、タイミング信号７０２に基づい
てラッチされ、その後出力信号７１９および７２６とし
て送られる。信号７１９および７２６はそれぞれ「＋」
併合と「−」併合の結果を示す。両信号がローであれば
併合は示されない。併合指示出力７１９と７２６は代表
的なビタビ残存シーケンスレジスタに送出され、最終的
な併合の決定が得られる。
【００２８】信号７１９と７２６が更新手段７０６に送
られそこでそれらはタイミング信号７２７でゲートさ
れ、またこれにより次のサンプリングサイクルのための
適当なスレッショルド値が信号７１３と７３８として選
ばれる。併合が示されなければスレッショルド値はその
値のままである。更新手段７０６には、信号７０３と結
合するための＋ＶD信号７０４と−ＶD信号７０５が備え
られ、アルゴリズムにより定められたオフセットを生成
する。ＶDはスレッショルド値ＶthnkとＶthpkの差と見
なすことができる。ＶDの理論的最適値は２である。ま
た、ＶDは可制御とすることができる。この特徴はシス
テムの検出マージンを試験するのに有用である。
られそこでそれらはタイミング信号７２７でゲートさ
れ、またこれにより次のサンプリングサイクルのための
適当なスレッショルド値が信号７１３と７３８として選
ばれる。併合が示されなければスレッショルド値はその
値のままである。更新手段７０６には、信号７０３と結
合するための＋ＶD信号７０４と−ＶD信号７０５が備え
られ、アルゴリズムにより定められたオフセットを生成
する。ＶDはスレッショルド値ＶthnkとＶthpkの差と見
なすことができる。ＶDの理論的最適値は２である。ま
た、ＶDは可制御とすることができる。この特徴はシス
テムの検出マージンを試験するのに有用である。
【００２９】図１は、式（３）に基づいてアルゴリズム
を実行するためのサンプルデータビタビ検出器の回路ブ
ロック図である。アナログ入力信号１００はトラックホ
ールド回路１０１の入力ノードに結合される。ブロック
１０１からの出力信号１０３は加算手段１１５と加算手
段１３０に送られる。さらに信号１０３は２入力トラッ
クホールド回路１０６内でスイッチ１０７に結合され、
また２入力トラックホールド回路１３２内でスイッチ１
３４に結合される。正の基準電圧信号（＋ＶD）１０４
は、加算手段１１５に送られ、また負の基準電圧信号
（−ＶD）１０５は加算手段１３０に送られる。加算出
力信号１１４は２入力トラックホールド回路１０６内で
スイッチ１０８に結合される。加算出力信号１３１は２
入力トラックホールド回路１３２内でスイッチ１３３に
結合されている。
を実行するためのサンプルデータビタビ検出器の回路ブ
ロック図である。アナログ入力信号１００はトラックホ
ールド回路１０１の入力ノードに結合される。ブロック
１０１からの出力信号１０３は加算手段１１５と加算手
段１３０に送られる。さらに信号１０３は２入力トラッ
クホールド回路１０６内でスイッチ１０７に結合され、
また２入力トラックホールド回路１３２内でスイッチ１
３４に結合される。正の基準電圧信号（＋ＶD）１０４
は、加算手段１１５に送られ、また負の基準電圧信号
（−ＶD）１０５は加算手段１３０に送られる。加算出
力信号１１４は２入力トラックホールド回路１０６内で
スイッチ１０８に結合される。加算出力信号１３１は２
入力トラックホールド回路１３２内でスイッチ１３３に
結合されている。
【００３０】２入力トラックホールド回路１０６はスイ
ッチ１０７と１０８によって構成され、これらは電荷保
存ノード１０９を経て保持キャパシタ１１０とバッファ
１１２に結合されている。バッファ１１２は正のスレッ
ショルド電圧信号（Ｖthp）１１３を送出する。保持キ
ャパシタ１１０は接地ノード１１１に結合される。当業
者にとってその他のトラックホールド（またはサンプル
ホールド）アーキテクチャを代わりに用いることができ
ることは明白である。例えば、別々の単一入力トラック
ホールド回路を付属の出力セレクタスイッチを付けて用
いることができる。
ッチ１０７と１０８によって構成され、これらは電荷保
存ノード１０９を経て保持キャパシタ１１０とバッファ
１１２に結合されている。バッファ１１２は正のスレッ
ショルド電圧信号（Ｖthp）１１３を送出する。保持キ
ャパシタ１１０は接地ノード１１１に結合される。当業
者にとってその他のトラックホールド（またはサンプル
ホールド）アーキテクチャを代わりに用いることができ
ることは明白である。例えば、別々の単一入力トラック
ホールド回路を付属の出力セレクタスイッチを付けて用
いることができる。
【００３１】２入力トラックホールド回路１３２はスイ
ッチ１３３と１３４によって構成され、これらは電荷保
存ノード１３５を経て保持キャパシタ１３６とバッファ
１３７に結合されている。バッファ１３７は負のスレッ
ショルド電圧信号（Ｖthn）１３８を送出する。保持キ
ャパシタ１３６は、また、接地ノード１１１に結合され
ている。
ッチ１３３と１３４によって構成され、これらは電荷保
存ノード１３５を経て保持キャパシタ１３６とバッファ
１３７に結合されている。バッファ１３７は負のスレッ
ショルド電圧信号（Ｖthn）１３８を送出する。保持キ
ャパシタ１３６は、また、接地ノード１１１に結合され
ている。
【００３２】比較器１１６は正入力ポートで信号１０３
を受け、また、負入力ポートで信号１１３を受ける。ま
た、Ｄラッチ１１８に比較器出力信号１１７を送出す
る。比較器１２２は負入力ポートで信号１０３を受け、
また、正入力ポートで信号１３８を受ける。また、Ｄラ
ッチ１２５に比較器出力信号１２４を送出する。Ｄラッ
チ１１８からの出力信号１１９はＡＮＤゲート１２０に
結合され、また、信号ＳWPとして代表的なビタビ残存シ
ーケンスレジスタ（図示せず）に送られる。Ｄラッチ１
２５からの出力信号１２６はＡＮＤゲート１２８に結合
され、また、信号ＳWNとしてビタビ残存シーケンスレジ
スタに送られる。ＰＨ0タイミング信号１２７はＡＮＤ
ゲート１２０と１２８に結合され、ＡＮＤゲートからの
出力部１２１と１２９とをそれぞれイネーブルとする。
信号１２１は制御信号としてスイッチ１０７と１３３に
結合される。信号１２９は制御信号としてスイッチ１０
８と１３４に結合される。ＰＨ1タイミング信号１０２
はトラックホールド回路１０１のイネーブルポート（Ｅ
Ｎ）およびＤラッチ１１８と１２５に結合される。
を受け、また、負入力ポートで信号１１３を受ける。ま
た、Ｄラッチ１１８に比較器出力信号１１７を送出す
る。比較器１２２は負入力ポートで信号１０３を受け、
また、正入力ポートで信号１３８を受ける。また、Ｄラ
ッチ１２５に比較器出力信号１２４を送出する。Ｄラッ
チ１１８からの出力信号１１９はＡＮＤゲート１２０に
結合され、また、信号ＳWPとして代表的なビタビ残存シ
ーケンスレジスタ（図示せず）に送られる。Ｄラッチ１
２５からの出力信号１２６はＡＮＤゲート１２８に結合
され、また、信号ＳWNとしてビタビ残存シーケンスレジ
スタに送られる。ＰＨ0タイミング信号１２７はＡＮＤ
ゲート１２０と１２８に結合され、ＡＮＤゲートからの
出力部１２１と１２９とをそれぞれイネーブルとする。
信号１２１は制御信号としてスイッチ１０７と１３３に
結合される。信号１２９は制御信号としてスイッチ１０
８と１３４に結合される。ＰＨ1タイミング信号１０２
はトラックホールド回路１０１のイネーブルポート（Ｅ
Ｎ）およびＤラッチ１１８と１２５に結合される。
【００３３】図１の回路は更新フェーズ・フェーズゼロ
および評価フェーズ・フェーズ１で構成される２フェー
ズシステムである。フェーズゼロではタイミング信号Ｐ
Ｈ0１２７はハイであり、タイミング信号ＰＨ1１０２は
ローである。フェーズ１では信号ＰＨ1はハイであり、
タイミング信号ＰＨ0はローである。回路は次のように
作動する。
および評価フェーズ・フェーズ１で構成される２フェー
ズシステムである。フェーズゼロではタイミング信号Ｐ
Ｈ0１２７はハイであり、タイミング信号ＰＨ1１０２は
ローである。フェーズ１では信号ＰＨ1はハイであり、
タイミング信号ＰＨ0はローである。回路は次のように
作動する。
【００３４】フェーズゼロの開始時、信号１０２はシス
テムクロックによりローにされ、また信号１２７はハイ
になる。この作用により、回路１０１の追跡がディスエ
ーブルとなり、また、信号１０３にこのフェーズの間同
じ電圧値を保持させる。同様に、Ｄラッチ１１８と１２
５はこのフェーズで新しい比較器ににおけるロッキング
がディスエーブルとなる。しかし、このフェーズの間ス
レッショルド値電圧更新は可能である。ＡＮＤゲート１
２０と１２８は信号１２７により使用可能となり、それ
によって前フェーズでラッチ１１８と１２５にラッチさ
れた値を信号１１９と１２６から１２６と１２１へそれ
ぞれ送ることができる。
テムクロックによりローにされ、また信号１２７はハイ
になる。この作用により、回路１０１の追跡がディスエ
ーブルとなり、また、信号１０３にこのフェーズの間同
じ電圧値を保持させる。同様に、Ｄラッチ１１８と１２
５はこのフェーズで新しい比較器ににおけるロッキング
がディスエーブルとなる。しかし、このフェーズの間ス
レッショルド値電圧更新は可能である。ＡＮＤゲート１
２０と１２８は信号１２７により使用可能となり、それ
によって前フェーズでラッチ１１８と１２５にラッチさ
れた値を信号１１９と１２６から１２６と１２１へそれ
ぞれ送ることができる。
【００３５】信号１２１がローの場合には、スイッチ１
０７と１３３が開き、信号１０３を直接保持ノード１０
９へ転送することはできない。また、信号１０３と１０
５の合計電圧である信号１３１（−ＶD）は保持ノード
１３５へ転送することができない。信号１２１がハイの
場合にはスイッチ１０７と１３３が閉じ、信号１０３と
１３１がそれぞれの電圧レベルを追跡するため適当にノ
ード１０９と１３５を充電または放電することができ
る。
０７と１３３が開き、信号１０３を直接保持ノード１０
９へ転送することはできない。また、信号１０３と１０
５の合計電圧である信号１３１（−ＶD）は保持ノード
１３５へ転送することができない。信号１２１がハイの
場合にはスイッチ１０７と１３３が閉じ、信号１０３と
１３１がそれぞれの電圧レベルを追跡するため適当にノ
ード１０９と１３５を充電または放電することができ
る。
【００３６】信号１２９がローの場合にはスイッチ１３
４と１０８が開き、信号１０３を直接保持ノード１３５
へ転送することはできない。また、信号１０３と１０４
の合計電圧である信号１１４（＋ＶD）は保持ノード１
０９へ転送することができない。信号１２９がハイの場
合にはスイッチ１３４と１０８が閉じ、信号１０３と１
０４がそれぞれの電圧レベルを追跡するため適当にノー
ド１０９と１３５を充電または放電することができる。
４と１０８が開き、信号１０３を直接保持ノード１３５
へ転送することはできない。また、信号１０３と１０４
の合計電圧である信号１１４（＋ＶD）は保持ノード１
０９へ転送することができない。信号１２９がハイの場
合にはスイッチ１３４と１０８が閉じ、信号１０３と１
０４がそれぞれの電圧レベルを追跡するため適当にノー
ド１０９と１３５を充電または放電することができる。
【００３７】信号１２１と１２９は同時にローであるこ
とがあり、これはサンプル電圧１０３が前フェーズでス
レッショルド値の間にあることを示している。この場
合、スイッチ１０７，１０８，１３３および１３４がす
べて開き、ノード１０９および１３５は更新されないで
あろう。このことはスレッショルド値更新アルゴリズム
と一致する。信号１２１と１２９はこの構成では同時に
ハイになることはできないので、信号１０３と１１４の
間または信号１０３と１３１の間に競合問題はあり得な
い。このような状況は信号１０３が前フェーズの終了時
に同時に正のスレッショルド値より高く負のスレッショ
ルド値より低いことを示していると考えられる。
とがあり、これはサンプル電圧１０３が前フェーズでス
レッショルド値の間にあることを示している。この場
合、スイッチ１０７，１０８，１３３および１３４がす
べて開き、ノード１０９および１３５は更新されないで
あろう。このことはスレッショルド値更新アルゴリズム
と一致する。信号１２１と１２９はこの構成では同時に
ハイになることはできないので、信号１０３と１１４の
間または信号１０３と１３１の間に競合問題はあり得な
い。このような状況は信号１０３が前フェーズの終了時
に同時に正のスレッショルド値より高く負のスレッショ
ルド値より低いことを示していると考えられる。
【００３８】信号１１３と１３８は常にノード１０９と
１３５上の電圧を追跡し、これによりこのフェーズの間
比較器１１６と１２２は無効出力を生成することを許容
される。しかし信号１０２がローであると、ラッチ１１
８と１２５はディスエーブルであるので無効な情報は伝
搬されない。
１３５上の電圧を追跡し、これによりこのフェーズの間
比較器１１６と１２２は無効出力を生成することを許容
される。しかし信号１０２がローであると、ラッチ１１
８と１２５はディスエーブルであるので無効な情報は伝
搬されない。
【００３９】フェーズ１では信号１０２はハイとなり、
信号１２７はローとなる。トラックホールド回路１０１
はイネーブルであり、信号１０３がこのフェーズの間ず
っと入力信号１００の電圧レベルを追跡することを許容
する。信号１２７がローであるのでＡＮＤゲート１２０
および１２８は信号１２１および１２９でロー信号を送
出せざるを得なくなる。トラックホールド回路１０６お
よび１３２のすべてのスイッチが開き、それらのそれぞ
れの入力信号の追跡はディスエーブルとなる。したがっ
て、電圧スレッショルド値信号（Ｖthp）１１３および
（Ｖthn）１３８は前のフェーズゼロの電圧を維持す
る。
信号１２７はローとなる。トラックホールド回路１０１
はイネーブルであり、信号１０３がこのフェーズの間ず
っと入力信号１００の電圧レベルを追跡することを許容
する。信号１２７がローであるのでＡＮＤゲート１２０
および１２８は信号１２１および１２９でロー信号を送
出せざるを得なくなる。トラックホールド回路１０６お
よび１３２のすべてのスイッチが開き、それらのそれぞ
れの入力信号の追跡はディスエーブルとなる。したがっ
て、電圧スレッショルド値信号（Ｖthp）１１３および
（Ｖthn）１３８は前のフェーズゼロの電圧を維持す
る。
【００４０】比較器１１６は信号１０３と現時点で静止
(static) 状態の正のスレッショルド値信号１１３を比
較し、信号１０３が信号１１３より高い値であれば、す
なわち（ｙk＞Ｖthpk）であれば、信号１１７に高い値
を送出する。そうでなければ、低い出力が生成される。
Ｄラッチ１１８はこのフェーズの間信号１０２によりイ
ネーブルとなり、このフェーズが終了するまで信号１１
７からの内容を更新する。
(static) 状態の正のスレッショルド値信号１１３を比
較し、信号１０３が信号１１３より高い値であれば、す
なわち（ｙk＞Ｖthpk）であれば、信号１１７に高い値
を送出する。そうでなければ、低い出力が生成される。
Ｄラッチ１１８はこのフェーズの間信号１０２によりイ
ネーブルとなり、このフェーズが終了するまで信号１１
７からの内容を更新する。
【００４１】比較器１２２は信号１０３と現時点で静止
状態の負のスレッショルド値信号１３８を比較し、信号
１０３が信号１３８より低い値であれば、すなわち（ｙ
k＜Ｖthnk）であれば、信号１２４に高い値を送出す
る。そうでなければ、低い出力が生成される。Ｄラッチ
１２５はこのフェーズの間信号１０２によりイネーブル
であり、このフェーズが終了するまで信号１２４からの
内容を更新する。
状態の負のスレッショルド値信号１３８を比較し、信号
１０３が信号１３８より低い値であれば、すなわち（ｙ
k＜Ｖthnk）であれば、信号１２４に高い値を送出す
る。そうでなければ、低い出力が生成される。Ｄラッチ
１２５はこのフェーズの間信号１０２によりイネーブル
であり、このフェーズが終了するまで信号１２４からの
内容を更新する。
【００４２】ＳWP信号１１９およびＳWN信号１２６はフ
ェーズゼロの間残存シーケンスレジスタ（図示せず）で
使用できる。
ェーズゼロの間残存シーケンスレジスタ（図示せず）で
使用できる。
【００４３】図２は、本発明のもう一つの実施例の回路
ブロック図である。これは図１のサンプルデータビタビ
検出器のパイプラインバージョンで構成され、また、ト
ラックホールド回路を付加することによるコストの代わ
りに、少し速度が上昇する。図１と図２の回路の主な相
違点は、最初のトラックホールド回路２０１と２入力ト
ラックホールド回路２０６および２３２との間にトラッ
クホールド回路２３９があり、これがスレッショルド値
更新に用いられること、また、各フェーズでこの特別な
回路が回路動作に対して影響を及ぼすことである。
ブロック図である。これは図１のサンプルデータビタビ
検出器のパイプラインバージョンで構成され、また、ト
ラックホールド回路を付加することによるコストの代わ
りに、少し速度が上昇する。図１と図２の回路の主な相
違点は、最初のトラックホールド回路２０１と２入力ト
ラックホールド回路２０６および２３２との間にトラッ
クホールド回路２３９があり、これがスレッショルド値
更新に用いられること、また、各フェーズでこの特別な
回路が回路動作に対して影響を及ぼすことである。
【００４４】アナログ入力信号２００はトラックホール
ド回路２０１の入力ポートに結合される。トラックホー
ルド回路２０１からの出力信号２０３はトラックホール
ド回路２３９の入力ポート，比較器２１６の正入力ポー
トおよび比較器２２２の負入力ポートに結合される。ト
ラックホールド回路２３９からの出力信号２４０は２入
力トラックホールド回路２０６内のスイッチ２０７と２
入力トラックホールド回路２３２内のスイッチ２３４に
結合される。信号２４０はさらに、加算手段２１５と２
３０に送られる。正の電圧基準信号２０４は加算手段２
１５に結合され、また負の電圧基準信号２０５は加算手
段２３０に結合される。加算手段２１５からの加算出力
２１４は２入力トラックホールド回路２０６内のスイッ
チ２０８に結合される。加算手段２３０からの加算出力
２３１は２入力トラックホールド回路２３２内のスイッ
チ２３３に結合される。
ド回路２０１の入力ポートに結合される。トラックホー
ルド回路２０１からの出力信号２０３はトラックホール
ド回路２３９の入力ポート，比較器２１６の正入力ポー
トおよび比較器２２２の負入力ポートに結合される。ト
ラックホールド回路２３９からの出力信号２４０は２入
力トラックホールド回路２０６内のスイッチ２０７と２
入力トラックホールド回路２３２内のスイッチ２３４に
結合される。信号２４０はさらに、加算手段２１５と２
３０に送られる。正の電圧基準信号２０４は加算手段２
１５に結合され、また負の電圧基準信号２０５は加算手
段２３０に結合される。加算手段２１５からの加算出力
２１４は２入力トラックホールド回路２０６内のスイッ
チ２０８に結合される。加算手段２３０からの加算出力
２３１は２入力トラックホールド回路２３２内のスイッ
チ２３３に結合される。
【００４５】２入力トラックホールド回路２０６はノー
ド２０９に結合されたスイッチ２０７と２０８から構成
され、ノード２０９はさらに保持キャパシタ２１０とバ
ッファ２１２に結合されている。バッファ２１２は正の
スレッショルド電圧信号２１３を送出する。保持キャパ
シタ２１０はさらに接地ノード２１１に結合されてい
る。
ド２０９に結合されたスイッチ２０７と２０８から構成
され、ノード２０９はさらに保持キャパシタ２１０とバ
ッファ２１２に結合されている。バッファ２１２は正の
スレッショルド電圧信号２１３を送出する。保持キャパ
シタ２１０はさらに接地ノード２１１に結合されてい
る。
【００４６】２入力トラックホールド回路２３２はノー
ド２３５に結合されたスイッチ２３３と２３４から構成
され、ノード２３５はさらに保持キャパシタ２３６とバ
ッファ２３７に結合されている。バッファ２３７は負の
スレッショルド電圧信号２３８を送出する。保持キャパ
シタ２３６はさらに接地ノード２１１に結合されてい
る。
ド２３５に結合されたスイッチ２３３と２３４から構成
され、ノード２３５はさらに保持キャパシタ２３６とバ
ッファ２３７に結合されている。バッファ２３７は負の
スレッショルド電圧信号２３８を送出する。保持キャパ
シタ２３６はさらに接地ノード２１１に結合されてい
る。
【００４７】正のスレッショルド電圧信号２１３は比較
器２１６の負入力ポートに結合される。負のスレッショ
ルド電圧信号２３８は、比較器２２２の正入力ポートに
結合される。比較器２１６からの比較器出力信号２１７
と比較器２２２からの比較器出力信号２２４はそれぞれ
Ｄラッチ２１８と２２５に送られる。Ｄラッチ２１８か
らの出力信号２１９はＡＮＤゲート２２０に送られ、ま
た、信号ＳWPとしてビタビ残存シーケンスレジスタ（図
示せず）に結合される。Ｄラッチ２２５からの出力信号
２２６は、ＡＮＤゲート２２８に結合され、また、信号
ＳWNとしてビタビ残存シーケンスレジスタ（図示せず）
に送られる。
器２１６の負入力ポートに結合される。負のスレッショ
ルド電圧信号２３８は、比較器２２２の正入力ポートに
結合される。比較器２１６からの比較器出力信号２１７
と比較器２２２からの比較器出力信号２２４はそれぞれ
Ｄラッチ２１８と２２５に送られる。Ｄラッチ２１８か
らの出力信号２１９はＡＮＤゲート２２０に送られ、ま
た、信号ＳWPとしてビタビ残存シーケンスレジスタ（図
示せず）に結合される。Ｄラッチ２２５からの出力信号
２２６は、ＡＮＤゲート２２８に結合され、また、信号
ＳWNとしてビタビ残存シーケンスレジスタ（図示せず）
に送られる。
【００４８】ＡＮＤゲート２２０は信号２２１を制御信
号として２入力トラックホールド回路２０６内のスイッ
チ２０７と２入力トラックホールド回路２３２内のスイ
ッチ２３３に送出する。ＡＮＤゲート２２８は信号２２
９を制御電圧として２入力トラックホールド回路２０６
内のスイッチ２０８と２入力トラックホールド回路２３
２内のスイッチ２３４に送出する。ＰＨ1タイミング信
号２０２はトラックホールド回路２０１のイネーブルポ
ート（ＥＮ）と同様にＡＮＤゲート２２０と２２８に結
合されている。ＰＨ0タイミング信号２２７は、トラッ
クホールド回路２３９のイネーブルポート（ＥＮ）に結
合され、またＤラッチ２１８と２２５に結合される。
号として２入力トラックホールド回路２０６内のスイッ
チ２０７と２入力トラックホールド回路２３２内のスイ
ッチ２３３に送出する。ＡＮＤゲート２２８は信号２２
９を制御電圧として２入力トラックホールド回路２０６
内のスイッチ２０８と２入力トラックホールド回路２３
２内のスイッチ２３４に送出する。ＰＨ1タイミング信
号２０２はトラックホールド回路２０１のイネーブルポ
ート（ＥＮ）と同様にＡＮＤゲート２２０と２２８に結
合されている。ＰＨ0タイミング信号２２７は、トラッ
クホールド回路２３９のイネーブルポート（ＥＮ）に結
合され、またＤラッチ２１８と２２５に結合される。
【００４９】図２の各部品は番号の第２桁と第３桁の数
が同じである図１の各部品に対応する（例えば、２００
は１００に、２０１は１０１に対応する）。唯一の相違
点はいくつかのブロックでタイミング信号２０２と２０
７がスワッピングされていること、回路２３９が信号２
０３と２４０に結合されていること、また信号２０３で
なく信号２４０がブロック２０６，２１５，２３０およ
び２３２に結合されていることである。このパイプライ
ンは次のように回路の作動に影響を与える。
が同じである図１の各部品に対応する（例えば、２００
は１００に、２０１は１０１に対応する）。唯一の相違
点はいくつかのブロックでタイミング信号２０２と２０
７がスワッピングされていること、回路２３９が信号２
０３と２４０に結合されていること、また信号２０３で
なく信号２４０がブロック２０６，２１５，２３０およ
び２３２に結合されていることである。このパイプライ
ンは次のように回路の作動に影響を与える。
【００５０】図２の回路でフェーズ１は更新フェーズで
ある。トラックホールド回路２０１は入力２００を追跡
することが可能であり、それにより信号２０３（ｙk）
が更新される。また、ＡＮＤゲート２２０と２２８はス
レッショルド値を更新するために信号２１９と２２６を
回路２０６と２３２にそれぞれ通すことができる。トラ
ックホールド回路２３９は前回のｙkの安定バージョン
を更新回路へ送ることができない。この更新過程の間、
比較器出力は無効であるのでＤラッチ２１８と２２５は
ディスエーブルとなる。
ある。トラックホールド回路２０１は入力２００を追跡
することが可能であり、それにより信号２０３（ｙk）
が更新される。また、ＡＮＤゲート２２０と２２８はス
レッショルド値を更新するために信号２１９と２２６を
回路２０６と２３２にそれぞれ通すことができる。トラ
ックホールド回路２３９は前回のｙkの安定バージョン
を更新回路へ送ることができない。この更新過程の間、
比較器出力は無効であるのでＤラッチ２１８と２２５は
ディスエーブルとなる。
【００５１】図２の評価フェーズであるフェーズゼロで
はトラックホールド回路２０１はディスエーブルであ
り、比較器２１６と２２２に安定したバッファ信号を送
出してそれぞれ信号２１３および２３８と比較する。こ
れは評価フェーズの間比較器への入力信号１０３が変化
している図１の回路とは異なっている。ＡＮＤゲート２
２０と２２８は信号２０２によりディスエーブルとな
り、したがって、信号２０３を追跡することによりトラ
ックホールド回路２３９が信号２４０を更新する間スレ
ッショルド値更新はディスエーブルである。ラッチ２１
８と２２５は静止信号２０３を静止信号２１３および２
３８と比較した結果ラッチできる。システムのすべての
アナログとデジタルのサンプルがトラックホールド回路
かまたはラッチのどちらかによりバッファされるので、
図２の回路の作動速度は上昇する。
はトラックホールド回路２０１はディスエーブルであ
り、比較器２１６と２２２に安定したバッファ信号を送
出してそれぞれ信号２１３および２３８と比較する。こ
れは評価フェーズの間比較器への入力信号１０３が変化
している図１の回路とは異なっている。ＡＮＤゲート２
２０と２２８は信号２０２によりディスエーブルとな
り、したがって、信号２０３を追跡することによりトラ
ックホールド回路２３９が信号２４０を更新する間スレ
ッショルド値更新はディスエーブルである。ラッチ２１
８と２２５は静止信号２０３を静止信号２１３および２
３８と比較した結果ラッチできる。システムのすべての
アナログとデジタルのサンプルがトラックホールド回路
かまたはラッチのどちらかによりバッファされるので、
図２の回路の作動速度は上昇する。
【００５２】図３は、任意の波形入力を利用した図２の
パイプラインビタビ検出器の作動のタイミング図であ
る。トラックホールド入力信号波形３０３は図２の信号
２０３からの正の電圧波形を表す。波形Ｖthp３１３は
関連する正のスレッショルド電圧信号２１３を表す。波
形Ｖthn３３８は関連する負のスレッショルド電圧信号
２３８を表す。ＳWP波形３１９は図２の信号２１９に対
応し、また、ＳWN波形３２６は信号２２６に対応する。
パイプラインビタビ検出器の作動のタイミング図であ
る。トラックホールド入力信号波形３０３は図２の信号
２０３からの正の電圧波形を表す。波形Ｖthp３１３は
関連する正のスレッショルド電圧信号２１３を表す。波
形Ｖthn３３８は関連する負のスレッショルド電圧信号
２３８を表す。ＳWP波形３１９は図２の信号２１９に対
応し、また、ＳWN波形３２６は信号２２６に対応する。
【００５３】クロック波形３０２はタイミング信号ＰＨ
1とＰＨ0がそれぞれ図２のノード２０２と２２７にいつ
表われるかを示している。クロック波形３０２がその
「ハイ」状態にあるときＰＨ1信号２０２が表われる。
クロック波形３０２がその「ロー」状態にあるとき信号
２２７が表われる。図３のタイムスケールに関してすべ
ての偶数の時間間隔でＰＨ1が表われるが、信号ＰＨ0は
すべての奇数の時間間隔の間で表われる。
1とＰＨ0がそれぞれ図２のノード２０２と２２７にいつ
表われるかを示している。クロック波形３０２がその
「ハイ」状態にあるときＰＨ1信号２０２が表われる。
クロック波形３０２がその「ロー」状態にあるとき信号
２２７が表われる。図３のタイムスケールに関してすべ
ての偶数の時間間隔でＰＨ1が表われるが、信号ＰＨ0は
すべての奇数の時間間隔の間で表われる。
【００５４】信号ＰＨ1が表われたとき、すなわちすべ
ての偶数の時間間隔において、追跡がイネーブルである
場合に波形３０３，３１３および３３８はすべて、トラ
ックホールド回路の出力信号を表す。奇数の時間間隔の
間これらの波形は静電圧位置に保持される。波形ＳWP３
１９およびＳWN３２６は比較器回路のラッチされた出力
に対応する。波形ＳWP３１９はすべての奇数の時間間隔
でラッチされ、その２値の状態は波形３１３に対する波
形３０３の位置により決定される。波形３０３が波形３
１３より高い電圧であるときは波形ＳWP３１９はハイ状
態にラッチされる。逆に、波形３０３が波形３１３より
低い電圧であるとき波形ＳWP３１９はロー状態にラッチ
される。
ての偶数の時間間隔において、追跡がイネーブルである
場合に波形３０３，３１３および３３８はすべて、トラ
ックホールド回路の出力信号を表す。奇数の時間間隔の
間これらの波形は静電圧位置に保持される。波形ＳWP３
１９およびＳWN３２６は比較器回路のラッチされた出力
に対応する。波形ＳWP３１９はすべての奇数の時間間隔
でラッチされ、その２値の状態は波形３１３に対する波
形３０３の位置により決定される。波形３０３が波形３
１３より高い電圧であるときは波形ＳWP３１９はハイ状
態にラッチされる。逆に、波形３０３が波形３１３より
低い電圧であるとき波形ＳWP３１９はロー状態にラッチ
される。
【００５５】波形ＳWN３２６の２値の状態は波形３３８
に対する波形３０３の相対的電圧値により決定される。
波形３０３が波形３３８よりも高い電圧レベルであると
きは波形ＳWN３２６はロー状態にラッチされる。逆に、
波形３０３が波形３３８よりも低い電圧であるとき波形
ＳWN３２６はハイ状態にラッチされる。
に対する波形３０３の相対的電圧値により決定される。
波形３０３が波形３３８よりも高い電圧レベルであると
きは波形ＳWN３２６はロー状態にラッチされる。逆に、
波形３０３が波形３３８よりも低い電圧であるとき波形
ＳWN３２６はハイ状態にラッチされる。
【００５６】波形３０３が波形３１３の上にある偶数の
時間間隔の間波形３１３は前の奇数の時間間隔での波形
３０３の値を追跡しようとし、また波形３３８も同様に
追跡しようとするが、電圧オフセットは図２の−ＶD信
号２０５により決定される。波形３０３が波形３１３と
３３８の間にあるときは、波形３１３と３３８は一定レ
ベルのままである。波形３０３が波形３３８の下にある
偶数の時間間隔の間、波形３３８は前の奇数の時間間隔
での波形３０３の値を追跡しようとし、また波形３１３
も同様に追跡しようとするが、電圧オフセットは図２の
＋ＶD信号２０４により決定される。
時間間隔の間波形３１３は前の奇数の時間間隔での波形
３０３の値を追跡しようとし、また波形３３８も同様に
追跡しようとするが、電圧オフセットは図２の−ＶD信
号２０５により決定される。波形３０３が波形３１３と
３３８の間にあるときは、波形３１３と３３８は一定レ
ベルのままである。波形３０３が波形３３８の下にある
偶数の時間間隔の間、波形３３８は前の奇数の時間間隔
での波形３０３の値を追跡しようとし、また波形３１３
も同様に追跡しようとするが、電圧オフセットは図２の
＋ＶD信号２０４により決定される。
【００５７】図３で示すようにＶthnは常に（Ｖthp−
２）のレベルで追跡する。ＶthpkとＶthnkの差は常に２
であるため、一つの保存値から一方のスレッショルド値
のみを保存し、もう一方のスレッショルド値を引き出す
ことができる。例えば、Ｖthpkが保存されＶthpkから２
を引くだけでＶthnkが引き出されるときは式 （３）は
次のようになる。 ｛ｙk＜Ｖthpk−２ならば、ｙk＋２ （「−」は遷移、「＋」は併合） Ｖthpk＋１＝｛Ｖthpk−２＜ｙk＜Ｖthpkならば、Ｖthpk （遷移、併合なし） （４） ｛ｙk＞Ｖthpkならば、ｙk （「＋」は遷移、「−」は併合） Ｖthnkが保存され、代わりにＶthpkが引き出されるとき
は同様の関係が成り立つ。
２）のレベルで追跡する。ＶthpkとＶthnkの差は常に２
であるため、一つの保存値から一方のスレッショルド値
のみを保存し、もう一方のスレッショルド値を引き出す
ことができる。例えば、Ｖthpkが保存されＶthpkから２
を引くだけでＶthnkが引き出されるときは式 （３）は
次のようになる。 ｛ｙk＜Ｖthpk−２ならば、ｙk＋２ （「−」は遷移、「＋」は併合） Ｖthpk＋１＝｛Ｖthpk−２＜ｙk＜Ｖthpkならば、Ｖthpk （遷移、併合なし） （４） ｛ｙk＞Ｖthpkならば、ｙk （「＋」は遷移、「−」は併合） Ｖthnkが保存され、代わりにＶthpkが引き出されるとき
は同様の関係が成り立つ。
【００５８】図４は、式（４）を実行するサンプルデー
タビタビ検出器の回路構成図である。アナログ入力信号
４００はトラックホールド回路４０１の入力ポートに結
合される。トラックホールド回路４０１は２入力トラッ
クホールド回路４０６のスイッチ４０７と加算手段４１
５に出力信号４０３を送出する。比較器４１６の正入力
ポートと比較器４２２の負入力ポートも信号４０３に結
合される。正の基準電圧信号４０４は加算手段４１５に
送られる。加算手段４１５の出力４１４は２入力トラッ
クホールド回路４０６内のスイッチ４０８に送られる。
タビタビ検出器の回路構成図である。アナログ入力信号
４００はトラックホールド回路４０１の入力ポートに結
合される。トラックホールド回路４０１は２入力トラッ
クホールド回路４０６のスイッチ４０７と加算手段４１
５に出力信号４０３を送出する。比較器４１６の正入力
ポートと比較器４２２の負入力ポートも信号４０３に結
合される。正の基準電圧信号４０４は加算手段４１５に
送られる。加算手段４１５の出力４１４は２入力トラッ
クホールド回路４０６内のスイッチ４０８に送られる。
【００５９】２入力トラックホールド回路４０６はスイ
ッチ４０７と４０８によって構成され、これらはノード
４０９を経て保持キャパシタ４１０とバッファ４１２に
結合されている。保持キャパシタ４１０はまた、接地ノ
ード４１１に結合されている。バッファ４１２は正のス
レッショルド電圧信号４１３を送出する。
ッチ４０７と４０８によって構成され、これらはノード
４０９を経て保持キャパシタ４１０とバッファ４１２に
結合されている。保持キャパシタ４１０はまた、接地ノ
ード４１１に結合されている。バッファ４１２は正のス
レッショルド電圧信号４１３を送出する。
【００６０】正のスレッショルド電圧信号４１３は比較
器４１６の負入力ポートと加算手段４３０に送られる。
負の電圧基準信号４０５は負のスレッショルド電圧信号
４３８を発生する加算手段４３０に結合される。負のス
レッショルド電圧信号４３８は比較器４２２の正入力ポ
ートに結合される。比較器４１６と４２２はそれぞれ、
比較器出力４１７と４２４を生成する。比較器出力４１
７と４２４はそれぞれ、Ｄラッチ４１８と４２５の入力
ポートに結合される。Ｄラッチ４１８は、ラッチされた
出力４１９をＡＮＤゲート４２０に送出し、また信号Ｓ
WPとして、ビタビ残存シーケンスレジスタ（図示せず）
に送出する。Ｄラッチ４２５はラッチされた出力４２６
をＡＮＤゲート４２８に送出し、また信号ＳWNとしてビ
タビ残存シーケンスレジスタ（図示せず）に送出する。
ＡＮＤゲート４２０と４２８は、制御信号４２１と４２
９をそれぞれスイッチ４０７と４０８に送出する。ＰＨ
1タイミング信号４０２はトラックホールド回路４０１
のイネーブルポート（ＥＮ）とＤラッチ４１８と４２５
に結合される。ＰＨ0タイミング信号４２７はＡＮＤゲ
ート４２０と４２８に結合される。
器４１６の負入力ポートと加算手段４３０に送られる。
負の電圧基準信号４０５は負のスレッショルド電圧信号
４３８を発生する加算手段４３０に結合される。負のス
レッショルド電圧信号４３８は比較器４２２の正入力ポ
ートに結合される。比較器４１６と４２２はそれぞれ、
比較器出力４１７と４２４を生成する。比較器出力４１
７と４２４はそれぞれ、Ｄラッチ４１８と４２５の入力
ポートに結合される。Ｄラッチ４１８は、ラッチされた
出力４１９をＡＮＤゲート４２０に送出し、また信号Ｓ
WPとして、ビタビ残存シーケンスレジスタ（図示せず）
に送出する。Ｄラッチ４２５はラッチされた出力４２６
をＡＮＤゲート４２８に送出し、また信号ＳWNとしてビ
タビ残存シーケンスレジスタ（図示せず）に送出する。
ＡＮＤゲート４２０と４２８は、制御信号４２１と４２
９をそれぞれスイッチ４０７と４０８に送出する。ＰＨ
1タイミング信号４０２はトラックホールド回路４０１
のイネーブルポート（ＥＮ）とＤラッチ４１８と４２５
に結合される。ＰＨ0タイミング信号４２７はＡＮＤゲ
ート４２０と４２８に結合される。
【００６１】図４の回路の作動はＶthnすなわち図４の
信号４３８の発生を除いて図１の回路の作動に類似して
いる。図４のすべてのエレメントは図１の類似のエレメ
ントに対応する。例えば、エレメント４００はエレメン
ト１００に対応し、エレメント４０１はエレメント１０
１に対応する。２入力トラックホールド回路１３２は図
４の実現には必要でない。
信号４３８の発生を除いて図１の回路の作動に類似して
いる。図４のすべてのエレメントは図１の類似のエレメ
ントに対応する。例えば、エレメント４００はエレメン
ト１００に対応し、エレメント４０１はエレメント１０
１に対応する。２入力トラックホールド回路１３２は図
４の実現には必要でない。
【００６２】加算手段４３０は信号４０３ではなくＶth
p信号４１３を受け、また信号４１３と−ＶD信号４０５
を加算することによりＶthn信号４３８を直接に生成す
る。したがって加算手段４３０は更新経路にはなく、直
接ＳWN信号４２６の評価経路内にある。
p信号４１３を受け、また信号４１３と−ＶD信号４０５
を加算することによりＶthn信号４３８を直接に生成す
る。したがって加算手段４３０は更新経路にはなく、直
接ＳWN信号４２６の評価経路内にある。
【００６３】縮小したアルゴリズムを利用した本発明の
このもう一つの実施例はそのハードウェアが、２入力ト
ラックホールド回路と等価の回路により減少するという
点で図１と図２の回路より有利である。ハードウェアを
少なくする一方で、この実施例は回路の作動速度を低下
させる。これは回路の評価フェーズの間第２のスレッシ
ョルド値が比較手段の前で引き出され、これによりクリ
ティカルパスで回路遅延量が増加するためである。
このもう一つの実施例はそのハードウェアが、２入力ト
ラックホールド回路と等価の回路により減少するという
点で図１と図２の回路より有利である。ハードウェアを
少なくする一方で、この実施例は回路の作動速度を低下
させる。これは回路の評価フェーズの間第２のスレッシ
ョルド値が比較手段の前で引き出され、これによりクリ
ティカルパスで回路遅延量が増加するためである。
【００６４】図５は、図４で図示されたサンプルデータ
ビタビ検出器のパイプラインバージョンの回路構成図で
ある。入力信号５００はトラックホールド回路５０１に
送られる。トラックホールド回路５０１からの出力信号
５０３はトラックホールド回路５３９の入力ポート，比
較器５１６の正入力ポートおよび比較器５２２の負入力
ポートに結合される。トラックホールド回路５３９から
の出力信号５４０は２入力トラックホールド回路５０６
内のスイッチ５０７と加算手段５１５に結合される。正
の電圧基準信号５０４は加算手段５１５に結合される。
加算手段５１５からの加算出力５１４は２入力トラック
ホールド回路５０６内のスイッチ５０８に送られる。
ビタビ検出器のパイプラインバージョンの回路構成図で
ある。入力信号５００はトラックホールド回路５０１に
送られる。トラックホールド回路５０１からの出力信号
５０３はトラックホールド回路５３９の入力ポート，比
較器５１６の正入力ポートおよび比較器５２２の負入力
ポートに結合される。トラックホールド回路５３９から
の出力信号５４０は２入力トラックホールド回路５０６
内のスイッチ５０７と加算手段５１５に結合される。正
の電圧基準信号５０４は加算手段５１５に結合される。
加算手段５１５からの加算出力５１４は２入力トラック
ホールド回路５０６内のスイッチ５０８に送られる。
【００６５】２入力トラックホールド回路５０６はスイ
ッチ５０７と５０８によって構成され、これらはノード
５０９を経て保持キャパシタ５１０とバッファ５１２に
結合されている。保持キャパシタ５１０はさらに、接地
ノード５１１に結合されている。
ッチ５０７と５０８によって構成され、これらはノード
５０９を経て保持キャパシタ５１０とバッファ５１２に
結合されている。保持キャパシタ５１０はさらに、接地
ノード５１１に結合されている。
【００６６】バッファ５１２は、加算手段５３０と比較
器５１６の負入力ポートに正のスレッショルド電圧信号
５１３を送出する。加算手段５３０は負の電圧基準信号
５０５を受け、また負のスレッショルド電圧信号５３８
を発生し、これは比較器５２２の正入力ポートに結合さ
れる。比較器５１６は、Ｄラッチ５１８の入力部に信号
５１７を送出する。比較器５２２はＤラッチ５２５の入
力部に信号５２４を送出する。Ｄラッチ５１８と５２５
は、ラッチされた出力信号５１９と５２６をＡＮＤゲー
ト５２０と５２８にそれぞれ送出する。信号５１９は、
信号ＳWPとしてビタビ残存シーケンスレジスタ（図示せ
ず）に結合される。信号５２６は信号ＳWNとしてビタビ
残存シーケンスレジスタに結合される。ＡＮＤゲート５
２０と５２８の出力は制御信号としてスイッチ５０７と
５０８にそれぞれ送出される。
器５１６の負入力ポートに正のスレッショルド電圧信号
５１３を送出する。加算手段５３０は負の電圧基準信号
５０５を受け、また負のスレッショルド電圧信号５３８
を発生し、これは比較器５２２の正入力ポートに結合さ
れる。比較器５１６は、Ｄラッチ５１８の入力部に信号
５１７を送出する。比較器５２２はＤラッチ５２５の入
力部に信号５２４を送出する。Ｄラッチ５１８と５２５
は、ラッチされた出力信号５１９と５２６をＡＮＤゲー
ト５２０と５２８にそれぞれ送出する。信号５１９は、
信号ＳWPとしてビタビ残存シーケンスレジスタ（図示せ
ず）に結合される。信号５２６は信号ＳWNとしてビタビ
残存シーケンスレジスタに結合される。ＡＮＤゲート５
２０と５２８の出力は制御信号としてスイッチ５０７と
５０８にそれぞれ送出される。
【００６７】ＰＨ1タイミング信号５０２は、ＡＮＤゲ
ート５２０と５２８に結合され、またトラックホールド
回路５０１のイネーブルポート（ＥＮ）に結合される。
ＰＨ0タイミング信号５２７はトラックホールド回路５
３９のイネーブルポート（ＥＮ）に結合され、またＤラ
ッチ５１８と５２５に結合される。
ート５２０と５２８に結合され、またトラックホールド
回路５０１のイネーブルポート（ＥＮ）に結合される。
ＰＨ0タイミング信号５２７はトラックホールド回路５
３９のイネーブルポート（ＥＮ）に結合され、またＤラ
ッチ５１８と５２５に結合される。
【００６８】図２の回路が図１の回路に比べ有利だった
のと同じ利点を図５の回路は図４の実施例に対して持っ
ている。作動フェーズもまた、等価に変更される。すべ
てのアナログとデジタルのサンプルはトラックホールド
回路またはラッチによりバッファされる。したがって、
図４の回路に比べ回路の動作速度は上昇する。第２のス
レッショルド値を保存する２入力トラックホールド回路
がないため、図１と図２の実施例に比べハードウェアは
複雑でない。これは面積，電力散逸（ワット損）および
コストの点で有利である。しかし、クリティカルパスに
置かれている加算手段のため、速度は図１と図２の実施
例で得られた速度よりまだ遅い。図１，図２，図４およ
び図５の回路のそれぞれは本発明の可能な実施例を表
し、高価で非常に複雑な先行技術に対して、すぐれたア
ナログ解決法を提供する。
のと同じ利点を図５の回路は図４の実施例に対して持っ
ている。作動フェーズもまた、等価に変更される。すべ
てのアナログとデジタルのサンプルはトラックホールド
回路またはラッチによりバッファされる。したがって、
図４の回路に比べ回路の動作速度は上昇する。第２のス
レッショルド値を保存する２入力トラックホールド回路
がないため、図１と図２の実施例に比べハードウェアは
複雑でない。これは面積，電力散逸（ワット損）および
コストの点で有利である。しかし、クリティカルパスに
置かれている加算手段のため、速度は図１と図２の実施
例で得られた速度よりまだ遅い。図１，図２，図４およ
び図５の回路のそれぞれは本発明の可能な実施例を表
し、高価で非常に複雑な先行技術に対して、すぐれたア
ナログ解決法を提供する。
【００６９】以上、ＰＲＭＬチャンネルでビタビ検出器
を実施するための新しい方法と装置について述べた。
を実施するための新しい方法と装置について述べた。
【図１】本発明のサンプルデータビタビ検出器の実施例
の回路ブロック図。
の回路ブロック図。
【図２】本発明の実施例のパイプラインバージョンの回
路ブロック図。
路ブロック図。
【図３】図２に示したビタビ検出器の作動のタイミング
図。
図。
【図４】本発明の実施例の縮小ハードウェアバージョン
の回路ブロック図。
の回路ブロック図。
【図５】図４に示した回路のパイプラインバージョンの
回路ブロック図。
回路ブロック図。
【図６】ビタビアルゴリズムの２状態格子の説明図。
【図７】本発明のブロック図。
１０１，２０１，２３９，４０１，５０１，５３９ ト
ラックホールド回路 １０３，１１５，１３０，２１４，２１５，２３０，４
１５，４３０，５１４，５１５，５３０ 加算手段 １０６，１３２，２０６，２３２，４０６，５０６ ２
入力トラックホールド回路 １０７，１０８，１３３，１３４，２０７，２０８，２
３３，２３４，４０７，４０８，５０７，５０８ スイ
ッチ １０９，１１１，１３５，２０２，２０９，２１１，２
２７，２３５，４０９，４１１，５０９，５１１ ノー
ド １１０，１３６，２１０，２３６，４１０，５１０ 保
持キャパシタ １１２，１３７，２１２，２３７，４１２，５１２ バ
ッファ １１６，１２２，２１６，２２２，４１６，４２２，５
１６，５２２ 比較器 １１８，１２５，２１８，２２５，４１８，４２５，５
１８，５２５ Ｄラッチ １２０，１２８，４２０，４２８，５２０，５２８ Ａ
ＮＤゲート １２１，１２９ ＡＮＤゲートからの出力部 ７０１ アナログサンプリング手段 ７０６ 更新手段 ７４０ 比較手段
ラックホールド回路 １０３，１１５，１３０，２１４，２１５，２３０，４
１５，４３０，５１４，５１５，５３０ 加算手段 １０６，１３２，２０６，２３２，４０６，５０６ ２
入力トラックホールド回路 １０７，１０８，１３３，１３４，２０７，２０８，２
３３，２３４，４０７，４０８，５０７，５０８ スイ
ッチ １０９，１１１，１３５，２０２，２０９，２１１，２
２７，２３５，４０９，４１１，５０９，５１１ ノー
ド １１０，１３６，２１０，２３６，４１０，５１０ 保
持キャパシタ １１２，１３７，２１２，２３７，４１２，５１２ バ
ッファ １１６，１２２，２１６，２２２，４１６，４２２，５
１６，５２２ 比較器 １１８，１２５，２１８，２２５，４１８，４２５，５
１８，５２５ Ｄラッチ １２０，１２８，４２０，４２８，５２０，５２８ Ａ
ＮＤゲート １２１，１２９ ＡＮＤゲートからの出力部 ７０１ アナログサンプリング手段 ７０６ 更新手段 ７４０ 比較手段
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−130076（ＪＰ，Ａ)
特開 平７−169192（ＪＰ，Ａ)
特開 昭58−41406（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 25/497
G11B 20/14 341
G11B 20/18 534
H04L 25/08
Claims (20)
- 【請求項１】 入力信号とタイミング信号を受け、サン
プル信号を発生させる第一サンプリング手段；前記第一
サンプリング手段に結合され、第一スレッショルド値信
号および第二スレッショルド値信号ならびに前記サンプ
ル信号を受け、前記タイミング信号に従って第一出力信
号および第二出力信号を発生させる比較手段；前記第一
サンプリング手段と前記比較手段に結合され、前記タイ
ミング信号、前記第一出力信号および前記第二出力信号
ならびに前記サンプル信号を受け、前記第一スレッショ
ルド値信号および前記第二スレッショルド値信号を送出
する更新手段：によって構成されるビタビ検出を実現す
るための装置。 - 【請求項２】 前記第一サンプリング手段がアナログト
ラックホールド回路を含む請求項１記載のビタビ検出を
実現するための装置。 - 【請求項３】 前記第一サンプリング手段がアナログサ
ンプルホールド回路を含む請求項１記載のビタビ検出を
実現するための装置。 - 【請求項４】 前記更新手段が：前記サンプル信号およ
び第一基準信号を受け、第一加算信号を送出する第一加
算手段；前記サンプル信号および第二基準信号を受け、
第二加算信号を送出する第二加算手段；前記サンプル信
号，前記第一加算信号，前記タイミング信号および前記
第一出力信号および前記第二出力信号を受け、前記第一
スレッショルド値信号を送出する第一２入力サンプリン
グ手段；前記サンプル信号，前記第二加算信号，前記タ
イミング信号および前記第一出力信号および前記第二出
力信号を受け、前記第二スレッショルド値信号を送出す
る第二２入力サンプリング手段；によって構成される請
求項１記載のビタビ検出を実現するための装置。 - 【請求項５】 前記第一２入力サンプリング手段および
前記第二２入力サンプリング手段のうち少なくとも一つ
が：前記第一出力信号および前記第二出力信号と前記タ
イミング信号を受け、第一および第二制御信号を送出す
るイネーブル手段と、 前記第一加算信号および前記第二加算信号、前記サンプ
ル信号および前記第一制御信号および前記第二制御信号
のうちの一つを受けるスイッチ手段；前記スイッチ手
段、前記第一スレッショルド値信号および前記第二スレ
ッショルド値信号の一つを送出する前記保存手段に結合
されている保存手段とによって構成される請求項４記載
のビタビ検出を実現するための装置。 - 【請求項６】 前記第一２入力サンプリング手段および
前記第二２入力サンプリング手段のうち少なくとも一つ
が：前記サンプル信号と前記タイミング信号を受ける第
二サンプリング手段；前記タイミング信号と、前記第一
加算信号および前記第二加算信号のうちの一つを受ける
第三サンプリング手段；前記第二サンプリング手段およ
び前記第三サンプリング手段に結合され、前記第一出力
信号および前記第二出力信号を受け、前記第一スレッシ
ョルド値信号および前記第二スレッショルド値信号のう
ちの１つを送出するスイッチ手段；によって構成される
請求項４記載のビタビ検出を実現するための装置。 - 【請求項７】 前記更新手段が：前記サンプル信号と第
一基準信号を受け、加算信号を送出する第一加算手段；
前記加算信号、前記サンプル信号、前記タイミング信号
および前記第一出力信号および前記第二出力信号を受
け、前記第一スレッショルド値信号を送出する２入力サ
ンプリング手段；前記第一スレッショルド値信号と第二
基準信号を受け、前記第二スレッショルド値信号を送出
する第二加算手段；によって構成される請求項１記載の
ビタビ検出を実現するための装置。 - 【請求項８】 前記２入力サンプリング手段が：前記第
一出力信号および前記第二出力信号と前記タイミング信
号を受け、第一および第二制御信号を送出する前記イネ
ーブル手段；前記加算信号、前記サンプル信号および前
記第一制御信号および前記第二制御信号を受けるスイッ
チ手段；前記スイッチ手段に結合され、前記第一スレッ
ショルド値信号を送出する保存手段；によって構成され
る請求項７記載のビタビ検出を実現するための装置。 - 【請求項９】 前記２入力サンプリング手段が：前記サ
ンプル信号および前記タイミング信号を受ける第二サン
プリング手段；前記タイミング信号および前記加算信号
を受ける第三サンプリング手段；前記第二サンプリング
手段および前記第三サンプリング手段に結合され、前記
第一出力信号および前記第二出力信号を受け、前記第一
スレッショルド値信号を送出するスイッチ手段；によっ
て構成される請求項７記載のビタビ検出を実現するため
の装置。 - 【請求項１０】 前記比較手段が：前記サンプル信号お
よび前記第一スレッショルド値信号を受ける第一比較
器；前記第一比較器に結合され、前記タイミング信号を
受け、前記第一出力信号を送出する第一ラッチ手段；前
記サンプル信号および前記第二スレッショルド値信号を
受ける第二比較器；前記第二比較器に結合され、前記タ
イミング信号を受け、前記第二出力信号を送出する第二
ラッチ手段；によって構成される請求項１記載のビタビ
検出を実現するための装置。 - 【請求項１１】 入力信号とタイミング信号を受け、第
一サンプル信号を発生する第一サンプリング手段；前記
第一サンプリング手段に結合され、第一スレッショルド
値信号および第二スレッショルド値信号および前記第一
サンプル信号を受け、前記タイミング信号に従って第一
出力信号および第二出力信号を発生する比較手段と、 前記第一サンプリング手段に結合され、第二サンプル信
号を送出する第二サンプリング手段；前記第二サンプリ
ング手段と前記比較手段に結合され、前記タイミング信
号、前記第一出力信号および前記第二出力信号ならびに
前記第二サンプル信号を受け、前記第一スレッショルド
値信号および前記第二スレッショルド値信号を送出する
更新手段；によって構成されるビタビ検出を実現するた
めの装置。 - 【請求項１２】 前記第一サンプリング手段および前記
第二サンプリング手段のうち少なくとも一つがアナログ
トラックホールド回路を含む請求項１１記載のビタビ検
出を実現するための装置。 - 【請求項１３】 前記第一サンプリング手段および前記
第二サンプリング手段のうち少なくとも一つがアナログ
サンプルホールド回路を含む請求項１１記載のビタビ検
出を実現するための装置。 - 【請求項１４】 前記更新手段が：前記第二サンプル信
号および第一基準信号を受け、第一加算信号を送出する
第一加算手段；前記第二サンプル信号および第二基準信
号を受け、第二加算信号を送出する第二加算手段；前記
第二サンプル信号，前記第一加算信号，前記タイミング
信号および前記第一出力信号および前記第二出力信号を
受け、前記第一スレッショルド値信号を送出する第一２
入力サンプリング手段；前記第二サンプル信号，前記第
二加算信号，前記タイミング信号および前記第一出力信
号および前記第二出力信号を受け、前記第二スレッショ
ルド値信号を送出する第二２入力サンプリング手段；に
よって構成される請求項１１記載のビタビ検出を実現す
るための装置。 - 【請求項１５】 前記第一２入力サンプリング手段およ
び前記第二２入力サンプリング手段のうち少なくとも一
つが：前記第一出力信号および前記第二出力信号ならび
に前記タイミング信号を受け、第一制御信号および第二
制御信号を送出するイネーブル手段；前記加算信号，前
記第二サンプル信号および前記第一制御信号および前記
第二制御信号のうちの一つを受けるスイッチ手段；前記
スイッチ手段に結合され、前記第一スレッショルド値信
号および前記第二スレッショルド値信号のうちの一つを
送出する保存手段；によって構成される請求項１４記載
のビタビ検出を実現するための装置。 - 【請求項１６】 前記第一２入力サンプリング手段およ
び前記第二２入力サンプリング手段のうち少なくとも一
つが：前記第二サンプル信号と前記タイミング信号を受
ける第三サンプリング手段；前記タイミング信号と、前
記第一加算信号および前記第二加算信号のうちの一つを
受ける第四サンプリング手段；前記第三サンプリング手
段および前記第四サンプリング手段に結合され、前記第
一出力信号および前記第二出力信号を受け、前記第一ス
レッショルド値信号および前記第二スレッショルド値信
号のうちの一つを送出するスイッチ手段；によって構成
される請求項１４記載のビタビ検出を実現するための装
置。 - 【請求項１７】 前記更新手段が：前記第二サンプル信
号および第一基準信号を受け、加算信号を送出する第一
加算手段；前記加算信号、前記第二サンプル信号、前記
タイミング信号、前記第一出力信号および前記第二出力
信号を受け、前記第一スレッショルド値信号を送出する
２入力サンプリング手段；前記第一スレッショルド値信
号および第二基準信号を受け、前記第二スレッショルド
値信号を送出する第二加算手段；によって構成される請
求項１１記載のビタビ検出を実現するための装置。 - 【請求項１８】 前記２入力サンプリング手段が：前記
第一出力信号および前記第二出力信号と前記タイミング
信号を受け、第一および第二制御信号を送出するイネー
ブル手段；前記加算信号、前記第二サンプル信号、前記
第一制御信号および前記第二制御信号を受けるスイッチ
手段；前記スイッチ手段に結合され、前記第一スレッシ
ョルド値信号を送出する保存手段；によって構成される
請求項１７記載のビタビ検出を実現するための装置。 - 【請求項１９】 前記２入力サンプリング手段が：前記
第二サンプル信号と前記タイミング信号を受ける第三サ
ンプリング手段；前記タイミング信号と前記加算信号を
受ける第四サンプリング手段；前記第三および第四サン
プリング手段に結合され、前記第一出力信号および前記
第二出力信号を受け、前記第一スレッショルド値信号を
送出するスイッチ手段；によって構成される請求項１７
記載のビタビ検出を実現するための装置。 - 【請求項２０】 前記比較手段が：前記第一サンプル信
号と前記第一スレッショルド値信号を受ける第一比較
器；前記第一比較器に結合され、前記タイミング信号を
受け、前記第一出力信号を送出する第一ラッチ手段；前
記第一サンプル信号と前記第二スレッショルド値信号を
受ける第二比較器；前記第二比較器に結合され、前記タ
イミング信号を受け、前記第二出力信号を送出する第二
ラッチ手段；によって構成される請求項１１記載のビタ
ビ検出を実現するための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21743594A | 1994-03-24 | 1994-03-24 | |
| US08/217,435 | 1994-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273810A JPH07273810A (ja) | 1995-10-20 |
| JP3467343B2 true JP3467343B2 (ja) | 2003-11-17 |
Family
ID=22811075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06547795A Expired - Fee Related JP3467343B2 (ja) | 1994-03-24 | 1995-03-24 | Ｐｒｍｌチャネルのためのビタビ検出器を実現するための装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP3266182B2 (ja) | 1997-06-10 | 2002-03-18 | 日本電気株式会社 | ビタビ復号器 |
| US6275967B1 (en) * | 1997-10-22 | 2001-08-14 | Texas Instruments Incorporated | Optical disk drive using y0+y1 signal detection |
| US6178538B1 (en) * | 1998-02-11 | 2001-01-23 | Texas Instruments, Incoporated | Interleaved analog metric calculator |
| KR100318912B1 (ko) * | 1999-04-28 | 2002-01-04 | 윤종용 | 이동통신시스템에서 구성복호기의 상태값 정규화 장치 및 방법 |
| US6405342B1 (en) | 1999-09-10 | 2002-06-11 | Western Digital Technologies, Inc. | Disk drive employing a multiple-input sequence detector responsive to reliability metrics to improve a retry operation |
| US6735049B1 (en) | 2002-03-28 | 2004-05-11 | Mark A. Lauer | Electromagnetic heads, flexures and gimbals formed on and from a wafer substrate |
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| GB0018841D0 (en) | 2000-08-02 | 2000-09-20 | Koninkl Philips Electronics Nv | Data decoding |
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| US7149938B1 (en) * | 2001-12-07 | 2006-12-12 | Applied Micro Circuits Corporation | Non-causal channel equalization |
| US7065356B2 (en) * | 2001-12-14 | 2006-06-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Systems and methods for preventing unauthorized use of roaming numbers in a wireless telecommunications system |
| GB2403111B (en) * | 2003-06-12 | 2005-12-28 | Arithmatica Ltd | A maximum likelihood detector and/or decoder |
| JP4041445B2 (ja) * | 2003-09-19 | 2008-01-30 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | 復号装置、通信装置および復号方法 |
| GB2407949B (en) * | 2003-11-04 | 2006-03-15 | Arithmatica Ltd | A calculating apparatus and method for use in a maximum likelihood |
| US7458008B2 (en) * | 2004-12-30 | 2008-11-25 | Freescale Semiconductor, Inc. | Decision voting in a parallel decoder |
| US9351698B2 (en) * | 2013-03-12 | 2016-05-31 | Lightlab Imaging, Inc. | Vascular data processing and image registration systems, methods, and apparatuses |
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| US5341387A (en) * | 1992-08-27 | 1994-08-23 | Quantum Corporation | Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection |
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-
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- 1995-03-24 JP JP06547795A patent/JP3467343B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-11 US US08/893,863 patent/US5917859A/en not_active Expired - Lifetime
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