JP3266182B2 - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
Description
【０００１】
【発明の属する技術分野】本発明は移動体通信、衛星通
信、記憶装置等で使用されるビタビ復号器に関し、特
に、ＡＣＳ（add compare select）回路における演算処
理を時分割的に直列処理するビタビ復号器に関する。
信、記憶装置等で使用されるビタビ復号器に関し、特
に、ＡＣＳ（add compare select）回路における演算処
理を時分割的に直列処理するビタビ復号器に関する。
【０００２】
【従来の技術】ビタビ復号器は、畳み込み符号の最尤復
号として用いられ、既知の複数個の符号系列のうち、受
信符号系列に最も符号間距離が近いパスを最尤パスとし
て選択し、そのパスに対応するデータを復号データとす
る。
号として用いられ、既知の複数個の符号系列のうち、受
信符号系列に最も符号間距離が近いパスを最尤パスとし
て選択し、そのパスに対応するデータを復号データとす
る。
【０００３】従来、ビタビ復号器は、ＡＣＳ回路におけ
るパスメトリック値の計算及び比較を状態数分のＡＣＳ
回路を設けることにより総ての状態に対して並列に行う
方式（並列方式）と、ＡＣＳ回路における演算処理を一
つのＡＣＳ回路により時分割的に直列に行う方式（直列
方式）とがある。
るパスメトリック値の計算及び比較を状態数分のＡＣＳ
回路を設けることにより総ての状態に対して並列に行う
方式（並列方式）と、ＡＣＳ回路における演算処理を一
つのＡＣＳ回路により時分割的に直列に行う方式（直列
方式）とがある。
【０００４】たとえば、特公平１−４４０５８には、ビ
タビ復号器のスループット向上を目的として、ＡＣＳ回
路をパイプライン処理するビタビ復号器が記載されてい
る。この例はＡＣＳ回路を状態数分設ける並列方式であ
り、各ＡＣＳ回路内に倍の加算回路、メトリックメモリ
を設けることにより、加算器で加算している復号サイク
ルでは、比較器で前の加算出力のパスメトリック値の比
較を行うパイプライン処理を実現している。
タビ復号器のスループット向上を目的として、ＡＣＳ回
路をパイプライン処理するビタビ復号器が記載されてい
る。この例はＡＣＳ回路を状態数分設ける並列方式であ
り、各ＡＣＳ回路内に倍の加算回路、メトリックメモリ
を設けることにより、加算器で加算している復号サイク
ルでは、比較器で前の加算出力のパスメトリック値の比
較を行うパイプライン処理を実現している。
【０００５】また、特公平３−４９２１７にも、ビタビ
復号器のスループット向上を目的として、ＡＣＳ回路を
パイプライン処理するビタビ復号器が記載されている。
この例もＡＣＳ回路を状態数分設ける並列方式である
が、符号器側であらかじめ送信情報系列を偶数系列と奇
数系列とに分けて符号化することにより、復号器側での
パイプライン処理を可能にしている。畳み込み符号化器
において、従来型のディレーフリップフロップを１段に
つき２段シフトレジスタに置き換え、ビタビ復号器にお
いて、加算回路群と比較選択回路群との間に１クロック
ディレー回路を挿入することにより、１クロックで加算
動作と比較選択動作とを別々に実行するパイプライン処
理を実現している。
復号器のスループット向上を目的として、ＡＣＳ回路を
パイプライン処理するビタビ復号器が記載されている。
この例もＡＣＳ回路を状態数分設ける並列方式である
が、符号器側であらかじめ送信情報系列を偶数系列と奇
数系列とに分けて符号化することにより、復号器側での
パイプライン処理を可能にしている。畳み込み符号化器
において、従来型のディレーフリップフロップを１段に
つき２段シフトレジスタに置き換え、ビタビ復号器にお
いて、加算回路群と比較選択回路群との間に１クロック
ディレー回路を挿入することにより、１クロックで加算
動作と比較選択動作とを別々に実行するパイプライン処
理を実現している。
【０００６】次に、従来のＡＣＳ回路における演算処理
を時分割的に直列処理するビタビ復号器について説明す
る。本従来例では、符号化率Ｒ＝１／２、拘束長Ｋ＝３
である畳み込み符号の復号を例にとる。そのためビタビ
復号器の状態数は４になる。まず、構成について説明す
る。図６は従来のＡＣＳ回路における演算処理を時分割
的に直列処理するビタビ復号器のパスメトリック演算部
とパスメトリック最小値検出部を示すブロック図であ
る。
を時分割的に直列処理するビタビ復号器について説明す
る。本従来例では、符号化率Ｒ＝１／２、拘束長Ｋ＝３
である畳み込み符号の復号を例にとる。そのためビタビ
復号器の状態数は４になる。まず、構成について説明す
る。図６は従来のＡＣＳ回路における演算処理を時分割
的に直列処理するビタビ復号器のパスメトリック演算部
とパスメトリック最小値検出部を示すブロック図であ
る。
【０００７】パスメトリック演算部は通称ＡＣＳ回路と
も呼ばれ、パスメトリック値の加算、比較、選択を行
う。パスメトリック演算部は、それぞれの状態のパスメ
トリック値を保存しているパスメトリックＸメモリ２０
と、パスメトリックＹメモリ２１と、パスメトリックメ
モリ２０、２１から読み出したパスメトリック値から前
一復号時間中最小であったパスメトリック値を減算する
減算器２２、２３と、ブランチメトリックＸ、Ｙと減算
器２２、２３の出力とをそれぞれ加算する加算器２４、
２５と、加算器２４、２５の出力を比較する比較器２６
と、加算器２４、２５の出力から小さい方を選択する選
択器２７より構成される。
も呼ばれ、パスメトリック値の加算、比較、選択を行
う。パスメトリック演算部は、それぞれの状態のパスメ
トリック値を保存しているパスメトリックＸメモリ２０
と、パスメトリックＹメモリ２１と、パスメトリックメ
モリ２０、２１から読み出したパスメトリック値から前
一復号時間中最小であったパスメトリック値を減算する
減算器２２、２３と、ブランチメトリックＸ、Ｙと減算
器２２、２３の出力とをそれぞれ加算する加算器２４、
２５と、加算器２４、２５の出力を比較する比較器２６
と、加算器２４、２５の出力から小さい方を選択する選
択器２７より構成される。
【０００８】パスメトリック最小値検出部は、選択器２
７の出力である更新パスメトリック値とフリップフロッ
プ（ＦＦ）３２の出力とを比較する比較器３０と、比較
器３０の出力により選択器２７とＦＦ３２の出力の小さ
い方を選択する選択器３１と、クロック信号ＣＬＫの立
ち上がりで選択器３１の出力を保持するＦＦ３２と、Ｆ
Ｆ３２の出力を最小値更新信号で保持するレベルスルー
ラッチ３３から構成される。
７の出力である更新パスメトリック値とフリップフロッ
プ（ＦＦ）３２の出力とを比較する比較器３０と、比較
器３０の出力により選択器２７とＦＦ３２の出力の小さ
い方を選択する選択器３１と、クロック信号ＣＬＫの立
ち上がりで選択器３１の出力を保持するＦＦ３２と、Ｆ
Ｆ３２の出力を最小値更新信号で保持するレベルスルー
ラッチ３３から構成される。
【０００９】次に、本従来例の動作について説明する。
図７は図６のビタビ復号器のタイミング図である。状態
数は４のため、受信信号１組に対し状態０〜３に対応す
るパスメトリック値を演算する時間４クロック分が１復
号時間となる。まず、状態“０”に対応するパスメトリ
ックの演算動作について説明する。パスメトリック演算
部には、受信データと候補値とのハミング距離の計算結
果であるブランチメトリックが入力される。１状態に考
えられる２つのパスに対応するブランチメトリックＸ、
Ｙが加算器２４、２５にそれぞれ入力される。状態
“０”のパスメトリック演算のためには、状態“０”か
らと状態“２”からの遷移に対応する候補値から得られ
たブランチメトリックが使用される。パスメトリックＸ
メモリ２０、パスメトリックＹメモリ２１にはそれぞれ
４状態に対応するパスメトリック値が保存されており、
その内容は同一であるが同一タイミングで読み出される
パスメトリック値（に対応する状態）は異なる。状態
“０”のパスメトリック値を演算する場合、前回までの
状態“０”に対応するパスメトリック値がパスメトリッ
クＸメモリ２０から、状態“２”に対応するパスメトリ
ック値がパスメトリックＹメモリ２１から読み出され
る。減算器２２、２３により、それぞれ読み出されたパ
スメトリック値から、前一復号時間中最小であったパス
メトリック最小値を減算する。これはパスメトリック値
が無限に増大するのを防ぐための処理である。加算器２
４によりブランチメトリックＸと減算器２２の出力を、
加算器２５によりブランチメトリックＹと減算器２３の
出力を加算し、比較器２６、選択器２７により、前記加
算された結果の小さい方が選択され、更新パスメトリッ
ク値として、パスメトリックＸメモリ２０、パスメトリ
ックＹメモリ２１、パスメトリック最小値検出部へ出力
される。前記更新パスメトリック値は、パスメトリック
Ｘメモリ２０、パスメトリックＹメモリ２１に、状態
“０”のパスメトリック値として保存される。続いて状
態“１”、“２”、“３”のパスメトリック値も同様に
演算される。パスメトリック最小値検出部では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号ＣＬＫの立ち上がりでＦ
Ｆ３２に保持される。状態“１”の更新パスメトリック
値が入力された場合は、比較器３０により、状態“１”
の更新パスメトリック値と前状態（状態“０”）のパス
メトリック値が比較され、選択器３１により小さい方が
選択され、クロック信号ＣＬＫの立ち上がりでＦＦ３２
に保持される。以降、状態“２”、“３”の更新パスメ
トリック値が入力された場合も同様に動作し、１復号時
間毎に発生される最小値更新信号により、４状態中最小
のパスメトリック値がラッチ３３に保持される。
図７は図６のビタビ復号器のタイミング図である。状態
数は４のため、受信信号１組に対し状態０〜３に対応す
るパスメトリック値を演算する時間４クロック分が１復
号時間となる。まず、状態“０”に対応するパスメトリ
ックの演算動作について説明する。パスメトリック演算
部には、受信データと候補値とのハミング距離の計算結
果であるブランチメトリックが入力される。１状態に考
えられる２つのパスに対応するブランチメトリックＸ、
Ｙが加算器２４、２５にそれぞれ入力される。状態
“０”のパスメトリック演算のためには、状態“０”か
らと状態“２”からの遷移に対応する候補値から得られ
たブランチメトリックが使用される。パスメトリックＸ
メモリ２０、パスメトリックＹメモリ２１にはそれぞれ
４状態に対応するパスメトリック値が保存されており、
その内容は同一であるが同一タイミングで読み出される
パスメトリック値（に対応する状態）は異なる。状態
“０”のパスメトリック値を演算する場合、前回までの
状態“０”に対応するパスメトリック値がパスメトリッ
クＸメモリ２０から、状態“２”に対応するパスメトリ
ック値がパスメトリックＹメモリ２１から読み出され
る。減算器２２、２３により、それぞれ読み出されたパ
スメトリック値から、前一復号時間中最小であったパス
メトリック最小値を減算する。これはパスメトリック値
が無限に増大するのを防ぐための処理である。加算器２
４によりブランチメトリックＸと減算器２２の出力を、
加算器２５によりブランチメトリックＹと減算器２３の
出力を加算し、比較器２６、選択器２７により、前記加
算された結果の小さい方が選択され、更新パスメトリッ
ク値として、パスメトリックＸメモリ２０、パスメトリ
ックＹメモリ２１、パスメトリック最小値検出部へ出力
される。前記更新パスメトリック値は、パスメトリック
Ｘメモリ２０、パスメトリックＹメモリ２１に、状態
“０”のパスメトリック値として保存される。続いて状
態“１”、“２”、“３”のパスメトリック値も同様に
演算される。パスメトリック最小値検出部では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号ＣＬＫの立ち上がりでＦ
Ｆ３２に保持される。状態“１”の更新パスメトリック
値が入力された場合は、比較器３０により、状態“１”
の更新パスメトリック値と前状態（状態“０”）のパス
メトリック値が比較され、選択器３１により小さい方が
選択され、クロック信号ＣＬＫの立ち上がりでＦＦ３２
に保持される。以降、状態“２”、“３”の更新パスメ
トリック値が入力された場合も同様に動作し、１復号時
間毎に発生される最小値更新信号により、４状態中最小
のパスメトリック値がラッチ３３に保持される。
【００１０】以上より、従来は、１クロック内の時間
で、メモリ２０、２１からのパスメトリック値の呼び
出し、減算器２２、２３による前回の受信信号の組で
のパスメトリック最小値の減算、加算器２４、２５に
よるブランチメトリックの加算、比較器２６、選択器
２７による小さい方の選択、メモリ２０、２１への更
新パスメトリック値の保存、比較器３０、選択器３
１、ＦＦ３２による候補パスメトリック最小値の更新、
１復号時間の最後のクロック（４クロック目）ではラ
ッチ３３によるパスメトリック最小値の更新の処理を行
う必要があった。
で、メモリ２０、２１からのパスメトリック値の呼び
出し、減算器２２、２３による前回の受信信号の組で
のパスメトリック最小値の減算、加算器２４、２５に
よるブランチメトリックの加算、比較器２６、選択器
２７による小さい方の選択、メモリ２０、２１への更
新パスメトリック値の保存、比較器３０、選択器３
１、ＦＦ３２による候補パスメトリック最小値の更新、
１復号時間の最後のクロック（４クロック目）ではラ
ッチ３３によるパスメトリック最小値の更新の処理を行
う必要があった。
【００１１】
【発明が解決しようとする課題】特公平１−４４０５
８、特公平３−４９２１７では、ＡＣＳ回路におけるパ
スメトリック値の計算及び比較を状態数分のＡＣＳ回路
を設けることにより総ての状態に対して並列に行う方式
であるため、拘束長が大きくなると状態数が増加し、必
要なＡＣＳ回路の数も増大し、回路が大規模になる欠点
がある。また、特公平１−４４０５８では、パイプライ
ン処理を実現するために各ＡＣＳ回路内に倍の加算回
路、メトリックメモリを設ける必要があるため、回路規
模は相乗効果的に増大してしまう。
８、特公平３−４９２１７では、ＡＣＳ回路におけるパ
スメトリック値の計算及び比較を状態数分のＡＣＳ回路
を設けることにより総ての状態に対して並列に行う方式
であるため、拘束長が大きくなると状態数が増加し、必
要なＡＣＳ回路の数も増大し、回路が大規模になる欠点
がある。また、特公平１−４４０５８では、パイプライ
ン処理を実現するために各ＡＣＳ回路内に倍の加算回
路、メトリックメモリを設ける必要があるため、回路規
模は相乗効果的に増大してしまう。
【００１２】特公平３−４９２１７では、復号器側での
パイプライン処理を実現するために、符号器側であらか
じめ送信情報系列を偶数系列と奇数系列とに分けて符号
化している。これでは、符号化データが特殊なものとな
り、符号化方式、送信フォーマットが規格化されている
例えばＧＳＭやＰＤＣやＩＳ１３６等の様なデジタル携
帯電話規格のものでは使用できない欠点がある。
パイプライン処理を実現するために、符号器側であらか
じめ送信情報系列を偶数系列と奇数系列とに分けて符号
化している。これでは、符号化データが特殊なものとな
り、符号化方式、送信フォーマットが規格化されている
例えばＧＳＭやＰＤＣやＩＳ１３６等の様なデジタル携
帯電話規格のものでは使用できない欠点がある。
【００１３】また、従来のＡＣＳ回路における演算処理
を一つのＡＣＳ回路により時分割的に直列に行うビタビ
復号器では、１クロック内にパスメトリック値の読み出
しと減算と加算と比較と選択と保存とパスメトリック最
小値の更新を行わなければならないので、減算器、加算
器、比較器、選択器、メモリ等の遅延によって動作周波
数の制約を受け、ビタビ復号器のスループットが制限さ
れる欠点がある。
を一つのＡＣＳ回路により時分割的に直列に行うビタビ
復号器では、１クロック内にパスメトリック値の読み出
しと減算と加算と比較と選択と保存とパスメトリック最
小値の更新を行わなければならないので、減算器、加算
器、比較器、選択器、メモリ等の遅延によって動作周波
数の制約を受け、ビタビ復号器のスループットが制限さ
れる欠点がある。
【００１４】本発明の目的は、スループットが向上し、
各演算器の遅延の影響に左右されにくい設計を可能とす
るビタビ復号器を提供することにある。
各演算器の遅延の影響に左右されにくい設計を可能とす
るビタビ復号器を提供することにある。
【００１５】
【問題点を解決するための手段】本発明のビタビ復号器
は、ＡＣＳ回路におけるパスメトリック値の読み出し処
理、減算処理、加算処理、比較選択処理、更新パスメト
リック値の保存処理、パスメトリック最小値の更新処理
をパイプライン化し並列に実行する手段を有する。
は、ＡＣＳ回路におけるパスメトリック値の読み出し処
理、減算処理、加算処理、比較選択処理、更新パスメト
リック値の保存処理、パスメトリック最小値の更新処理
をパイプライン化し並列に実行する手段を有する。
【００１６】各演算処理をパイプライン化し並列に実行
することにより、各演算器の遅延マージンを広げ、１ク
ロック幅を短くすることができ、同一デバイステクノロ
ジーの使用でもより高速な処理が可能となり、かつ１復
号時間にかかるクロック数の増加を最小限に抑えている
ため、ビタビ復号器のスループットが向上する。
することにより、各演算器の遅延マージンを広げ、１ク
ロック幅を短くすることができ、同一デバイステクノロ
ジーの使用でもより高速な処理が可能となり、かつ１復
号時間にかかるクロック数の増加を最小限に抑えている
ため、ビタビ復号器のスループットが向上する。
【００１７】本発明の実施態様のビタビ復号器は、パス
メトリック値の読み出し処理、減算処理、加算処理、比
較選択処理、更新パスメトリック値の保存処理、パスメ
トリック最小値の更新処理を行う各演算器の間にフリッ
プフロップが挿入され、クロック信号の立ち上がりと立
ち下がりを交互に利用することにより各演算器の処理を
並列にパイプライン処理する。
メトリック値の読み出し処理、減算処理、加算処理、比
較選択処理、更新パスメトリック値の保存処理、パスメ
トリック最小値の更新処理を行う各演算器の間にフリッ
プフロップが挿入され、クロック信号の立ち上がりと立
ち下がりを交互に利用することにより各演算器の処理を
並列にパイプライン処理する。
【００１８】本発明の実施態様のビタビ復号器は、パス
メトリック値の読み出し処理、減算処理、加算処理、比
較選択処理、更新パスメトリック値の保存処理、パスメ
トリック最小値の更新処理を行う各演算器の間にラッチ
が挿入され、２相クロック信号を交互に利用することに
より各演算器の処理を並列にパイプライン処理する。本
発明の実施態様のビタビ復号器は、各状態のパスメトリ
ック値を保存している第１、第２のパスメトリックメモ
リと、第１、第２のパスメトリックメモリから読み出し
たパスメトリック値をクロック信号の立ち下がりまたは
立ち上がりで保持する第１、第２のフリップフロップ
と、第１、第２のフリップフロップの出力から前一復号
時間中最小であったパスメトリック値を減算する第１、
第２の減算器と、第１、第２の減算器の出力を第１、第
２のフリップフロップとは逆にクロック信号の立ち上が
りまたは立ち下がりで保持する第３、第４のフリップフ
ロップと、ブランチメトリックＸ、Ｙと第３、第４のフ
リップフロップの出力をそれぞれ加算する第１、第２の
加算器と、それぞれ第１、第２の加算器の出力を第１、
第２のフリップフロップと同じくクロック信号の立ち下
がりまたは立ち上がりで保持する第５、第６のフリップ
フロップと、第５のフリップフロップの出力と第６のフ
リップフロップの出力を比較する第１の比較器と、第１
の比較器の出力により第５のフリップフロップの出力と
第６のフリップフロップの出力のうち小さい方を選択す
る第１の選択器と、該選択器の出力を第１、第２のフリ
ップフロップとは逆にクロック信号の立ち上がりまたは
立ち下がりで保持する第７のフリップフロップを含むパ
スメトリック演算部と、第８のフリップフロップと、第
７のフリップフロップの出力である更新パスメトリック
値と第８のフリップフロップの出力を比較する第２の比
較器と、第２の比較器の出力により第７のフリップフロ
ップの出力と第８のフリップフロップの出力のうち小さ
い方を選択する第２の選択器と、第２の選択器の出力を
第１のフリップフロップ信号のクロック信号と同じく最
小値更新信号の立ち下がりまたは立ち上がりにより保持
する第９のフリップフロップを含み、第８のフリップフ
ロップは第２の選択器の出力を第１、第２のフリップフ
ロップとは逆にクロック信号の立ち上がりまたは立ち下
がりで保持するパスメトリック最小値検出部を有する。
メトリック値の読み出し処理、減算処理、加算処理、比
較選択処理、更新パスメトリック値の保存処理、パスメ
トリック最小値の更新処理を行う各演算器の間にラッチ
が挿入され、２相クロック信号を交互に利用することに
より各演算器の処理を並列にパイプライン処理する。本
発明の実施態様のビタビ復号器は、各状態のパスメトリ
ック値を保存している第１、第２のパスメトリックメモ
リと、第１、第２のパスメトリックメモリから読み出し
たパスメトリック値をクロック信号の立ち下がりまたは
立ち上がりで保持する第１、第２のフリップフロップ
と、第１、第２のフリップフロップの出力から前一復号
時間中最小であったパスメトリック値を減算する第１、
第２の減算器と、第１、第２の減算器の出力を第１、第
２のフリップフロップとは逆にクロック信号の立ち上が
りまたは立ち下がりで保持する第３、第４のフリップフ
ロップと、ブランチメトリックＸ、Ｙと第３、第４のフ
リップフロップの出力をそれぞれ加算する第１、第２の
加算器と、それぞれ第１、第２の加算器の出力を第１、
第２のフリップフロップと同じくクロック信号の立ち下
がりまたは立ち上がりで保持する第５、第６のフリップ
フロップと、第５のフリップフロップの出力と第６のフ
リップフロップの出力を比較する第１の比較器と、第１
の比較器の出力により第５のフリップフロップの出力と
第６のフリップフロップの出力のうち小さい方を選択す
る第１の選択器と、該選択器の出力を第１、第２のフリ
ップフロップとは逆にクロック信号の立ち上がりまたは
立ち下がりで保持する第７のフリップフロップを含むパ
スメトリック演算部と、第８のフリップフロップと、第
７のフリップフロップの出力である更新パスメトリック
値と第８のフリップフロップの出力を比較する第２の比
較器と、第２の比較器の出力により第７のフリップフロ
ップの出力と第８のフリップフロップの出力のうち小さ
い方を選択する第２の選択器と、第２の選択器の出力を
第１のフリップフロップ信号のクロック信号と同じく最
小値更新信号の立ち下がりまたは立ち上がりにより保持
する第９のフリップフロップを含み、第８のフリップフ
ロップは第２の選択器の出力を第１、第２のフリップフ
ロップとは逆にクロック信号の立ち上がりまたは立ち下
がりで保持するパスメトリック最小値検出部を有する。
【００１９】本発明の実施態様のビタビ復号器は、各状
態のパスメトリック値を保存している第１、第２のパス
メトリックメモリと、第１、第２のパスメトリックメモ
リから読み出したパスメトリック値を第２のクロック信
号で保持する第１、第２のラッチと、第１、第２のラッ
チの出力から前一復号時間中最小であったパスメトリッ
ク値を減算する第１、第２の減算器と、第１、第２の減
算器の出力を第１のクロック信号で保持する第３、第４
のラッチと、ブランチメトリックＸ、Ｙと第３、第４の
ラッチの出力をそれぞれ加算する第１、第２の加算器
と、それぞれ第１、第２の加算器の出力を第２のクロッ
ク信号で保持する第５、第６のラッチと、第５のラッチ
の出力と第６のラッチの出力を比較する第１の比較器
と、第１の比較器の出力により第５のラッチの出力と第
６のラッチの出力のうち小さい方を選択する第１の選択
器と、該選択器の出力を第１のクロック信号で保持する
第７のラッチを含むパスメトリック演算部と、第８のラ
ッチと、第７のラッチの出力である更新パスメトリック
値と第８のラッチの出力を比較する第２の比較器と、第
２の比較器の出力により第７のラッチの出力と第８のラ
ッチの出力のうち小さい方を選択する第２の選択器と、
第２の選択器の出力を最小値更新信号により保持する第
９のラッチを含み、第８のラッチは第２の選択器の出力
を第２のクロック信号で保持するパスメトリック最小値
検出部を有する。
態のパスメトリック値を保存している第１、第２のパス
メトリックメモリと、第１、第２のパスメトリックメモ
リから読み出したパスメトリック値を第２のクロック信
号で保持する第１、第２のラッチと、第１、第２のラッ
チの出力から前一復号時間中最小であったパスメトリッ
ク値を減算する第１、第２の減算器と、第１、第２の減
算器の出力を第１のクロック信号で保持する第３、第４
のラッチと、ブランチメトリックＸ、Ｙと第３、第４の
ラッチの出力をそれぞれ加算する第１、第２の加算器
と、それぞれ第１、第２の加算器の出力を第２のクロッ
ク信号で保持する第５、第６のラッチと、第５のラッチ
の出力と第６のラッチの出力を比較する第１の比較器
と、第１の比較器の出力により第５のラッチの出力と第
６のラッチの出力のうち小さい方を選択する第１の選択
器と、該選択器の出力を第１のクロック信号で保持する
第７のラッチを含むパスメトリック演算部と、第８のラ
ッチと、第７のラッチの出力である更新パスメトリック
値と第８のラッチの出力を比較する第２の比較器と、第
２の比較器の出力により第７のラッチの出力と第８のラ
ッチの出力のうち小さい方を選択する第２の選択器と、
第２の選択器の出力を最小値更新信号により保持する第
９のラッチを含み、第８のラッチは第２の選択器の出力
を第２のクロック信号で保持するパスメトリック最小値
検出部を有する。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１は本発明の実施形態のビタビ復号器の
構成図である。本実施形態では、符号化率Ｒ＝１／２、
拘束長Ｋ＝３である畳み込み符号の復号を例にとる。そ
のためビタビ復号器の状態数は４になる。
構成図である。本実施形態では、符号化率Ｒ＝１／２、
拘束長Ｋ＝３である畳み込み符号の復号を例にとる。そ
のためビタビ復号器の状態数は４になる。
【００２２】本ビタビ復号器は、受信データから４状態
にわたりブランチメトリックを演算するブランチメトリ
ック演算部１と、以前のパスメトリックと新しく得られ
たブランチメトリックよりパスメトリックの更新を行う
パスメトリック演算部２と、４状態中のパスメトリック
の最小値を検出するパスメトリック最小値検出部３と、
各状態において現在までのパスの履歴を保存し最尤デー
タを出力するパスメモリ部４より構成される。
にわたりブランチメトリックを演算するブランチメトリ
ック演算部１と、以前のパスメトリックと新しく得られ
たブランチメトリックよりパスメトリックの更新を行う
パスメトリック演算部２と、４状態中のパスメトリック
の最小値を検出するパスメトリック最小値検出部３と、
各状態において現在までのパスの履歴を保存し最尤デー
タを出力するパスメモリ部４より構成される。
【００２３】ブランチメトリック演算部１は４状態にわ
たり受信データと候補データとのハミング距離を計算
し、パスメトリック演算部２に１状態において考えられ
る２つのパスに対応するブランチメトリックＸ、Ｙを出
力する。パスメトリック演算部２は、ブランチメトリッ
クＸ、Ｙとパスメトリック演算部２内に記憶されている
各状態のパスメトリック値とパスメトリック最小値検出
部３から入力される前一復号時間中最小のパスメトリッ
ク最小値から、４状態にわたり更新パスメトリック値を
パスメトリック最小値検出部３に、４状態にわたり経路
情報となるパス選択信号をパスメモリ部４に出力する。
パスメトリック最小値検出部３は、４状態中最小である
パスメトリック値を検出しパスメトリック最小値として
出力し、またパスメトリック値が最小となる状態情報で
ある最小状態選択信号をパスメモリ部４へ出力する。パ
スメモリ部４は、パス選択信号を各状態毎にパス履歴と
して保存しており、最小状態選択信号により選択された
状態のパス履歴を復号データとして出力する。
たり受信データと候補データとのハミング距離を計算
し、パスメトリック演算部２に１状態において考えられ
る２つのパスに対応するブランチメトリックＸ、Ｙを出
力する。パスメトリック演算部２は、ブランチメトリッ
クＸ、Ｙとパスメトリック演算部２内に記憶されている
各状態のパスメトリック値とパスメトリック最小値検出
部３から入力される前一復号時間中最小のパスメトリッ
ク最小値から、４状態にわたり更新パスメトリック値を
パスメトリック最小値検出部３に、４状態にわたり経路
情報となるパス選択信号をパスメモリ部４に出力する。
パスメトリック最小値検出部３は、４状態中最小である
パスメトリック値を検出しパスメトリック最小値として
出力し、またパスメトリック値が最小となる状態情報で
ある最小状態選択信号をパスメモリ部４へ出力する。パ
スメモリ部４は、パス選択信号を各状態毎にパス履歴と
して保存しており、最小状態選択信号により選択された
状態のパス履歴を復号データとして出力する。
【００２４】図２は本発明の一実施形態のパスメトリッ
ク演算部２とパスメトリック最小値検出部３を示すブロ
ック図である。
ク演算部２とパスメトリック最小値検出部３を示すブロ
ック図である。
【００２５】パスメトリック演算部２は通称ＡＣＳ回路
とも呼ばれ、パスメトリック値の加算、比較、選択を行
う。パスメトリック演算部２は、それぞれの状態のパス
メトリック値を保存しているパスメトリックＸメモリ２
０、パスメトリックＹメモリ２１と、パスメトリックメ
モリ２０、２１から読み出したパスメトリック値をクロ
ック信号ＣＬＫの立ち下がりで保持するフリップフロッ
プ（ＦＦ）２８ａ、２８ｂと、ＦＦ２８ａ、２８ｂの出
力から前一復号時間中最小であったパスメトリック値を
減算する減算器２２、２３と、減算器２２、２３の出力
をクロック信号ＣＬＫの立ち上がりで保持するＦＦ２８
ｃ、２８ｄと、ブランチメトリックＸ、ＹとＦＦ２８
ｃ、２８ｄの出力とをそれぞれ加算する加算器２４、２
５と、加算器２４、２５の出力をクロック信号ＣＬＫの
立ち下がりで保持するＦＦ２８ｅ、２８ｆと、ＦＦ２８
ｅの出力と２８ｆの出力を比較する比較器２６と、ＦＦ
２８ｅ、２８ｆの出力から小さい方を選択する選択器２
７と、選択器２７の出力をクロック信号ＣＬＫの立ち上
がりで保持するＦＦ２８ｇより構成される。
とも呼ばれ、パスメトリック値の加算、比較、選択を行
う。パスメトリック演算部２は、それぞれの状態のパス
メトリック値を保存しているパスメトリックＸメモリ２
０、パスメトリックＹメモリ２１と、パスメトリックメ
モリ２０、２１から読み出したパスメトリック値をクロ
ック信号ＣＬＫの立ち下がりで保持するフリップフロッ
プ（ＦＦ）２８ａ、２８ｂと、ＦＦ２８ａ、２８ｂの出
力から前一復号時間中最小であったパスメトリック値を
減算する減算器２２、２３と、減算器２２、２３の出力
をクロック信号ＣＬＫの立ち上がりで保持するＦＦ２８
ｃ、２８ｄと、ブランチメトリックＸ、ＹとＦＦ２８
ｃ、２８ｄの出力とをそれぞれ加算する加算器２４、２
５と、加算器２４、２５の出力をクロック信号ＣＬＫの
立ち下がりで保持するＦＦ２８ｅ、２８ｆと、ＦＦ２８
ｅの出力と２８ｆの出力を比較する比較器２６と、ＦＦ
２８ｅ、２８ｆの出力から小さい方を選択する選択器２
７と、選択器２７の出力をクロック信号ＣＬＫの立ち上
がりで保持するＦＦ２８ｇより構成される。
【００２６】パスメトリック最小値検出部３は、ＦＦ２
８ｇの出力である更新パスメトリック値とＦＦ３４ａの
出力とを比較する比較器３０と、比較器３０の出力によ
りＦＦ２８ｇとＦＦ３４ａの出力の小さい方を選択する
選択器３１と、クロック信号ＣＬＫの立ち上がりで選択
器３１の出力を保持するＦＦ３４ａと、選択器３１の出
力を最小値更新信号の立ち下がりで保持するＦＦ３４ｂ
から構成される。
８ｇの出力である更新パスメトリック値とＦＦ３４ａの
出力とを比較する比較器３０と、比較器３０の出力によ
りＦＦ２８ｇとＦＦ３４ａの出力の小さい方を選択する
選択器３１と、クロック信号ＣＬＫの立ち上がりで選択
器３１の出力を保持するＦＦ３４ａと、選択器３１の出
力を最小値更新信号の立ち下がりで保持するＦＦ３４ｂ
から構成される。
【００２７】次に、本実施形態の動作について説明す
る。図３は本実施形態のタイミング図である。状態数は
４のため、受信信号１組に対し状態０〜３に対応するパ
スメトリック値を演算する。メモリ読み出し、減算、加
算、比較選択、更新の各演算処理をクロックの半周期毎
に区切り並列に実行するため５クロック分が１復号時間
となる。まず、状態“０”に対応するパスメトリックの
演算動作について説明する。パスメトリック演算部２に
は、受信データと候補値とのハミング距離の計算結果で
あるブランチメトリックが入力される。１状態に考えら
れる２つのパスに対応するブランチメトリックＸ、Ｙが
加算器２４、２５にそれぞれ入力される。状態“０”の
パスメトリック演算のためには、状態“０”からと状態
“２”からの遷移に対応する候補値から得られたブラン
チメトリックが使用される。パスメトリックＸメモリ２
０、パスメトリックＹメモリ２１にはそれぞれ４状態に
対応するパスメトリック値が保存されており、その内容
は同一であるが同一タイミングで読み出されるパスメト
リック値（に対応する状態）は異なる。状態“０”のパ
スメトリック値を演算する場合、前回までの状態“０”
に対応するパスメトリック値がパスメトリックＸメモリ
２０から、状態“２”に対応するパスメトリック値がパ
スメトリックＹメモリ２１から読み出される。パスメト
リックＸメモリ２０、パスメトリックＹメモリ２１から
読み出されたパスメトリック値はクロック信号ＣＬＫの
立ち下がりでＦＦ２８ａ、２８ｂにそれぞれ保持され
る。減算器２２、２３により、ＦＦ２８ａ、２８ｂにそ
れぞれ保持されたパスメトリック値から、前一復号時間
中最小であったパスメトリック最小値を減算する。これ
はパスメトリック値が無限に増大するのを防ぐための処
理である。減算器２２、２３の出力はクロック信号ＣＬ
Ｋの立ち上がりでＦＦ２８ｃ、２８ｄにそれぞれ保持さ
れる。加算器２４によりブランチメトリックＸとＦＦ２
８ｃの出力を、加算器２５によりブランチメトリックＹ
とＦＦ２８ｄの出力を加算し、クロック信号ＣＬＫの立
ち下がりでＦＦ２８ｅ、２８ｆにそれぞれ保持される。
比較器２６、選択器２７により、ＦＦ２８ｅ、２８ｆに
保持される前記加算された結果の小さい方が選択され、
クロック信号ＣＬＫの立ち上がりでＦＦ２８ｇに保持さ
れる。ＦＦ２８ｇの出力は更新パスメトリック値とし
て、パスメトリックＸメモリ２０、パスメトリックＹメ
モリ２１、パスメトリック最小値検出部３へ出力され
る。前記更新パスメトリック値は、パスメトリックＸメ
モリ２０、パスメトリックＹメモリ２１に、状態“０”
のパスメトリック値として保存される。続いて状態
“１”、“２”、“３”のパスメトリック値も同様に演
算される。パスメトリック最小値検出部３では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号ＣＬＫの立ち上がりによ
りＦＦ３４ａに保持される。状態“１”の更新パスメト
リック値が入力された場合は、比較器３０により、状態
“１”の更新パスメトリック値と前状態（状態“０”）
のパスメトリック値が比較され、選択器３１により小さ
い方が選択され、クロック信号ＣＬＫの立ち上がりによ
りＦＦ３４ａに保持される。以降、状態“２”、“３”
の更新パスメトリック値が入力された場合も同様に動作
し、１復号時間毎に発生される最小値更新信号により、
４状態中最小のパスメトリック値がＦＦ３４ｂに保持さ
れる。
る。図３は本実施形態のタイミング図である。状態数は
４のため、受信信号１組に対し状態０〜３に対応するパ
スメトリック値を演算する。メモリ読み出し、減算、加
算、比較選択、更新の各演算処理をクロックの半周期毎
に区切り並列に実行するため５クロック分が１復号時間
となる。まず、状態“０”に対応するパスメトリックの
演算動作について説明する。パスメトリック演算部２に
は、受信データと候補値とのハミング距離の計算結果で
あるブランチメトリックが入力される。１状態に考えら
れる２つのパスに対応するブランチメトリックＸ、Ｙが
加算器２４、２５にそれぞれ入力される。状態“０”の
パスメトリック演算のためには、状態“０”からと状態
“２”からの遷移に対応する候補値から得られたブラン
チメトリックが使用される。パスメトリックＸメモリ２
０、パスメトリックＹメモリ２１にはそれぞれ４状態に
対応するパスメトリック値が保存されており、その内容
は同一であるが同一タイミングで読み出されるパスメト
リック値（に対応する状態）は異なる。状態“０”のパ
スメトリック値を演算する場合、前回までの状態“０”
に対応するパスメトリック値がパスメトリックＸメモリ
２０から、状態“２”に対応するパスメトリック値がパ
スメトリックＹメモリ２１から読み出される。パスメト
リックＸメモリ２０、パスメトリックＹメモリ２１から
読み出されたパスメトリック値はクロック信号ＣＬＫの
立ち下がりでＦＦ２８ａ、２８ｂにそれぞれ保持され
る。減算器２２、２３により、ＦＦ２８ａ、２８ｂにそ
れぞれ保持されたパスメトリック値から、前一復号時間
中最小であったパスメトリック最小値を減算する。これ
はパスメトリック値が無限に増大するのを防ぐための処
理である。減算器２２、２３の出力はクロック信号ＣＬ
Ｋの立ち上がりでＦＦ２８ｃ、２８ｄにそれぞれ保持さ
れる。加算器２４によりブランチメトリックＸとＦＦ２
８ｃの出力を、加算器２５によりブランチメトリックＹ
とＦＦ２８ｄの出力を加算し、クロック信号ＣＬＫの立
ち下がりでＦＦ２８ｅ、２８ｆにそれぞれ保持される。
比較器２６、選択器２７により、ＦＦ２８ｅ、２８ｆに
保持される前記加算された結果の小さい方が選択され、
クロック信号ＣＬＫの立ち上がりでＦＦ２８ｇに保持さ
れる。ＦＦ２８ｇの出力は更新パスメトリック値とし
て、パスメトリックＸメモリ２０、パスメトリックＹメ
モリ２１、パスメトリック最小値検出部３へ出力され
る。前記更新パスメトリック値は、パスメトリックＸメ
モリ２０、パスメトリックＹメモリ２１に、状態“０”
のパスメトリック値として保存される。続いて状態
“１”、“２”、“３”のパスメトリック値も同様に演
算される。パスメトリック最小値検出部３では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号ＣＬＫの立ち上がりによ
りＦＦ３４ａに保持される。状態“１”の更新パスメト
リック値が入力された場合は、比較器３０により、状態
“１”の更新パスメトリック値と前状態（状態“０”）
のパスメトリック値が比較され、選択器３１により小さ
い方が選択され、クロック信号ＣＬＫの立ち上がりによ
りＦＦ３４ａに保持される。以降、状態“２”、“３”
の更新パスメトリック値が入力された場合も同様に動作
し、１復号時間毎に発生される最小値更新信号により、
４状態中最小のパスメトリック値がＦＦ３４ｂに保持さ
れる。
【００２８】以上より、本実施形態では、メモリ、減算
器、加算器、比較選択器等の各演算器の間にＦＦ２８ａ
〜２８ｇを挿入し、クロック信号ＣＬＫの立ち上がりと
立ち下がりを交互に利用することにより、各演算を並列
にパイプライン処理し、各演算器の遅延マージンを広
げ、１クロック幅を短くすることができる。また、１復
号時間にかかるクロック数の増加を最小限に抑えること
ができる。クロック信号ＣＬＫと最小値更新信号の立ち
上がり、立ち下がりは逆でもよい。
器、加算器、比較選択器等の各演算器の間にＦＦ２８ａ
〜２８ｇを挿入し、クロック信号ＣＬＫの立ち上がりと
立ち下がりを交互に利用することにより、各演算を並列
にパイプライン処理し、各演算器の遅延マージンを広
げ、１クロック幅を短くすることができる。また、１復
号時間にかかるクロック数の増加を最小限に抑えること
ができる。クロック信号ＣＬＫと最小値更新信号の立ち
上がり、立ち下がりは逆でもよい。
【００２９】なお、本実施形態では符号化率Ｒ＝１／
２、拘束長Ｋ＝３である畳み込み符号の復号を行った
が、Ｒ、Ｋの任意の値に対して、本発明は適用可能であ
る。
２、拘束長Ｋ＝３である畳み込み符号の復号を行った
が、Ｒ、Ｋの任意の値に対して、本発明は適用可能であ
る。
【００３０】図４は本発明の第２の実施形態のパスメト
リック演算部２とパスメトリック最小値検出部３を示す
ブロック図である。
リック演算部２とパスメトリック最小値検出部３を示す
ブロック図である。
【００３１】パスメトリック演算部２は、それぞれの状
態のパスメトリック値を保存しているパスメトリックＸ
メモリ２０、パスメトリックＹメモリ２１と、パスメト
リックメモリ２０、２１から読み出したパスメトリック
値をクロック信号φ２で保持するレベルラッチ２９ａ、
２９ｂと、ラッチ２９ａ、２９ｂの出力から前一復号時
間中最小であったパスメトリック値を減算する減算器２
２、２３と、減算器２２、２３の出力をクロック信号φ
１で保持するラッチ２９ｃ、２９ｄと、ブランチメトリ
ックＸ、Ｙとラッチ２９ｃ、２９ｄの出力とをそれぞれ
加算する加算器２４、２５と、加算器２４、２５の出力
をクロック信号φ２で保持するラッチ２９ｅ、２９ｆ
と、ラッチ２９ｅ、２９ｆの出力を比較する比較器２６
と、ラッチ２９ｅ、２９ｆの出力から小さい方を選択す
る選択器２７と、選択器２７の出力をクロック信号φ１
で保持するラッチ２９ｇより構成される。
態のパスメトリック値を保存しているパスメトリックＸ
メモリ２０、パスメトリックＹメモリ２１と、パスメト
リックメモリ２０、２１から読み出したパスメトリック
値をクロック信号φ２で保持するレベルラッチ２９ａ、
２９ｂと、ラッチ２９ａ、２９ｂの出力から前一復号時
間中最小であったパスメトリック値を減算する減算器２
２、２３と、減算器２２、２３の出力をクロック信号φ
１で保持するラッチ２９ｃ、２９ｄと、ブランチメトリ
ックＸ、Ｙとラッチ２９ｃ、２９ｄの出力とをそれぞれ
加算する加算器２４、２５と、加算器２４、２５の出力
をクロック信号φ２で保持するラッチ２９ｅ、２９ｆ
と、ラッチ２９ｅ、２９ｆの出力を比較する比較器２６
と、ラッチ２９ｅ、２９ｆの出力から小さい方を選択す
る選択器２７と、選択器２７の出力をクロック信号φ１
で保持するラッチ２９ｇより構成される。
【００３２】パスメトリック最小値検出部３は、ラッチ
２９ｇの出力である更新パスメトリック値とラッチ３５
ｂの出力とを比較する比較器３０と、比較器３０の出力
によりラッチ２９ｇとラッチ３５ｂの出力の小さい方を
選択する選択器３１と、クロック信号φ２で選択器３１
の出力を保持するラッチ３５ａと、ラッチ３５ａの出力
をクロック信号φ１で保持するラッチ３５ｂと、選択器
３１の出力を最小値更新信号で保持するラッチ３５ｃか
ら構成される。
２９ｇの出力である更新パスメトリック値とラッチ３５
ｂの出力とを比較する比較器３０と、比較器３０の出力
によりラッチ２９ｇとラッチ３５ｂの出力の小さい方を
選択する選択器３１と、クロック信号φ２で選択器３１
の出力を保持するラッチ３５ａと、ラッチ３５ａの出力
をクロック信号φ１で保持するラッチ３５ｂと、選択器
３１の出力を最小値更新信号で保持するラッチ３５ｃか
ら構成される。
【００３３】次に、本実施形態の動作について説明す
る。図５は本実施形態のタイミング図である。状態数は
４のため、受信信号１組に対し状態０〜３に対応するパ
スメトリック値を演算する。メモリ読み出し、減算、加
算、比較選択、更新の各演算処理を２相クロックφ１、
φ２を交互に用いて区切り並列に実行するため５クロッ
ク分が１復号時間となる。まず、状態“０”に対応する
パスメトリックの演算動作について説明する。パスメト
リック演算部２には、受信データと候補値とのハミング
距離の計算結果であるブランチメトリックが入力され
る。１状態に考えられる２つのパスに対応するブランチ
メトリックＸ、Ｙが加算器２４、２５にそれぞれ入力さ
れる。状態“０”のパスメトリック演算のためには、状
態“０”からと状態“２”からの遷移に対応する候補値
から得られたブランチメトリックが使用される。パスメ
トリックＸメモリ２０、パスメトリックＹメモリ２１に
はそれぞれ４状態に対応するパスメトリック値が保存さ
れており、その内容は同一であるが同一タイミングで読
み出されるパスメトリック値（に対応する状態）は異な
る。状態“０”のパスメトリック値を演算する場合、前
回までの状態“０”に対応するパスメトリック値がパス
メトリックＸメモリ２０から、状態“２”に対応するパ
スメトリック値がパスメトリックＹメモリ２１から読み
出される。パスメトリックＸメモリ２０、パスメトリッ
クＹメモリ２１から読み出されたパスメトリック値はク
ロック信号φ２でラッチ２９ａ、２９ｂにそれぞれ保持
される。減算器２２、２３により、ラッチ２９ａ、２９
ｂにそれぞれ保持されたパスメトリック値から、前一復
号時間中最小であったパスメトリック最小値を減算す
る。これはパスメトリック値が無限に増大するのを防ぐ
ための処理である。減算器２２、２３の出力はクロック
信号φ１でラッチ２９ｃ、２９ｄにそれぞれ保持され
る。加算器２４によりブランチメトリックＸとラッチ２
９ｃの出力を、加算器２５によりブランチメトリックＹ
とラッチ２９ｄの出力を加算し、クロック信号φ２でラ
ッチ２９ｅ、ラッチ２９ｆにそれぞれ保持される。比較
器２６、選択器２７により、ラッチ２９ｅ、ラッチ２９
ｆに保持されている前記加算された結果の小さい方が選
択され、クロック信号φ１でラッチ２９ｇに保持され
る。ラッチ２９ｇの出力は更新パスメトリック値とし
て、パスメトリックＸメモリ２０、パスメトリックＹメ
モリ２１、パスメトリック最小値検出部３へ出力され
る。前記更新パスメトリック値は、パスメトリックＸメ
モリ２０、パスメトリックＹメモリ２１に、状態“０”
のパスメトリック値として保存される。続いて状態
“１”、“２”、“３”のパスメトリック値も同様に演
算される。パスメトリック最小値検出部３では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号φ２によりラッチ３５ａ
に保持される。ラッチ３５ａの出力はクロック信号φ１
によりラッチ３５ｂに保持される。状態“１”の更新パ
スメトリック値が入力された場合は、比較器３０によ
り、状態“１”の更新パスメトリック値と前状態（状態
“０”）のパスメトリック値が比較され、選択器３１に
より小さい方が選択され、クロック信号φ１によりラッ
チ３５ａに保持される。以降、状態“２”、“３”の更
新パスメトリック値が入力された場合も同様に動作し、
１復号時間毎に発生される最小値更新信号により、４状
態中最小のパスメトリック値がラッチ３５ｃに保持され
る。
る。図５は本実施形態のタイミング図である。状態数は
４のため、受信信号１組に対し状態０〜３に対応するパ
スメトリック値を演算する。メモリ読み出し、減算、加
算、比較選択、更新の各演算処理を２相クロックφ１、
φ２を交互に用いて区切り並列に実行するため５クロッ
ク分が１復号時間となる。まず、状態“０”に対応する
パスメトリックの演算動作について説明する。パスメト
リック演算部２には、受信データと候補値とのハミング
距離の計算結果であるブランチメトリックが入力され
る。１状態に考えられる２つのパスに対応するブランチ
メトリックＸ、Ｙが加算器２４、２５にそれぞれ入力さ
れる。状態“０”のパスメトリック演算のためには、状
態“０”からと状態“２”からの遷移に対応する候補値
から得られたブランチメトリックが使用される。パスメ
トリックＸメモリ２０、パスメトリックＹメモリ２１に
はそれぞれ４状態に対応するパスメトリック値が保存さ
れており、その内容は同一であるが同一タイミングで読
み出されるパスメトリック値（に対応する状態）は異な
る。状態“０”のパスメトリック値を演算する場合、前
回までの状態“０”に対応するパスメトリック値がパス
メトリックＸメモリ２０から、状態“２”に対応するパ
スメトリック値がパスメトリックＹメモリ２１から読み
出される。パスメトリックＸメモリ２０、パスメトリッ
クＹメモリ２１から読み出されたパスメトリック値はク
ロック信号φ２でラッチ２９ａ、２９ｂにそれぞれ保持
される。減算器２２、２３により、ラッチ２９ａ、２９
ｂにそれぞれ保持されたパスメトリック値から、前一復
号時間中最小であったパスメトリック最小値を減算す
る。これはパスメトリック値が無限に増大するのを防ぐ
ための処理である。減算器２２、２３の出力はクロック
信号φ１でラッチ２９ｃ、２９ｄにそれぞれ保持され
る。加算器２４によりブランチメトリックＸとラッチ２
９ｃの出力を、加算器２５によりブランチメトリックＹ
とラッチ２９ｄの出力を加算し、クロック信号φ２でラ
ッチ２９ｅ、ラッチ２９ｆにそれぞれ保持される。比較
器２６、選択器２７により、ラッチ２９ｅ、ラッチ２９
ｆに保持されている前記加算された結果の小さい方が選
択され、クロック信号φ１でラッチ２９ｇに保持され
る。ラッチ２９ｇの出力は更新パスメトリック値とし
て、パスメトリックＸメモリ２０、パスメトリックＹメ
モリ２１、パスメトリック最小値検出部３へ出力され
る。前記更新パスメトリック値は、パスメトリックＸメ
モリ２０、パスメトリックＹメモリ２１に、状態“０”
のパスメトリック値として保存される。続いて状態
“１”、“２”、“３”のパスメトリック値も同様に演
算される。パスメトリック最小値検出部３では、状態
“０”の更新パスメトリック値が入力された場合は、無
条件に選択器３１により状態“０”の更新パスメトリッ
ク値が選択され、クロック信号φ２によりラッチ３５ａ
に保持される。ラッチ３５ａの出力はクロック信号φ１
によりラッチ３５ｂに保持される。状態“１”の更新パ
スメトリック値が入力された場合は、比較器３０によ
り、状態“１”の更新パスメトリック値と前状態（状態
“０”）のパスメトリック値が比較され、選択器３１に
より小さい方が選択され、クロック信号φ１によりラッ
チ３５ａに保持される。以降、状態“２”、“３”の更
新パスメトリック値が入力された場合も同様に動作し、
１復号時間毎に発生される最小値更新信号により、４状
態中最小のパスメトリック値がラッチ３５ｃに保持され
る。
【００３４】以上より、本実施形態では、メモリ、減算
器、加算器、比較選択器等の各演算器の間にラッチ２９
ａ〜２９ｇを挿入し、２相クロック信号のφ１、φ２を
交互に利用することにより、各演算を並列にパイプライ
ン処理し、各演算器の遅延マージンを広げ、１クロック
幅を短くすることができる。また、１復号時間にかかる
クロック数の増加を最小限に抑えることができる。
器、加算器、比較選択器等の各演算器の間にラッチ２９
ａ〜２９ｇを挿入し、２相クロック信号のφ１、φ２を
交互に利用することにより、各演算を並列にパイプライ
ン処理し、各演算器の遅延マージンを広げ、１クロック
幅を短くすることができる。また、１復号時間にかかる
クロック数の増加を最小限に抑えることができる。
【００３５】なお、本実施形態では、２相クロックφ
１、φ２を用いることにより第１の実施形態で使用して
いたＦＦをラッチへ置き換えている。ラッチはＦＦの約
半分の回路規模で実現できるため、第１の実施形態と比
べてＡＣＳ回路内で７×（パスメトリックのビット長）
個数分のラッチに相当する回路規模が削減できる。
１、φ２を用いることにより第１の実施形態で使用して
いたＦＦをラッチへ置き換えている。ラッチはＦＦの約
半分の回路規模で実現できるため、第１の実施形態と比
べてＡＣＳ回路内で７×（パスメトリックのビット長）
個数分のラッチに相当する回路規模が削減できる。
【００３６】また、本実施形態では符号化率Ｒ＝１／
２、拘束長Ｋ＝３である畳み込み符号の復号を行った
が、Ｒ、Ｋの任意の値に対して、本発明は適用可能であ
る。
２、拘束長Ｋ＝３である畳み込み符号の復号を行った
が、Ｒ、Ｋの任意の値に対して、本発明は適用可能であ
る。
【００３７】
【発明の効果】以上説明したように本発明は、各演算処
理をパイプライン化し並列に実行することにより、各演
算器の遅延マージンを広げ、１クロック幅を短くするこ
とができ、同一デバイステクノロジーの使用でもより高
速な処理が可能となり、かつ１復号時間にかかるクロッ
ク数の増加を最小限に抑えているため、ビタビ復号器の
スループットが向上する。従来のＡＣＳ回路における演
算処理を時分割的に直列に行うビタビ復号器に対し、２
倍の周波数で動作可能の場合、１復号時間は５／８に短
縮し、１．６倍のスループットが得られる。また、パイ
プライン化により、遅延の影響が受けにくい設計が可能
となるため、設計容易性が向上する。
理をパイプライン化し並列に実行することにより、各演
算器の遅延マージンを広げ、１クロック幅を短くするこ
とができ、同一デバイステクノロジーの使用でもより高
速な処理が可能となり、かつ１復号時間にかかるクロッ
ク数の増加を最小限に抑えているため、ビタビ復号器の
スループットが向上する。従来のＡＣＳ回路における演
算処理を時分割的に直列に行うビタビ復号器に対し、２
倍の周波数で動作可能の場合、１復号時間は５／８に短
縮し、１．６倍のスループットが得られる。また、パイ
プライン化により、遅延の影響が受けにくい設計が可能
となるため、設計容易性が向上する。
【図１】本発明の第１の実施形態のビタビ復号器の構成
図である。
図である。
【図２】第１の実施形態のパスメトリック演算部２とパ
スメトリック最小値検出部３のブロック図である。
スメトリック最小値検出部３のブロック図である。
【図３】第１の実施形態の動作タイミング図である。
【図４】第２の実施形態のパスメトリック演算部２とパ
スメトリック最小値検出部３のブロック図である。
スメトリック最小値検出部３のブロック図である。
【図５】第２の実施形態の動作タイミング図である。
【図６】従来のパスメトリック演算部とパスメトリック
最小値検出部のブロック図である。
最小値検出部のブロック図である。
【図７】従来例の動作タイミング図である。
１ ブランチメトリック演算部 ２ パスメトリック演算部 ３ パスメトリック最小値検出部 ４ パスメモリ部 ２０ パスメトリックＸメモリ ２１ パスメトリックＹメモリ ２２、２３ 減算器 ２４、２５ 加算器 ２６ 比較器 ２７ 選択器 ２８ａ〜２８ｇ ＦＦ ２９ａ〜２９ｇ ラッチ ３０ 比較器 ３１ 選択器 ３２ ＦＦ ３３ ラッチ ３４ａ、３４ｂ ＦＦ ３５ａ、３５ｂ、３５ｃ ラッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330
Claims (5)
- 【請求項１】 ＡＣＳ回路における演算を時分割的に直
列処理するビタビ復号器において、 ＡＣＳ回路におけるパスメトリック値の読み出し処理、
減算処理、加算処理、比較選択処理、更新パスメトリッ
ク値の保存処理、パスメトリック最小値の更新処理をパ
イプライン化し、並列に実行する手段を有することを特
徴とするビタビ復号器。 - 【請求項２】 パスメトリック値の読み出し処理、減算
処理、加算処理、比較選択処理、更新パスメトリック値
の保存処理、パスメトリック最小値の更新処理を行う各
演算器の間にフリップフロップが挿入され、クロック信
号の立ち上がりと立ち下がりを交互に利用することによ
り各演算器の処理を並列にパイプライン処理する、請求
項１記載のビタビ復号器。 - 【請求項３】 パスメトリック値の読み出し処理、減算
処理、加算処理、比較選択処理、更新パスメトリック値
の保存処理、パスメトリック最小値の更新処理を行う各
演算器の間にラッチが挿入され、２相クロック信号を交
互に利用することにより各演算器の処理を並列にパイプ
ライン処理する、請求項１記載のビタビ復号器。 - 【請求項４】 各状態のパスメトリック値を保存してい
る第１、第２のパスメトリックメモリと、第１、第２の
パスメトリックメモリから読み出したパスメトリック値
をクロック信号の立ち下がりまたは立ち上がりで保持す
る第１、第２のフリップフロップと、第１、第２のフリ
ップフロップの出力から前一復号時間中最小であったパ
スメトリック値を減算する第１、第２の減算器と、第
１、第２の減算器の出力を第１、第２のフリップフロッ
プとは逆にクロック信号の立ち上がりまたは立ち下がり
で保持する第３、第４のフリップフロップと、ブランチ
メトリックＸ、Ｙと第３、第４のフリップフロップの出
力をそれぞれ加算する第１、第２の加算器と、それぞれ
第１、第２の加算器の出力を第１、第２のフリップフロ
ップと同じくクロック信号の立ち下がりまたは立ち上が
りで保持する第５、第６のフリップフロップと、第５の
フリップフロップの出力と第６のフリップフロップの出
力を比較する第１の比較器と、第１の比較器の出力によ
り第５のフリップフロップの出力と第６のフリップフロ
ップの出力のうち小さい方を選択する第１の選択器と、
該選択器の出力を第１、第２のフリップフロップとは逆
にクロック信号の立ち上がりまたは立ち下がりで保持す
る第７のフリップフロップを含むパスメトリック演算部
と、 第８のフリップフロップと、第７のフリップフロップの
出力である更新パスメトリック値と第８のフリップフロ
ップの出力を比較する第２の比較器と、第２の比較器の
出力により第７のフリップフロップの出力と第８のフリ
ップフロップの出力のうち小さい方を選択する第２の選
択器と、第２の選択器の出力を第１、第２のフリップフ
ロップのクロック信号と同じく最小値更新信号の立ち下
がりまたは立ち上がりにより保持する第９のフリップフ
ロップを含み、第８のフリップフロップは第２の選択器
の出力を第１、第２のフリップフロップと逆にクロック
信号の立ち上がりまたは立ち下がりで保持するパスメト
リック最小値検出部を有する、請求項１記載のビタビ復
号器。 - 【請求項５】 各状態のパスメトリック値を保存してい
る第１、第２のパスメトリックメモリと、第１、第２の
パスメトリックメモリから読み出したパスメトリック値
を第２のクロック信号で保持する第１、第２のラッチ
と、第１、第２のラッチの出力から前一復号時間中最小
であったパスメトリック値を減算する第１、第２の減算
器と、第１、第２の減算器の出力を第１のクロック信号
で保持する第３、第４のラッチと、ブランチメトリック
Ｘ、Ｙと第３、第４のラッチの出力をそれぞれ加算する
第１、第２の加算器と、それぞれ第１、第２の加算器の
出力を第２のクロック信号で保持する第５、第６のラッ
チと、第５のラッチの出力と第６のラッチの出力を比較
する第１の比較器と、第１の比較器の出力により第５の
ラッチの出力と第６のラッチの出力のうち小さい方を選
択する第１の選択器と、該選択器の出力を第１のクロッ
ク信号で保持する第７のラッチを含むパスメトリック演
算部と、 第８のラッチと、第７のラッチの出力である更新パスメ
トリック値と第８のラッチの出力を比較する第２の比較
器と、第２の比較器の出力により第７のラッチの出力と
第８のラッチの出力のうち小さい方を選択する第２の選
択器と、第２の選択器の出力を最小値更新信号により保
持する第９のラッチを含み、第８のラッチは第２の選択
器の出力を第２のクロック信号で保持するパスメトリッ
ク最小値検出部を有する、請求項１記載のビタビ復号
器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15246197A JP3266182B2 (ja) | 1997-06-10 | 1997-06-10 | ビタビ復号器 |
| EP98110581A EP0884853B1 (en) | 1997-06-10 | 1998-06-09 | Fast Viterbi decoder |
| DE69813086T DE69813086T2 (de) | 1997-06-10 | 1998-06-09 | Schneller Viterbi Dekodierer |
| US09/095,056 US6343105B1 (en) | 1997-06-10 | 1998-06-10 | Viterbi decoder |
| CN98102382A CN1130836C (zh) | 1997-06-10 | 1998-06-10 | 维特比解码器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15246197A JP3266182B2 (ja) | 1997-06-10 | 1997-06-10 | ビタビ復号器 |
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| Publication Number | Publication Date |
|---|---|
| JPH10341169A JPH10341169A (ja) | 1998-12-22 |
| JP3266182B2 true JP3266182B2 (ja) | 2002-03-18 |
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ID=15541028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15246197A Expired - Fee Related JP3266182B2 (ja) | 1997-06-10 | 1997-06-10 | ビタビ復号器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6343105B1 (ja) |
| EP (1) | EP0884853B1 (ja) |
| JP (1) | JP3266182B2 (ja) |
| CN (1) | CN1130836C (ja) |
| DE (1) | DE69813086T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100477534C (zh) * | 2002-08-14 | 2009-04-08 | 联发科技股份有限公司 | 维特比解码器的解码电路与方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415415B1 (en) * | 1999-09-03 | 2002-07-02 | Infineon Technologies North America Corp. | Survival selection rule |
| US6701483B1 (en) * | 2000-08-18 | 2004-03-02 | Alantro Communications, Inc. | Fast search-based decoding scheme |
| TW543301B (en) * | 2000-12-22 | 2003-07-21 | Mediatek Inc | Decoding circuit and method of Vieterbi decoder |
| US6448910B1 (en) * | 2001-03-26 | 2002-09-10 | Morpho Technologies | Method and apparatus for convolution encoding and viterbi decoding of data that utilize a configurable processor to configure a plurality of re-configurable processing elements |
| JP2003017639A (ja) * | 2001-06-29 | 2003-01-17 | Matsushita Electric Ind Co Ltd | ヒートシンクの取り付け金具およびその取り外し方法 |
| AU2002357739A1 (en) * | 2001-11-16 | 2003-06-10 | Morpho Technologies | Viterbi convolutional coding method and apparatus |
| US7120210B1 (en) | 2002-05-24 | 2006-10-10 | Lucent Technologies Inc. | Method and system for processing a signal |
| US7131055B2 (en) * | 2003-02-25 | 2006-10-31 | Intel Corporation | Fast bit-parallel Viterbi decoder add-compare-select circuit |
| US20080109709A1 (en) * | 2003-08-19 | 2008-05-08 | Chao Cheng | Hardware-Efficient, Low-Latency Architectures for High Throughput Viterbi Decoders |
| US7308640B2 (en) * | 2003-08-19 | 2007-12-11 | Leanics Corporation | Low-latency architectures for high-throughput Viterbi decoders |
| FR2878385A1 (fr) * | 2004-11-19 | 2006-05-26 | Turboconcept Soc Par Actions S | Procedes et dispositifs de multiplexage de sections de treillis pour decodage par l'algorithme de viterbi ou aller-retour |
| WO2007014043A2 (en) * | 2005-07-21 | 2007-02-01 | Wionics Research | Deinterleaver and dual-viterbi decoder architecture |
| CN112134574A (zh) * | 2020-11-23 | 2020-12-25 | 易兆微电子(杭州)股份有限公司 | 路径度量信息的存储方法、装置、电子设备及存储介质 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753809A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Waveform shaping circuit of digital signal processor |
| JPS60173930A (ja) | 1984-02-20 | 1985-09-07 | Fujitsu Ltd | パイプライン処理ビタビ復号器 |
| US4614922A (en) * | 1984-10-05 | 1986-09-30 | Sanders Associates, Inc. | Compact delay line |
| JPS6444056A (en) | 1987-08-11 | 1989-02-16 | Nec Corp | Hybrid integrated circuit |
| JPH0732197B2 (ja) | 1987-08-11 | 1995-04-10 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0349217A (ja) | 1989-07-18 | 1991-03-04 | Fuji Electric Co Ltd | 半導体基体用プラズマドーピング装置 |
| JP3259297B2 (ja) * | 1991-11-15 | 2002-02-25 | ソニー株式会社 | ビタビ復号装置 |
| JPH0746145A (ja) | 1993-08-02 | 1995-02-14 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH0722969A (ja) | 1993-06-16 | 1995-01-24 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPH0713159A (ja) | 1993-06-21 | 1995-01-17 | Nitsusen Kagaku Kk | 面照明エッジライティング装置 |
| JP3467343B2 (ja) | 1994-03-24 | 2003-11-17 | シリコン システムズ インコーポレーテッド | Ｐｒｍｌチャネルのためのビタビ検出器を実現するための装置 |
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| JPH0863337A (ja) | 1994-08-24 | 1996-03-08 | Fujitsu Ltd | 数値比較選択回路 |
| JPH0936754A (ja) | 1995-07-20 | 1997-02-07 | Hitachi Ltd | ビタビ式データ弁別器 |
-
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- 1997-06-10 JP JP15246197A patent/JP3266182B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-09 DE DE69813086T patent/DE69813086T2/de not_active Expired - Fee Related
- 1998-06-09 EP EP98110581A patent/EP0884853B1/en not_active Expired - Lifetime
- 1998-06-10 CN CN98102382A patent/CN1130836C/zh not_active Expired - Fee Related
- 1998-06-10 US US09/095,056 patent/US6343105B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100477534C (zh) * | 2002-08-14 | 2009-04-08 | 联发科技股份有限公司 | 维特比解码器的解码电路与方法 |
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| CN1130836C (zh) | 2003-12-10 |
| EP0884853A2 (en) | 1998-12-16 |
| CN1209693A (zh) | 1999-03-03 |
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| DE69813086D1 (de) | 2003-05-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |