JPH0732197B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0732197B2 JPH0732197B2 JP62201261A JP20126187A JPH0732197B2 JP H0732197 B2 JPH0732197 B2 JP H0732197B2 JP 62201261 A JP62201261 A JP 62201261A JP 20126187 A JP20126187 A JP 20126187A JP H0732197 B2 JPH0732197 B2 JP H0732197B2
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- JP
- Japan
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- mos transistor
- integrated circuit
- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特にソース及
びドレインが二重拡散構造（以下LDD（Lightly Doped D
rain）構造とする称する）のMOSトランジスタを有する
ものに関するものである。
びドレインが二重拡散構造（以下LDD（Lightly Doped D
rain）構造とする称する）のMOSトランジスタを有する
ものに関するものである。
半導体集積回路装置の集積度が上がるにつれ、同装置の
回路構成要素として使用されるMOSトランジスタのゲー
ト長も縮小されてきている。ゲート長が１、５μｍ程度
以下になると、MOSトランジスタ、特にｎ形MOSトランジ
スタでは、ドレイン近傍の電界によって加速された電子
（ホットエレクトロン）がゲート酸化膜中にトラップさ
れることにより閾値電圧の変動などの問題が発生してい
た。この問題を解消する方法として、LDD構造のMOSトラ
ンジスタを使用することは公知である。
回路構成要素として使用されるMOSトランジスタのゲー
ト長も縮小されてきている。ゲート長が１、５μｍ程度
以下になると、MOSトランジスタ、特にｎ形MOSトランジ
スタでは、ドレイン近傍の電界によって加速された電子
（ホットエレクトロン）がゲート酸化膜中にトラップさ
れることにより閾値電圧の変動などの問題が発生してい
た。この問題を解消する方法として、LDD構造のMOSトラ
ンジスタを使用することは公知である。
第５図はLDD構造のMOSトランジスタの構造を示す図であ
る。LDD構造のMOSトランジスタはｎ型MOSトランジスタ
に好適であるので、ここではｎ型MOSトランジスタにつ
いて説明する。図において、１はｐ型半導体基板、２は
ゲート酸化膜、３はゲート電極、４はn-形ソース、５は
n-形ドレイン、６および７は酸化膜により形成されたサ
イドウォール、８はn+形ソース、９はn+形ドレインであ
る。このように、n-形ドレイン５を設けることにより、
ドレイン近傍の電界を小さくすることができ、ホットエ
レクトロンによる閾値電圧の変動を押さえることができ
る。また、LDD構造を採用することによりドレイン近傍
の空乏層を小さくできるので、ソース、ドレイン間の耐
圧の低下を抑えることができ、このため同じ耐圧を有す
るトランジスタの場合には、LDD構造のMOSトランジスタ
のゲート長を通常のMOSトランジスタに比べて短くする
ことができる。また、これにより、ゲート部分の面積が
減少するため、ゲート容量が減少し、このゲートを駆動
する信号の負荷容量が減少することとなり、ひいては半
導体集積回路の消費電力を減少させることができる利点
もある。
る。LDD構造のMOSトランジスタはｎ型MOSトランジスタ
に好適であるので、ここではｎ型MOSトランジスタにつ
いて説明する。図において、１はｐ型半導体基板、２は
ゲート酸化膜、３はゲート電極、４はn-形ソース、５は
n-形ドレイン、６および７は酸化膜により形成されたサ
イドウォール、８はn+形ソース、９はn+形ドレインであ
る。このように、n-形ドレイン５を設けることにより、
ドレイン近傍の電界を小さくすることができ、ホットエ
レクトロンによる閾値電圧の変動を押さえることができ
る。また、LDD構造を採用することによりドレイン近傍
の空乏層を小さくできるので、ソース、ドレイン間の耐
圧の低下を抑えることができ、このため同じ耐圧を有す
るトランジスタの場合には、LDD構造のMOSトランジスタ
のゲート長を通常のMOSトランジスタに比べて短くする
ことができる。また、これにより、ゲート部分の面積が
減少するため、ゲート容量が減少し、このゲートを駆動
する信号の負荷容量が減少することとなり、ひいては半
導体集積回路の消費電力を減少させることができる利点
もある。
ここで、n-形ソース４およびドレイン５、更にn+形ソー
ス８およびドレイン９は、半導体基板１内へのイオン注
入によって形成されるが、結晶工学上の問題から通常、
イオン注入が半導体基板に対して垂直方向からある角度
をもって行われるため、ソース側とドレイン側とでゲー
ト電極３に対する相対的な位置が異なってしまう。この
ため、例えばIEDM85 p.492〜495に示すように、MOSトラ
ンジスタにLDD構造を採用した場合には、通常のMOSトラ
ンジスタに比べ、閾値電圧の方向性、すなわち、例えば
第５図のMOSトランジスタのn-形ソース４およびn+形ソ
ース８をソースとし、n-形ドレイン５およびn+形ドレイ
ン９をドレインとして使用した場合の閾値と、n-形ソー
ス４およびn+形ソースをドレインとし、n-形ドレイン５
およびn+形ドレイン９をソースとして使用した場合の閾
値電圧の差が大きい。このことは、例えばDRAMのセンス
アンプにおいて顕著な問題となる。
ス８およびドレイン９は、半導体基板１内へのイオン注
入によって形成されるが、結晶工学上の問題から通常、
イオン注入が半導体基板に対して垂直方向からある角度
をもって行われるため、ソース側とドレイン側とでゲー
ト電極３に対する相対的な位置が異なってしまう。この
ため、例えばIEDM85 p.492〜495に示すように、MOSトラ
ンジスタにLDD構造を採用した場合には、通常のMOSトラ
ンジスタに比べ、閾値電圧の方向性、すなわち、例えば
第５図のMOSトランジスタのn-形ソース４およびn+形ソ
ース８をソースとし、n-形ドレイン５およびn+形ドレイ
ン９をドレインとして使用した場合の閾値と、n-形ソー
ス４およびn+形ソースをドレインとし、n-形ドレイン５
およびn+形ドレイン９をソースとして使用した場合の閾
値電圧の差が大きい。このことは、例えばDRAMのセンス
アンプにおいて顕著な問題となる。
第６図はDRAMのセンスアンプの一部を示す回路図であ
る。図において、センスアンプを構成するMOSトランジ
スタ10,11,12,13のソース10a,11a,12a,13aは共通にセン
スアンプ活性化信号18に接続され、ドレイン10b,11b,12
b,13bは各々ビット線14,15,16,17に接続されている。ま
た、MOSトランジスタ10,11および12,13は各々クロスカ
ップルを構成するため、各々のドレイン10b,11bおよび1
2b,13bはクロスカップルの相手のMOSトランジスタのゲ
ート11c,10cおよび13c,12cに接続されている。
る。図において、センスアンプを構成するMOSトランジ
スタ10,11,12,13のソース10a,11a,12a,13aは共通にセン
スアンプ活性化信号18に接続され、ドレイン10b,11b,12
b,13bは各々ビット線14,15,16,17に接続されている。ま
た、MOSトランジスタ10,11および12,13は各々クロスカ
ップルを構成するため、各々のドレイン10b,11bおよび1
2b,13bはクロスカップルの相手のMOSトランジスタのゲ
ート11c,10cおよび13c,12cに接続されている。
通常、第６図のセンスアンプ回路は第７図の平面図に示
すようにレイアウトされる。図に示すようにMOSトラン
ジスタ10および12ではドレインがゲートの上側にあり、
MOSトランジスタ11および13ではドレインはゲートの下
側にレイアウトされる。このため、上述のように、ソー
スおよびドレインのイオン注入が半導体基板１に対して
垂直からある角度をもって行われ、閾値電圧に方向性が
ある場合には、クロスカップルを構成するMOSトランジ
スタ10,11および12,13が各々ソースとドレインがゲート
に対して逆の位置に配置されるため、上記方向性が逆と
なってしまう。すなわち、第７図においてゲートに対し
上側にソース、下側にドレインがある場合に、この逆の
場合に対して閾値電圧が高くなるとすると、クロスカッ
プルをなすMOSトランジスタ11の閾値電圧はMOSトランジ
スタ10の閾値電圧に比べ高くなる。同様に、MOSトラン
ジスタ13の閾値電圧はMOSトランジスタ12の閾値電圧に
比べて高くなる。上記のように、センスアンプ回路のク
ロスカップルを構成するMOSトランジスタに閾値電圧の
ばらつきがある場合には、ビット線14〜17に接続された
図示しないメモリセルから情報を読み出す場合の誤動作
の原因となる。
すようにレイアウトされる。図に示すようにMOSトラン
ジスタ10および12ではドレインがゲートの上側にあり、
MOSトランジスタ11および13ではドレインはゲートの下
側にレイアウトされる。このため、上述のように、ソー
スおよびドレインのイオン注入が半導体基板１に対して
垂直からある角度をもって行われ、閾値電圧に方向性が
ある場合には、クロスカップルを構成するMOSトランジ
スタ10,11および12,13が各々ソースとドレインがゲート
に対して逆の位置に配置されるため、上記方向性が逆と
なってしまう。すなわち、第７図においてゲートに対し
上側にソース、下側にドレインがある場合に、この逆の
場合に対して閾値電圧が高くなるとすると、クロスカッ
プルをなすMOSトランジスタ11の閾値電圧はMOSトランジ
スタ10の閾値電圧に比べ高くなる。同様に、MOSトラン
ジスタ13の閾値電圧はMOSトランジスタ12の閾値電圧に
比べて高くなる。上記のように、センスアンプ回路のク
ロスカップルを構成するMOSトランジスタに閾値電圧の
ばらつきがある場合には、ビット線14〜17に接続された
図示しないメモリセルから情報を読み出す場合の誤動作
の原因となる。
従来の半導体集積回路装置は、以上のようにLDD構造を
採用したMOSトランジスタのみによって構成されてお
り、MOSトランジスタの閾値電圧の方向性が大きいた
め、特にDRAMのセンスアンプなどMOSトランジスタの閾
値電圧が均一であることが要求される場合においては、
閾値電圧のばらつきのために誤動作を生じ、動作マージ
ンを著しく低下させるという問題点があった。
採用したMOSトランジスタのみによって構成されてお
り、MOSトランジスタの閾値電圧の方向性が大きいた
め、特にDRAMのセンスアンプなどMOSトランジスタの閾
値電圧が均一であることが要求される場合においては、
閾値電圧のばらつきのために誤動作を生じ、動作マージ
ンを著しく低下させるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、消費電力が小さく、かつMOSトランジスタの
閾値電圧のばらつきによる誤動作を防止でき、動作マー
ジンの低下を防止できる半導体集積回路装置を得ること
を目的とする。
たもので、消費電力が小さく、かつMOSトランジスタの
閾値電圧のばらつきによる誤動作を防止でき、動作マー
ジンの低下を防止できる半導体集積回路装置を得ること
を目的とする。
この発明に係る半導体集積回路装置は、ゲートに対する
ソース・ドレインのレイアウトが互いに逆である２種類
のMOSトランジスタにより構成された回路部のMOSトラン
ジスタとして、一重拡散構造のMOSトランジスタを用
い、他の回路部のMOSトランジスタとして、二重拡散構
造のMOSトランジスタを用いるようにしたものである。
ソース・ドレインのレイアウトが互いに逆である２種類
のMOSトランジスタにより構成された回路部のMOSトラン
ジスタとして、一重拡散構造のMOSトランジスタを用
い、他の回路部のMOSトランジスタとして、二重拡散構
造のMOSトランジスタを用いるようにしたものである。
この発明においては、ゲートに対するソース・ドレイン
のレイアウトが互いに逆である２種類のMOSトランジス
タにより構成された回路部、即ち閾値電圧のばらつきを
小さく抑える必要がある回路部には、ソースおよびドレ
インが一重拡散で形成されたMOSトランジスタを用いて
構成しているので、閾値電圧のばらつきを抑えて、誤動
作を防止でき、動作マージンの低下を防止でき、他の回
路部にはソースおよびドレインが二重拡散で形成された
MOSトランジスタを用いて構成しているので、ゲート容
量を低減でき、ひいては、回路の消費電力を低減でき
る。
のレイアウトが互いに逆である２種類のMOSトランジス
タにより構成された回路部、即ち閾値電圧のばらつきを
小さく抑える必要がある回路部には、ソースおよびドレ
インが一重拡散で形成されたMOSトランジスタを用いて
構成しているので、閾値電圧のばらつきを抑えて、誤動
作を防止でき、動作マージンの低下を防止でき、他の回
路部にはソースおよびドレインが二重拡散で形成された
MOSトランジスタを用いて構成しているので、ゲート容
量を低減でき、ひいては、回路の消費電力を低減でき
る。
以下、この発明の実施例について説明する。
第１図はこの発明の第１の実施例による半導体集積回路
装置に用いるMOSトランジスタを示す断面図である。図
において、T1はLDD構造（二重拡散構造）のMOSトランジ
スタ、T2は通常の構造（一重拡散構造）のMOSトランジ
スタ、１はｐ型半導体基板、2,19はゲート酸化膜、3,20
はゲート電極、４はn-形ソース、５はn-形ドレイン、6,
7,21,22はサイドウォール、8,23はn+形ソース、9,24はn
+形ドレインである。
装置に用いるMOSトランジスタを示す断面図である。図
において、T1はLDD構造（二重拡散構造）のMOSトランジ
スタ、T2は通常の構造（一重拡散構造）のMOSトランジ
スタ、１はｐ型半導体基板、2,19はゲート酸化膜、3,20
はゲート電極、４はn-形ソース、５はn-形ドレイン、6,
7,21,22はサイドウォール、8,23はn+形ソース、9,24はn
+形ドレインである。
本実施例は、DRAM回路において，そのセンスアンプ回路
部（第６図、第７図に示す）にMOSトランジスタT2を用
い、他の回路部にMOSトランジスタT1を用いたものであ
る。
部（第６図、第７図に示す）にMOSトランジスタT2を用
い、他の回路部にMOSトランジスタT1を用いたものであ
る。
ここで、両トランジスタT1,T2を同時に形成する方法に
ついて説明する。まず、ｐ型半導体基板１上にゲート酸
化膜2,19を形成し、続いてゲート電極3,20を形成した
後、一括してパターンニングする。次に、トランジスタ
T2上を覆い、かつトランジスタT1上は覆わないようにレ
ジストパターンを形成し、イオン注入により、n-形ソー
ス４及びn-形ドレイン５を形成する。次に上記レジスト
を除去後、各MOSトランジスタT1,T2のゲートの側面部分
に公知の方法によりサイドウォール6,7,21,22を形成し
た後、イオン注入によりn+ソース8,23及びn+形ドレイン
9,24を形成する。こうして、MOSトランジスタT1はLDD構
造によって形成され、MOSトランジスタT2は通常構造に
よって形成されることとなる。
ついて説明する。まず、ｐ型半導体基板１上にゲート酸
化膜2,19を形成し、続いてゲート電極3,20を形成した
後、一括してパターンニングする。次に、トランジスタ
T2上を覆い、かつトランジスタT1上は覆わないようにレ
ジストパターンを形成し、イオン注入により、n-形ソー
ス４及びn-形ドレイン５を形成する。次に上記レジスト
を除去後、各MOSトランジスタT1,T2のゲートの側面部分
に公知の方法によりサイドウォール6,7,21,22を形成し
た後、イオン注入によりn+ソース8,23及びn+形ドレイン
9,24を形成する。こうして、MOSトランジスタT1はLDD構
造によって形成され、MOSトランジスタT2は通常構造に
よって形成されることとなる。
本第１の実施例では、上述のようにして形成されるMOS
トランジスタT1,T2のうち、通常構造のMOSトランジスタ
T2を第６図のセンスアンプ回路部を構成するMOSトラン
ジスタとして用いているので、該センスアンプ回路部が
第７図のようにレイアウトされた場合に、センスアンプ
回路部のクロスカップルを構成するMOSトランジスタの
閾値電圧のばらつきをなくすことができ、センスアンプ
回路部の動作を安定させ、動作マージンの向上を図るこ
とができる。一方、上記センスアンプ回路部以外の部分
には、LDD構造のMOSトランジスタT1を用いており、該MO
SトランジスタT1は上記通常構造のMOSトランジスタT2と
同程度の耐圧をもち、かつ、ゲート容量が小さいため、
ゲートを駆動する信号の負荷容量を減少させて回路の消
費電力の低減を図ることができる。
トランジスタT1,T2のうち、通常構造のMOSトランジスタ
T2を第６図のセンスアンプ回路部を構成するMOSトラン
ジスタとして用いているので、該センスアンプ回路部が
第７図のようにレイアウトされた場合に、センスアンプ
回路部のクロスカップルを構成するMOSトランジスタの
閾値電圧のばらつきをなくすことができ、センスアンプ
回路部の動作を安定させ、動作マージンの向上を図るこ
とができる。一方、上記センスアンプ回路部以外の部分
には、LDD構造のMOSトランジスタT1を用いており、該MO
SトランジスタT1は上記通常構造のMOSトランジスタT2と
同程度の耐圧をもち、かつ、ゲート容量が小さいため、
ゲートを駆動する信号の負荷容量を減少させて回路の消
費電力の低減を図ることができる。
第２図はこの発明の第２の実施例による半導体集積回路
装置に用いるMOSトランジスタを示す断面図である。本
第２の実施例は、上記第１の実施例がLDD構造と通常構
造のMOSトランジスタを共に半導体基板内に形成してい
るのと異なり、LDD構造のMOSトランジスタT1を半導体基
板と同一導電形のウェル内に形成したものである。図に
おいて、25はｐ形半導体基板１内に形成されたｐウェル
である。
装置に用いるMOSトランジスタを示す断面図である。本
第２の実施例は、上記第１の実施例がLDD構造と通常構
造のMOSトランジスタを共に半導体基板内に形成してい
るのと異なり、LDD構造のMOSトランジスタT1を半導体基
板と同一導電形のウェル内に形成したものである。図に
おいて、25はｐ形半導体基板１内に形成されたｐウェル
である。
本第２の実施例によれば、上記第１の実施例と同様の効
果に加え、ｐウェル25の不純物濃度をｐ形半導体基板１
よりも高くすることにより、LDD構造のMOSトランジスタ
T1のドレイン近傍での空乏層幅を小さくできるため、ソ
ース，ドレイン間の耐圧を向上させることができ、した
がって、同一の耐圧を得ればよい場合には、上記第１の
実施例に比してMOSトランジスタT1のゲート長をより短
くすることが可能となり、回路の消費電力をより低減す
ることができる。
果に加え、ｐウェル25の不純物濃度をｐ形半導体基板１
よりも高くすることにより、LDD構造のMOSトランジスタ
T1のドレイン近傍での空乏層幅を小さくできるため、ソ
ース，ドレイン間の耐圧を向上させることができ、した
がって、同一の耐圧を得ればよい場合には、上記第１の
実施例に比してMOSトランジスタT1のゲート長をより短
くすることが可能となり、回路の消費電力をより低減す
ることができる。
第３図はこの発明の第３の実施例による半導体集積回路
装置に用いるMOSトランジスタを示す断面図である。本
第３の実施例は、LDD構造のMOSトランジスタT1および通
常構造のMOSトランジスタT2を半導体基板と同じ導電形
のウェル25及び26内に形成したものである。
装置に用いるMOSトランジスタを示す断面図である。本
第３の実施例は、LDD構造のMOSトランジスタT1および通
常構造のMOSトランジスタT2を半導体基板と同じ導電形
のウェル25及び26内に形成したものである。
本第３の実施例では、上記第１、第２の実施例の効果に
加え、ｐウェル25およびｐウェル26の不純物濃度は各々
ｐ形半導体基板１より高い濃度で、各々別々に設定でき
るので、LDD構造および通常構造のMOSトランジスタに対
して、各々閾値電圧およびソース，ドレイン間の耐圧を
設定できるという利点がある。
加え、ｐウェル25およびｐウェル26の不純物濃度は各々
ｐ形半導体基板１より高い濃度で、各々別々に設定でき
るので、LDD構造および通常構造のMOSトランジスタに対
して、各々閾値電圧およびソース，ドレイン間の耐圧を
設定できるという利点がある。
第４図はこの発明の第４の実施例による半導体集積回路
装置に用いるMOSトランジスタを示す断面図である。本
第４の実施例は、上記第１、第２、第３の実施例が半導
体基板の導電形と反対導電形のMOSトランジスタを設け
ているのと異なり、ｎウェル27および28を設け、該ウェ
ル内に半導体基板と同一導電形のLDD構造および通常構
造のMOSトランジスタT3及びT4を設けたものである。図
において、29,30は半導体基板と同じ導電形の低濃度の
拡散領域、即ち、p-形ソース及びドレイン、31、33およ
び32、34は半導体基板と同じ導電形の高濃度の拡散領
域、即ちp+形ソース及びドレインである。
装置に用いるMOSトランジスタを示す断面図である。本
第４の実施例は、上記第１、第２、第３の実施例が半導
体基板の導電形と反対導電形のMOSトランジスタを設け
ているのと異なり、ｎウェル27および28を設け、該ウェ
ル内に半導体基板と同一導電形のLDD構造および通常構
造のMOSトランジスタT3及びT4を設けたものである。図
において、29,30は半導体基板と同じ導電形の低濃度の
拡散領域、即ち、p-形ソース及びドレイン、31、33およ
び32、34は半導体基板と同じ導電形の高濃度の拡散領
域、即ちp+形ソース及びドレインである。
本第４の実施例においても、上記各実施例と同様の効果
を得ることができる。
を得ることができる。
以上のように、この発明の半導体集積回路装置によれ
ば、ゲートに対するソース・ドレインのレイアウトが互
いに逆である２種類のMOSトランジスタにより構成され
た回路部のMOSトランジスタとして、一重拡散構造のMOS
トランジスタを用い、他の回路部のMOSトランジスタと
して、二重拡散構造のMOSトランジスタを用いるように
したので、誤動作を防止でき、動作マージンの低下を防
止でき、かつ、消費電力を低減できる効果がある。
ば、ゲートに対するソース・ドレインのレイアウトが互
いに逆である２種類のMOSトランジスタにより構成され
た回路部のMOSトランジスタとして、一重拡散構造のMOS
トランジスタを用い、他の回路部のMOSトランジスタと
して、二重拡散構造のMOSトランジスタを用いるように
したので、誤動作を防止でき、動作マージンの低下を防
止でき、かつ、消費電力を低減できる効果がある。
第１図はこの発明の第１の実施例による半導体集積回路
装置に用いるMOSトランジスタを示す断面図、第２図，
第３図，及び第４図はそれぞれこの発明の第2,第3,及び
第４の実施例による半導体集積回路装置に用いるMOSト
ランジスタを示す断面図、第５図はLDD構造のMOSトラン
ジスタを示す断面図、第６図はDRAMのセンスアップ回路
部を示す回路図、第７図は第６図の回路のレイアウトを
示す平面図である。 図において、１はｐ型半導体基板、2,19はゲート酸化
膜、3,20はゲート電極、４はn-形ソース、５はn-形ドレ
イン、6,7,21,22はサイドウォール、8,23はn+形ソー
ス、9,24はn+形ドレイン、25,26はｐウェル、27,28はｎ
ウェル、29はp-形ソース、30はp-形ドレイン、31,33はp
+形ソース、32,34はp+形ドレインである。 なお図中同一符号は同一又は相当部分を示す。
装置に用いるMOSトランジスタを示す断面図、第２図，
第３図，及び第４図はそれぞれこの発明の第2,第3,及び
第４の実施例による半導体集積回路装置に用いるMOSト
ランジスタを示す断面図、第５図はLDD構造のMOSトラン
ジスタを示す断面図、第６図はDRAMのセンスアップ回路
部を示す回路図、第７図は第６図の回路のレイアウトを
示す平面図である。 図において、１はｐ型半導体基板、2,19はゲート酸化
膜、3,20はゲート電極、４はn-形ソース、５はn-形ドレ
イン、6,7,21,22はサイドウォール、8,23はn+形ソー
ス、9,24はn+形ドレイン、25,26はｐウェル、27,28はｎ
ウェル、29はp-形ソース、30はp-形ドレイン、31,33はp
+形ソース、32,34はp+形ドレインである。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (4)
- 【請求項１】二重拡散構造のMOSトランジスタを有する
半導体集積回路装置において、 ゲートに対するソース・ドレインのレイアウトが互いに
逆である２種類のMOSトランジスタとして一重拡散構造
のMOSトランジスタを用いて構成した回路部を備えたこ
とを特徴とする半導体集積回路装置。 - 【請求項２】上記回路部は、DRAMのセンスアンプ回路部
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 - 【請求項３】上記二重拡散構造のMOSトランジスタは、
ウエル内に形成されたことを特徴とする特許請求の範囲
第１項又は第２項記載の半導体集積回路装置。 - 【請求項４】上記一重拡散構造のMOSトランジスタは、
ウエル内に形成されたことを特徴とする特許請求の範囲
第１項ないし第３項のいずれかに記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201261A JPH0732197B2 (ja) | 1987-08-11 | 1987-08-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201261A JPH0732197B2 (ja) | 1987-08-11 | 1987-08-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444058A JPS6444058A (en) | 1989-02-16 |
| JPH0732197B2 true JPH0732197B2 (ja) | 1995-04-10 |
Family
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