JPS61225861A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61225861A JPS61225861A JP60066756A JP6675685A JPS61225861A JP S61225861 A JPS61225861 A JP S61225861A JP 60066756 A JP60066756 A JP 60066756A JP 6675685 A JP6675685 A JP 6675685A JP S61225861 A JPS61225861 A JP S61225861A
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- semiconductor memory
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は電気的にデータの消去が可能な読み出し専用
の半導体記憶装置に関する。
の半導体記憶装置に関する。
［発明の技術的背景］
電気的にデータの消去が可能な読み出し専用の半導体記
憶装置はＥＥＰＲＯＭとして知ら″れている。第３図は
そのメモリセルの基本的構成を示す回路図である。この
メモリセルは選択ゲートＳＧを有する選択用のＭｏ８
トランジスタ１と制御ゲートＣＧおよび浮遊ゲートＦＧ
を有するデータ記憶用のＭｏＳトランジスタ２とを直列
接続して構成されており、選択用のＭＯＳトランジスタ
１の解放端がドレインＤに、データ記憶用のＭＯＳトラ
ンジスタ２の解放端がソースＳにそれぞれされている。
憶装置はＥＥＰＲＯＭとして知ら″れている。第３図は
そのメモリセルの基本的構成を示す回路図である。この
メモリセルは選択ゲートＳＧを有する選択用のＭｏ８
トランジスタ１と制御ゲートＣＧおよび浮遊ゲートＦＧ
を有するデータ記憶用のＭｏＳトランジスタ２とを直列
接続して構成されており、選択用のＭＯＳトランジスタ
１の解放端がドレインＤに、データ記憶用のＭＯＳトラ
ンジスタ２の解放端がソースＳにそれぞれされている。
このセルを例えば一層多結晶シリコンプロセスを用いて
実現した場合の素子構造は第４図のパターン平面図のよ
うになる。第４図のセルではＰ型の半導体基板が用いら
れ、１１はＮ型拡敢領域からなる前記データ記憶用のＭ
ＯＳトランジスタ２の制御ゲート（ＣＧ）、１２は多結
晶シリコン層からなるデータ記憶用のＭＯＳトランジス
タ２の浮遊ゲート（ＦＧ）、１３はＮ型拡散領域からな
り選択用のＭＯＳトランジスタ１のソースおよびデータ
記憶用のＭｏＳトランジスタ２のドレインからなる共通
領域、１４はＮ型拡散領域からなる前記ソース（Ｓ）、
１５はＮ型拡散領域かなる前記ドレイン（Ｄ）、１６は
多結晶シリコン層からなる前記選択用のＭＯＳトランジ
スタ１の選択ゲート（ＳＧ＞であり、さらに図中、破線
で囲まれた領域１１．１８．１９．２０等はゲート用の
薄い絶縁膜が設けられた領域である。ここで１ビツトの
メモリセルを一点鎖線で囲んで示している。
実現した場合の素子構造は第４図のパターン平面図のよ
うになる。第４図のセルではＰ型の半導体基板が用いら
れ、１１はＮ型拡敢領域からなる前記データ記憶用のＭ
ＯＳトランジスタ２の制御ゲート（ＣＧ）、１２は多結
晶シリコン層からなるデータ記憶用のＭＯＳトランジス
タ２の浮遊ゲート（ＦＧ）、１３はＮ型拡散領域からな
り選択用のＭＯＳトランジスタ１のソースおよびデータ
記憶用のＭｏＳトランジスタ２のドレインからなる共通
領域、１４はＮ型拡散領域からなる前記ソース（Ｓ）、
１５はＮ型拡散領域かなる前記ドレイン（Ｄ）、１６は
多結晶シリコン層からなる前記選択用のＭＯＳトランジ
スタ１の選択ゲート（ＳＧ＞であり、さらに図中、破線
で囲まれた領域１１．１８．１９．２０等はゲート用の
薄い絶縁膜が設けられた領域である。ここで１ビツトの
メモリセルを一点鎖線で囲んで示している。
このようなメモリセルの動作原理は、破線で囲まれた領
域１８．１９．２０内の薄い絶縁膜を利用して、前記共
通領域１３と浮遊ゲート１２との間で電子のやりとりを
行なうことによってデータ記憶用のＭＯＳトランジスタ
２のしきい値電圧ｖｔｈを変化させ、これによりデータ
のプログラムもしくは消去を行なうものである。このデ
ータのプログラムもしくは消去を行なう場合のバイアス
関係を第５図にまとめて示した。
域１８．１９．２０内の薄い絶縁膜を利用して、前記共
通領域１３と浮遊ゲート１２との間で電子のやりとりを
行なうことによってデータ記憶用のＭＯＳトランジスタ
２のしきい値電圧ｖｔｈを変化させ、これによりデータ
のプログラムもしくは消去を行なうものである。このデ
ータのプログラムもしくは消去を行なう場合のバイアス
関係を第５図にまとめて示した。
現状では前記領域１８．１９．２０内の薄い絶縁膜の膜
厚は１００人程度にされており、データ記憶用のＭＯＳ
トランジスタ２では制御ゲート１１に高電圧を印加し、
このとき制御ゲート１１浮遊ゲート１２との間のキャパ
シタンス結合を利用して浮遊ゲート１２の電位を上げる
ようにしているので、前記各領域１８．１９．２０内の
絶縁膜でトンネル電流が生じる約１０ＭｅＶ／Ｃｍの電
界を発生させるには、第５図に示すように２０Ｖ程度の
電圧が必要になる。
厚は１００人程度にされており、データ記憶用のＭＯＳ
トランジスタ２では制御ゲート１１に高電圧を印加し、
このとき制御ゲート１１浮遊ゲート１２との間のキャパ
シタンス結合を利用して浮遊ゲート１２の電位を上げる
ようにしているので、前記各領域１８．１９．２０内の
絶縁膜でトンネル電流が生じる約１０ＭｅＶ／Ｃｍの電
界を発生させるには、第５図に示すように２０Ｖ程度の
電圧が必要になる。
なお、浮遊ゲート１２のパターン形状は第４図に示すよ
うに、制御ゲート１１とのキャパシタ結合が他に比較し
て特に大きくなるように設計されている。
うに、制御ゲート１１とのキャパシタ結合が他に比較し
て特に大きくなるように設計されている。
［背景技術の問題点］
ＥＥＰＲＯＭセルでは上記のように物理的に各ノードに
高電圧が印加されることが余儀なくされているので、集
積度を上げるため、素子の微細化を進めていくと、各ノ
ード間の寄生効果が無視できなくなってくる。その主な
ものにアクティブ領域相互間のリークと、寄生のフィー
ルドＭＯＳトランジスタの発生がある。
高電圧が印加されることが余儀なくされているので、集
積度を上げるため、素子の微細化を進めていくと、各ノ
ード間の寄生効果が無視できなくなってくる。その主な
ものにアクティブ領域相互間のリークと、寄生のフィー
ルドＭＯＳトランジスタの発生がある。
第６図は上記アクティブ領域相互間のリークの発生を説
明するための素子構造を示す断面図である。第６図にお
いて、３１．３２はＭＯＳトランジスタのソース、ドレ
イン領域等を構成するＮ型のアクティブ領域であり、こ
のアクティブ領域３１．３２の相互間にはフィールド絶
縁１１３３が設けられており、さらにこのフィールド絶
縁Ｉｌ！１Ｉ３３の下部にはＰ−のフィールドインプラ
領域３４が設けられている。そして上記各アクティブ領
域３１．３２上には多結晶シリコン層３５．３６が絶縁
膜を介して設けられている。また第７図は上記寄生のフ
ィールドＭＯＳトランジスタの発生を説明するための素
子構造を示す断面図である。第７図ではアクティブ領域
３１．３２およびこの間に存在しているフィールド絶縁
膜３３にわたって多結晶シリコン層３７が設けられてい
る。
明するための素子構造を示す断面図である。第６図にお
いて、３１．３２はＭＯＳトランジスタのソース、ドレ
イン領域等を構成するＮ型のアクティブ領域であり、こ
のアクティブ領域３１．３２の相互間にはフィールド絶
縁１１３３が設けられており、さらにこのフィールド絶
縁Ｉｌ！１Ｉ３３の下部にはＰ−のフィールドインプラ
領域３４が設けられている。そして上記各アクティブ領
域３１．３２上には多結晶シリコン層３５．３６が絶縁
膜を介して設けられている。また第７図は上記寄生のフ
ィールドＭＯＳトランジスタの発生を説明するための素
子構造を示す断面図である。第７図ではアクティブ領域
３１．３２およびこの間に存在しているフィールド絶縁
膜３３にわたって多結晶シリコン層３７が設けられてい
る。
上記第６図に示すような構造は前記第４図においてＣ−
Ｃ’ 線に沿った部分およびｄ−ｄ’線に沿った部分で
それぞれ発生し、また第７図に示すような構造は前記第
４図においてａ−ａ’線に沿った部分およびｂ−ｂ’線
に沿った部分でそれぞれ発生している。ここでアクティ
ブ領域間隔の最少寸法はりソグラフィで決り、同一間隔
であれば第６図のような構造よりも第７図の構造の方が
リークの発生が大きいことは公知の事実である。もちろ
ん、フィールド絶縁膜３３直下のＰ−のフィールドイン
プラ領域３４の濃度を上げると、このフィールドトラン
ジスタの影響は押さえることができる。しかし、その場
合は、第６図および第７図に示すＰ−型領域とＮ型領域
とで構成されるＰＮ接合の接合耐圧の大幅な劣化を伴う
。−例を上げると、アクティブ領域間のフィールド絶縁
膜の距離を２μｍとした場合、２０Ｖの反転電圧を保証
するためにはＰ−領域の濃度を２Ｘ１０１７Ｃｍ−３程
度に設定する必要がある。ところが、このときのＰＮ接
合の接合耐圧は約１２Ｖとなり、２０Ｖの＾耐圧は側底
保証できない。
Ｃ’ 線に沿った部分およびｄ−ｄ’線に沿った部分で
それぞれ発生し、また第７図に示すような構造は前記第
４図においてａ−ａ’線に沿った部分およびｂ−ｂ’線
に沿った部分でそれぞれ発生している。ここでアクティ
ブ領域間隔の最少寸法はりソグラフィで決り、同一間隔
であれば第６図のような構造よりも第７図の構造の方が
リークの発生が大きいことは公知の事実である。もちろ
ん、フィールド絶縁膜３３直下のＰ−のフィールドイン
プラ領域３４の濃度を上げると、このフィールドトラン
ジスタの影響は押さえることができる。しかし、その場
合は、第６図および第７図に示すＰ−型領域とＮ型領域
とで構成されるＰＮ接合の接合耐圧の大幅な劣化を伴う
。−例を上げると、アクティブ領域間のフィールド絶縁
膜の距離を２μｍとした場合、２０Ｖの反転電圧を保証
するためにはＰ−領域の濃度を２Ｘ１０１７Ｃｍ−３程
度に設定する必要がある。ところが、このときのＰＮ接
合の接合耐圧は約１２Ｖとなり、２０Ｖの＾耐圧は側底
保証できない。
従ってこれを避けるため、さらに従来では第８図の断面
図に示すように、Ｐ−のフィールドインプラ領域３４を
両側のアクティブ領域３１．３２から離して拡散形成す
る方法がある。しかし、この場合は最少ディメンジョン
でフィールドインプラ領域３４を形成する際の距離りの
他に、両側のアクティブ領域３１．３２とのマスク合せ
ずれ、領域３４の横方向拡散を考慮にいれたマージンＬ
１が必要である。
図に示すように、Ｐ−のフィールドインプラ領域３４を
両側のアクティブ領域３１．３２から離して拡散形成す
る方法がある。しかし、この場合は最少ディメンジョン
でフィールドインプラ領域３４を形成する際の距離りの
他に、両側のアクティブ領域３１．３２とのマスク合せ
ずれ、領域３４の横方向拡散を考慮にいれたマージンＬ
１が必要である。
従って、この場合、アクティブ領域３１．３２間の分離
幅はＬ＋２１ｔ （約５μｍ）以上の距離をとらねば
ならない。従って、このような方法を第４図のような、
分離幅が集積度を決定するようなセルに適用することは
できない。
幅はＬ＋２１ｔ （約５μｍ）以上の距離をとらねば
ならない。従って、このような方法を第４図のような、
分離幅が集積度を決定するようなセルに適用することは
できない。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、集積度を犠牲にすることなく、高電圧
に耐えられる電気的にデータの消去が可能な読み出し専
用の半導体記憶装置を提供することにある。
ありその目的は、集積度を犠牲にすることなく、高電圧
に耐えられる電気的にデータの消去が可能な読み出し専
用の半導体記憶装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、同一半導
体基板上に形成され、直列接続された選択用トランジス
タおよび浮遊ゲートを有するデータ記憶用トランジスタ
からなるメモリセルを備えた半導体記憶装置において、
互いに隣接する一対のメモリセルの選択用トランジスタ
のドレイン間の選択ゲート直下に基板と同導電型で高濃
度のフィールド不純物領域を選択的に形成し、他の領域
には通常の低濃度のフィールド不純物領域を形成するよ
うにしている。しかも、この低濃度のフィールド不純物
領域はメモリセルの選択用トランジスタのドレインをは
ずして形成するようにしている。
体基板上に形成され、直列接続された選択用トランジス
タおよび浮遊ゲートを有するデータ記憶用トランジスタ
からなるメモリセルを備えた半導体記憶装置において、
互いに隣接する一対のメモリセルの選択用トランジスタ
のドレイン間の選択ゲート直下に基板と同導電型で高濃
度のフィールド不純物領域を選択的に形成し、他の領域
には通常の低濃度のフィールド不純物領域を形成するよ
うにしている。しかも、この低濃度のフィールド不純物
領域はメモリセルの選択用トランジスタのドレインをは
ずして形成するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置を、メモリセル
として前記第３図に示すように２個のＭＯＳトランジス
タで構成したＥＥＰＲＯＭに実施した場合のそのメモリ
セルのパターン平面図である。なお、この実施例のメモ
リセルは前記第４図と同様に、一層多結晶シリコンプロ
セスを用いて実現されている。この第１図に示されるメ
モリセルが前記第４図のものと異なっているところは、
多結晶シリコン層からなる前記選択ゲート１６の直下の
基板上に、ドレイン１５から所定の距離をおいて基板と
同導電型の高濃度のフィールドインプラ領域４１を形成
するようにしたものである。このフィールドインプラ領
域４１おける不純物濃度は例えば２Ｘ１０１ ’ ｃｍ
−３とし、さらに図中、一点鎖線で囲まれた各ドレイン
１５の外側の基板上には例えば２Ｘ１０１” ｃｍ−３
の濃度にされた低濃度のフィールドインプラが施されて
いる。
として前記第３図に示すように２個のＭＯＳトランジス
タで構成したＥＥＰＲＯＭに実施した場合のそのメモリ
セルのパターン平面図である。なお、この実施例のメモ
リセルは前記第４図と同様に、一層多結晶シリコンプロ
セスを用いて実現されている。この第１図に示されるメ
モリセルが前記第４図のものと異なっているところは、
多結晶シリコン層からなる前記選択ゲート１６の直下の
基板上に、ドレイン１５から所定の距離をおいて基板と
同導電型の高濃度のフィールドインプラ領域４１を形成
するようにしたものである。このフィールドインプラ領
域４１おける不純物濃度は例えば２Ｘ１０１ ’ ｃｍ
−３とし、さらに図中、一点鎖線で囲まれた各ドレイン
１５の外側の基板上には例えば２Ｘ１０１” ｃｍ−３
の濃度にされた低濃度のフィールドインプラが施されて
いる。
また、この実施例のメモリセルでは従来と同様に、選択
用のＭｏＳトランジスタのソースおよびデータ記憶用の
ＭＯＳ ｔ−ランジスタのドレインからなる共通領域１
３と、データ記憶用のＭｏＳトランジスタの浮遊ゲート
１２との間に前記各領域１８．１９．２０における薄い
絶縁膜が存在しているとともに、前記制御ゲート１１と
前記浮遊ゲート１２との間にも領域１７で示される薄い
絶縁膜が存在している。
用のＭｏＳトランジスタのソースおよびデータ記憶用の
ＭＯＳ ｔ−ランジスタのドレインからなる共通領域１
３と、データ記憶用のＭｏＳトランジスタの浮遊ゲート
１２との間に前記各領域１８．１９．２０における薄い
絶縁膜が存在しているとともに、前記制御ゲート１１と
前記浮遊ゲート１２との間にも領域１７で示される薄い
絶縁膜が存在している。
このようなセルにおいて、浮遊ゲート１２が高電位にさ
れることによりアクティブ領域間リークが懸念されるの
は、制御ゲート１１に高電圧が印加されるデータ消去時
の場合である。しかしながら、トンネル電流はその面積
にはほとんど依存せず、印加される電界に強く依存する
ので、浮遊ゲート１２の電位は制御ゲート１１に印加さ
れる電圧に応じである程度まで上昇するが、両者間に生
じるトンネル電流が相桔坑した点でその上昇は停止する
。
れることによりアクティブ領域間リークが懸念されるの
は、制御ゲート１１に高電圧が印加されるデータ消去時
の場合である。しかしながら、トンネル電流はその面積
にはほとんど依存せず、印加される電界に強く依存する
ので、浮遊ゲート１２の電位は制御ゲート１１に印加さ
れる電圧に応じである程度まで上昇するが、両者間に生
じるトンネル電流が相桔坑した点でその上昇は停止する
。
すなわち、データ消去時の浮遊ゲート１２の電位は制御
ゲート１１の約半分の電位、すなわち１０Ｖ前後となる
。従って、この部分は通常の全面フィールドインプラ（
２Ｘ１０” ｃｍ−３の濃度）で十分保証できる。なお
、このときのＮ型拡散領域との間の接合耐圧は２２Ｖ以
上である。
ゲート１１の約半分の電位、すなわち１０Ｖ前後となる
。従って、この部分は通常の全面フィールドインプラ（
２Ｘ１０” ｃｍ−３の濃度）で十分保証できる。なお
、このときのＮ型拡散領域との間の接合耐圧は２２Ｖ以
上である。
これに対し、選択ゲート１６はデータ消去時もしくはプ
ログラム時の両方に２０Ｖまで上昇するので、２Ｘ１０
” Ｃｍ−３の濃度の７ イー ）Ｌｔ Ｆ −ｉ’ン
プラ領域４１が必要であるが、隣接ドレイン（１５）間
隔には余裕があり、高濃度のＰ−領域をドレイン１５か
ら離して拡散形成することができる。これにより、フィ
ールドＭＯＳトランジスタによりリークが抑制され、接
合耐圧の劣化も防ぐことが可能になる。なお、第１図に
おいてソース１４には、前記第５図に示されるように５
ｖ以上の電圧は印加されないので、このソース１４を上
記フィールドインプラ領域４１と接して設けるようにし
てもよい。
ログラム時の両方に２０Ｖまで上昇するので、２Ｘ１０
” Ｃｍ−３の濃度の７ イー ）Ｌｔ Ｆ −ｉ’ン
プラ領域４１が必要であるが、隣接ドレイン（１５）間
隔には余裕があり、高濃度のＰ−領域をドレイン１５か
ら離して拡散形成することができる。これにより、フィ
ールドＭＯＳトランジスタによりリークが抑制され、接
合耐圧の劣化も防ぐことが可能になる。なお、第１図に
おいてソース１４には、前記第５図に示されるように５
ｖ以上の電圧は印加されないので、このソース１４を上
記フィールドインプラ領域４１と接して設けるようにし
てもよい。
このように上記実施例によれば、高電圧印加が可能であ
り、しかも集積度の高いメモリが実現できる。しかもこ
の構成では次のような効果も期待される。すなわち、高
濃度のフィールドインプラ領域４１を設けることで、ド
レイン１５には低濃度フィールドインプラを施す必要が
なく、第１図において一点鎖線で囲まれた各トレイン１
５の内側の基板上にはフィールドインプラを行なわなく
てもよい。これにより、フィールドインプラ領域とドレ
イン１５との接合部における空乏層容量は大幅に低減す
る。この空乏層容量は、ＰＮ接合の低濃度側の濃度の１
／２乗に比例するからである。
り、しかも集積度の高いメモリが実現できる。しかもこ
の構成では次のような効果も期待される。すなわち、高
濃度のフィールドインプラ領域４１を設けることで、ド
レイン１５には低濃度フィールドインプラを施す必要が
なく、第１図において一点鎖線で囲まれた各トレイン１
５の内側の基板上にはフィールドインプラを行なわなく
てもよい。これにより、フィールドインプラ領域とドレ
イン１５との接合部における空乏層容量は大幅に低減す
る。この空乏層容量は、ＰＮ接合の低濃度側の濃度の１
／２乗に比例するからである。
今、前記第３図のメモリセルのドレインＤが接続される
ビットラインの容量をＣＢ、セルの引き込み電流を１、
データセンス可能な電圧変化分をΔ■とすると、データ
がセンスできるようになるまでの持ち時間ｔは次式で与
えられる。
ビットラインの容量をＣＢ、セルの引き込み電流を１、
データセンス可能な電圧変化分をΔ■とすると、データ
がセンスできるようになるまでの持ち時間ｔは次式で与
えられる。
ｉ−Ｎ・ΔＶ−Ｃｅ／ｉ −ま
ただし、この第１式においてＮはドレインの個数であり
、はぼメモリの全ビット数の容量の１／２乗に比例する
。従って、大言ｌのメモリにおいてこのビットラインに
おける信号遅延時間の短縮は重要な効果となる。そして
上記式から明白なように、ＣＢの削減によりｔが短縮で
き、これにより大容量のＥＥＦＲＯＭメモリであっても
アクセス時間を速く設計することができる。このように
、上記実施例のメモリによれば、集積度を高くすること
ができ、高電圧の印加が可能でデータの消去および書き
込みが高速に行なえ、しかもアクセス時間も速くなる。
、はぼメモリの全ビット数の容量の１／２乗に比例する
。従って、大言ｌのメモリにおいてこのビットラインに
おける信号遅延時間の短縮は重要な効果となる。そして
上記式から明白なように、ＣＢの削減によりｔが短縮で
き、これにより大容量のＥＥＦＲＯＭメモリであっても
アクセス時間を速く設計することができる。このように
、上記実施例のメモリによれば、集積度を高くすること
ができ、高電圧の印加が可能でデータの消去および書き
込みが高速に行なえ、しかもアクセス時間も速くなる。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではメモリセルを一層多結晶シリコンプロ
セスを用いて実現する場合について説明したが、これは
通常の二層多結晶シリコンプロセスを用いて実現するよ
うにしてもよい。第２図はこの発明を実施したメモリを
二層多結晶シリコンプロセスを用いて実現した場合の素
子構造を示すパターン平面図である。ここでは浮遊ゲー
ト１２が一層目の多結晶シリコン層で構成されており、
選択ゲート１６および制御ゲート１１がそれぞれ二層目
の多結晶シリコン層で構成されている。なお、第２図の
その他の部分については前記第１図と対応する箇所には
同じ符号を付してその説明は省略する。
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではメモリセルを一層多結晶シリコンプロ
セスを用いて実現する場合について説明したが、これは
通常の二層多結晶シリコンプロセスを用いて実現するよ
うにしてもよい。第２図はこの発明を実施したメモリを
二層多結晶シリコンプロセスを用いて実現した場合の素
子構造を示すパターン平面図である。ここでは浮遊ゲー
ト１２が一層目の多結晶シリコン層で構成されており、
選択ゲート１６および制御ゲート１１がそれぞれ二層目
の多結晶シリコン層で構成されている。なお、第２図の
その他の部分については前記第１図と対応する箇所には
同じ符号を付してその説明は省略する。
［発明の効果］
以上説明したようにこの発明によれば、集積度を犠牲に
することなく、高電圧に耐えられる電気的にデータの消
去が可能な読み出し専用の半導体記憶装置を提供するこ
とができる。
することなく、高電圧に耐えられる電気的にデータの消
去が可能な読み出し専用の半導体記憶装置を提供するこ
とができる。
第１図はこの発明の一実施例に係る半導体記憶装置のメ
モリセルの構成を示すパターン平面図、第２図はこの発
明の他の実施例による半導体記憶装置のメモリセルの構
成を示すパターン平面図、第３図はＥＥＰＲＯＭのメモ
リセルの基本的構成を示す回路図、第４図は第３図のメ
モリセルの従来の素子構造を示すパターン平面図、第５
図は第３図のメモリセルのデータのプログラムもしくは
消去時におけるバイアス関係をまとめて示す図、第６図
、第７図および第８図はそれぞれ従来装置を説明するた
めの断面図である。 １１・・・制御ゲート、１２・・・浮遊ゲート、１３・
・・共通領域、１４・・・ソース、１５・・・ドレイン
、１６・・・選択ゲート、１７、１８．１９．２０・・
・薄い絶縁膜の領域、４１・・・高濃度のフィールドイ
ンプラ領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第７図
モリセルの構成を示すパターン平面図、第２図はこの発
明の他の実施例による半導体記憶装置のメモリセルの構
成を示すパターン平面図、第３図はＥＥＰＲＯＭのメモ
リセルの基本的構成を示す回路図、第４図は第３図のメ
モリセルの従来の素子構造を示すパターン平面図、第５
図は第３図のメモリセルのデータのプログラムもしくは
消去時におけるバイアス関係をまとめて示す図、第６図
、第７図および第８図はそれぞれ従来装置を説明するた
めの断面図である。 １１・・・制御ゲート、１２・・・浮遊ゲート、１３・
・・共通領域、１４・・・ソース、１５・・・ドレイン
、１６・・・選択ゲート、１７、１８．１９．２０・・
・薄い絶縁膜の領域、４１・・・高濃度のフィールドイ
ンプラ領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (3)
- （１）同一半導体基板上に形成され、直列接続された選
択用トランジスタおよび浮遊ゲートを有するデータ記憶
用トランジスタからなるメモリセルを備えた半導体記憶
装置において、互いに隣接する一対のメモリセルの選択
用トランジスタのドレイン間の選択ゲート電極直下に基
板と同導電型で高濃度のフィールド不純物領域を選択的
に形成するようにしたことを特徴とする半導体記憶装置
。 - （２）前記高濃度のフィールド不純物領域と前記基板上
に形成される低濃度のフィールド不純物領域との濃度の
比が１０倍以上に設定されている特許請求の範囲第１項
に記載の半導体記憶装置。 - （３）前記データ記憶用トランジスタの制御ゲート電極
が前記基板上に設けられた拡散領域で構成された特許請
求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066756A JPH06101548B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066756A JPH06101548B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61225861A true JPS61225861A (ja) | 1986-10-07 |
| JPH06101548B2 JPH06101548B2 (ja) | 1994-12-12 |
Family
ID=13325045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066756A Expired - Lifetime JPH06101548B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101548B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166274A (ja) * | 1986-12-22 | 1988-07-09 | エッセジーエッセ ミクロエレットロニカ ソチエタ ペル アノニマ | ビット毎に書込みおよび消去可能な単層ポリシリコン層を有するｅｅｐｒｏｍメモリセル |
| JP2001060633A (ja) * | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 半導体記憶装置及びその製造方法 |
| JP2006148073A (ja) * | 2004-11-19 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS5694777A (en) * | 1979-12-20 | 1981-07-31 | Ibm | Method of manufacturing semiconductor |
| JPS57128976A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Semiconductor memory storage |
| JPS6031267A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-03-30 JP JP60066756A patent/JPH06101548B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS5694777A (en) * | 1979-12-20 | 1981-07-31 | Ibm | Method of manufacturing semiconductor |
| JPS57128976A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Semiconductor memory storage |
| JPS6031267A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166274A (ja) * | 1986-12-22 | 1988-07-09 | エッセジーエッセ ミクロエレットロニカ ソチエタ ペル アノニマ | ビット毎に書込みおよび消去可能な単層ポリシリコン層を有するｅｅｐｒｏｍメモリセル |
| JP2001060633A (ja) * | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 半導体記憶装置及びその製造方法 |
| JP2006148073A (ja) * | 2004-11-19 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101548B2 (ja) | 1994-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |