JPH07245352A - ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ - Google Patents
３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍInfo
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- JPH07245352A JPH07245352A JP6050026A JP5002694A JPH07245352A JP H07245352 A JPH07245352 A JP H07245352A JP 6050026 A JP6050026 A JP 6050026A JP 5002694 A JP5002694 A JP 5002694A JP H07245352 A JPH07245352 A JP H07245352A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】 （修正有）
【目的】 フローティングゲートに蓄積された信号をＦ
Ｎトンネルリングによりチャネル領域に消去させ、３重
ウェル構造を周辺ＮＭＯＳ領域にのみ採用してチップ全
体面積を縮少させ、セル工程を最適化させることができ
る３重ウェルＣＭＯＳ構造を有するＥＥＰＲＯＭを提供
する。 【構成】 第１導電型のシリコン基板１４０と、この第
１導電型のシリコン基板に形成された第２導電型の浅い
第１ウェルを有する周辺ＰＭＯＳ領域１１０と、前記第
１導電型のシリコン基板に形成された第２導電型の深い
第２ウェルと、この深い第２ウェル内に形成された第１
導電型の浅い第３ウェルとを有する周辺ＮＭＯＳ領域１
２０と、前記第１導電型のシリコン基板に形成された第
１導電型の浅い第４ウェルを有するメモリセル１３０に
よって構成する。
Ｎトンネルリングによりチャネル領域に消去させ、３重
ウェル構造を周辺ＮＭＯＳ領域にのみ採用してチップ全
体面積を縮少させ、セル工程を最適化させることができ
る３重ウェルＣＭＯＳ構造を有するＥＥＰＲＯＭを提供
する。 【構成】 第１導電型のシリコン基板１４０と、この第
１導電型のシリコン基板に形成された第２導電型の浅い
第１ウェルを有する周辺ＰＭＯＳ領域１１０と、前記第
１導電型のシリコン基板に形成された第２導電型の深い
第２ウェルと、この深い第２ウェル内に形成された第１
導電型の浅い第３ウェルとを有する周辺ＮＭＯＳ領域１
２０と、前記第１導電型のシリコン基板に形成された第
１導電型の浅い第４ウェルを有するメモリセル１３０に
よって構成する。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュＥＥＰＲＯＭ
に関し、特に３重ウェルＣＭＯＳ（ｔｒｉｐｌｅ ｗｅ
ｌｌ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するフ
ラッシュＥＥＰＲＯＭに関する。
に関し、特に３重ウェルＣＭＯＳ（ｔｒｉｐｌｅ ｗｅ
ｌｌ ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するフ
ラッシュＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】よく知られたように、通常のメモリ素子
は、ＲＯＭとＲＡＭとに分けられる。ＲＡＭの説明に先
だってＲＯＭを概略説明する。ＲＯＭは製造工程中に、
あらかじめイオン注入及びコンタクトホール用マスクに
プログラムデータを書き込んでプログラムするマスクロ
ム（ＭＲＯＭ）と、チップを製造して実装した後電気的
にプログラムするプログラマブルロム（ＰＲＯＭ）とが
ある。
は、ＲＯＭとＲＡＭとに分けられる。ＲＡＭの説明に先
だってＲＯＭを概略説明する。ＲＯＭは製造工程中に、
あらかじめイオン注入及びコンタクトホール用マスクに
プログラムデータを書き込んでプログラムするマスクロ
ム（ＭＲＯＭ）と、チップを製造して実装した後電気的
にプログラムするプログラマブルロム（ＰＲＯＭ）とが
ある。
【０００３】以下、セル技術において重要なプログラマ
ブルロム（ＰＲＯＭ）についてのみ概略説明する。ＰＲ
ＯＭは紫外線を利用して入力して消去できるＥＰＲＯＭ
と、電気的に入力データを消去することができるＥＥＰ
ＲＯＭとに区分される。図１（ａ）及び図１（ｂ）は一
般のＥＰＲＯＭセルの断面図及びＣＭＯＳ／ｎＭＯＳ混
載型のＥＰＲＯＭセルの断面図である。ＥＰＲＯＭセル
は図１（ａ）に示すように、２層の多結晶シリコン構造
のｎチャネルスタックゲート構造を有する。ここで、第
１多結晶シリコン１５はフローティングゲート電極とし
て、かつ第２多結晶シリコン１６は制御ゲート電極とし
て使用される。
ブルロム（ＰＲＯＭ）についてのみ概略説明する。ＰＲ
ＯＭは紫外線を利用して入力して消去できるＥＰＲＯＭ
と、電気的に入力データを消去することができるＥＥＰ
ＲＯＭとに区分される。図１（ａ）及び図１（ｂ）は一
般のＥＰＲＯＭセルの断面図及びＣＭＯＳ／ｎＭＯＳ混
載型のＥＰＲＯＭセルの断面図である。ＥＰＲＯＭセル
は図１（ａ）に示すように、２層の多結晶シリコン構造
のｎチャネルスタックゲート構造を有する。ここで、第
１多結晶シリコン１５はフローティングゲート電極とし
て、かつ第２多結晶シリコン１６は制御ゲート電極とし
て使用される。
【０００４】このメモリセルでは、ゲート電極１６とド
レーン電極１７に正の高電圧を印加してドレーン領域１
２付近において発生する高エネルギーを有する電子（ｈ
ｏｔｅｌｅｃｔｒｏｎ）がゲート酸化膜１４のポテンシ
ャル障壁を越えてフローティングゲート１５に注入され
る。こうしてフローティングゲート１５に注入される電
子の電荷量によってセルトランジスタのしきい値が変化
してプログラムされる。ゲート酸化膜１４のポテンシャ
ル障壁（３．３ｅＶ）以上のエネルギーを有する紫外線
をこのセルに照射すれば、フローティングゲート１５に
蓄積された電子はさらに基板１１に戻されることとな
る。これをプログラム消去状態という。
レーン電極１７に正の高電圧を印加してドレーン領域１
２付近において発生する高エネルギーを有する電子（ｈ
ｏｔｅｌｅｃｔｒｏｎ）がゲート酸化膜１４のポテンシ
ャル障壁を越えてフローティングゲート１５に注入され
る。こうしてフローティングゲート１５に注入される電
子の電荷量によってセルトランジスタのしきい値が変化
してプログラムされる。ゲート酸化膜１４のポテンシャ
ル障壁（３．３ｅＶ）以上のエネルギーを有する紫外線
をこのセルに照射すれば、フローティングゲート１５に
蓄積された電子はさらに基板１１に戻されることとな
る。これをプログラム消去状態という。
【０００５】図１（ｂ）はｎＭＯＳセル部をｐ型基板上
に置いたＣＭＯＳ／ｎＭＯＳ混載型ＥＰＲＯＭ断面図で
ある。ＤＲＡＭのようにＥＰＲＯＭにおいてもｎＭＯＳ
からなるセル部２０をｐウェル内に置くか、若しくはｐ
型基板上に置くかが問題になるが、ｎＭＯＳ技術の蓄積
を有効に利用するためにセル部２０がｐ型基板２１上に
存在するｎウェルのＥＰＲＯＭ構造が広く用いられる。
に置いたＣＭＯＳ／ｎＭＯＳ混載型ＥＰＲＯＭ断面図で
ある。ＤＲＡＭのようにＥＰＲＯＭにおいてもｎＭＯＳ
からなるセル部２０をｐウェル内に置くか、若しくはｐ
型基板上に置くかが問題になるが、ｎＭＯＳ技術の蓄積
を有効に利用するためにセル部２０がｐ型基板２１上に
存在するｎウェルのＥＰＲＯＭ構造が広く用いられる。
【０００６】近年には、１度プログラムすると、さらに
書き込むことが出来ないＯＴＰ（ｏｎｅ ｔｉｍｅ Ｐ
ＲＯＭ）ＥＰＲＯＭの市場も拡大されているが、これら
は普通のＥＰＲＯＭの窓を有するパッケージに入ってい
るのに対して、窓のないプラスチックパッケージに実装
されている。
書き込むことが出来ないＯＴＰ（ｏｎｅ ｔｉｍｅ Ｐ
ＲＯＭ）ＥＰＲＯＭの市場も拡大されているが、これら
は普通のＥＰＲＯＭの窓を有するパッケージに入ってい
るのに対して、窓のないプラスチックパッケージに実装
されている。
【０００７】以下、ＥＥＰＲＯＭについて説明する。書
き込み及び消去を電気的に行うＥＥＰＲＯＭは、フロー
ティングゲート型とＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉ
ｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモ
リ型との二つがある。一般に前者は記憶維持の信頼性に
優れ、後者は書き込み／消去の回数についての耐性面で
優れているという特長がある。
き込み及び消去を電気的に行うＥＥＰＲＯＭは、フロー
ティングゲート型とＭＮＯＳ（ｍｅｔａｌ ｎｉｔｒｉ
ｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモ
リ型との二つがある。一般に前者は記憶維持の信頼性に
優れ、後者は書き込み／消去の回数についての耐性面で
優れているという特長がある。
【０００８】図２（ａ），（ｂ），（ｃ）は一般のＥＥ
ＰＲＯＭセルの断面図である。図２（ａ）はＦＬＯＴＯ
Ｘ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌ ｏｘ
ｉｄｅ）の型のセル、図２（ｂ）は３層多結晶Ｓｉ構造
として多結晶Ｓｉ表面の粗い面（ざらざらする面；ｔｅ
ｘｔｕｒｅｄ ｓｕｒｆａｃｅ）を利用してトンネルを
発生しやすいセル、図２（ｃ）はＭＮＯＳ型セルをそれ
ぞれ示す。図２（ａ），（ｂ）のセルのいずれも、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型（以下、ＦＮ型という）
のトンネル現象を利用したものである。図２（ｃ）のＭ
ＮＯＳ型セルはシリコン基板３１上に非常に浅いシリコ
ン酸化膜（ＳｉＯ2 膜：３ｎｍ）３２を設け、さらにそ
の上に適当な厚さのシリコン窒化物（Ｓｉ3Ｎ4膜）３３
を設け、多結晶シリコンゲート３４を形成する。
ＰＲＯＭセルの断面図である。図２（ａ）はＦＬＯＴＯ
Ｘ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌ ｏｘ
ｉｄｅ）の型のセル、図２（ｂ）は３層多結晶Ｓｉ構造
として多結晶Ｓｉ表面の粗い面（ざらざらする面；ｔｅ
ｘｔｕｒｅｄ ｓｕｒｆａｃｅ）を利用してトンネルを
発生しやすいセル、図２（ｃ）はＭＮＯＳ型セルをそれ
ぞれ示す。図２（ａ），（ｂ）のセルのいずれも、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型（以下、ＦＮ型という）
のトンネル現象を利用したものである。図２（ｃ）のＭ
ＮＯＳ型セルはシリコン基板３１上に非常に浅いシリコ
ン酸化膜（ＳｉＯ2 膜：３ｎｍ）３２を設け、さらにそ
の上に適当な厚さのシリコン窒化物（Ｓｉ3Ｎ4膜）３３
を設け、多結晶シリコンゲート３４を形成する。
【０００９】よく知られたように、Ｓｉ3Ｎ4膜３３中
に、またはＳｉ3Ｎ4とＳｉＯ2 との界面にはキャリヤ捕
獲中心が存在する。したがってゲート３４に電圧を印加
することによりシリコン基板３１とトラップとの間にト
ンネル効果により、キャリヤの受け取りが行われ、その
結果セルしきい値の大きさを変化させることができるの
で、’０’と’１’の記憶動作が可能となる。さらに近
年には、大部分のＥＰＲＯＭの同様に使用でき、紫外線
を不要とする、電気的に消去できるＥＥＰＲＯＭセルも
開示されている。これは従来の紫外線消去型ＥＰＲＯＭ
セルに消去ゲートを設置したもので、メモリの大容量化
が期待されている。
に、またはＳｉ3Ｎ4とＳｉＯ2 との界面にはキャリヤ捕
獲中心が存在する。したがってゲート３４に電圧を印加
することによりシリコン基板３１とトラップとの間にト
ンネル効果により、キャリヤの受け取りが行われ、その
結果セルしきい値の大きさを変化させることができるの
で、’０’と’１’の記憶動作が可能となる。さらに近
年には、大部分のＥＰＲＯＭの同様に使用でき、紫外線
を不要とする、電気的に消去できるＥＥＰＲＯＭセルも
開示されている。これは従来の紫外線消去型ＥＰＲＯＭ
セルに消去ゲートを設置したもので、メモリの大容量化
が期待されている。
【００１０】図２（ａ）乃至（ｃ）のセルのいずれも、
ｎＭＯＳから構成されており、ＣＭＯＳ ＥＥＰＲＯＭ
の場合はＣＭＯＳ／ｎＭＯＳ混載型のＥＥＰＲＯＭとな
る。やはりこの場合にもｎＭＯＳ主体型のＣＭＯＳ構
造、例えばｎウェル構造が多い。上述したように、ＭＯ
ＳメモリはＣＭＯＳ化の傾向が一層強くなっている。通
常ＣＭＯＳ／ｎＭＯＳ混載型はＣＭＯＳとして取り扱わ
れている。従来ではＳＲＡＭでのみ完全ＣＭＯＳ型セル
種が存在し、早期にＣＭＯＳ化の傾向が見られてきた
が、他のＭＲＯＭ及びＥＥＰＲＯＭなどにおいても、Ｓ
ＲＡＭに立ち遅れるが、ＣＭＯＳ化の傾向が強くなって
いることが分かる。今は全てのデバイスがＣＭＯＳ化に
されている。
ｎＭＯＳから構成されており、ＣＭＯＳ ＥＥＰＲＯＭ
の場合はＣＭＯＳ／ｎＭＯＳ混載型のＥＥＰＲＯＭとな
る。やはりこの場合にもｎＭＯＳ主体型のＣＭＯＳ構
造、例えばｎウェル構造が多い。上述したように、ＭＯ
ＳメモリはＣＭＯＳ化の傾向が一層強くなっている。通
常ＣＭＯＳ／ｎＭＯＳ混載型はＣＭＯＳとして取り扱わ
れている。従来ではＳＲＡＭでのみ完全ＣＭＯＳ型セル
種が存在し、早期にＣＭＯＳ化の傾向が見られてきた
が、他のＭＲＯＭ及びＥＥＰＲＯＭなどにおいても、Ｓ
ＲＡＭに立ち遅れるが、ＣＭＯＳ化の傾向が強くなって
いることが分かる。今は全てのデバイスがＣＭＯＳ化に
されている。
【００１１】以下、図３ないし図５を参照してフラッシ
ュ技術について説明する。図３は最初のフラッシュ技術
として知られているエクセル（ＥＸＣＥＬ）の特許（Ｕ
ＳＰ４，６９８，７８７）の主な図面である。フローテ
ィングゲート４５に蓄積されたデータの消去は、Ｆ−Ｎ
トンネルリング（ｔｕｎｎｅｌｉｎｇ）を利用して、フ
ローティングゲート４５よりｎ+ 導電型のソース４３の
方へ電荷を抜き出すことにより成される。ここでｎ+ は
ｎ導電型をいう。この方法をソース消去方式という。現
在、米国のインテル社がこのソース消去方式を使用して
いる。
ュ技術について説明する。図３は最初のフラッシュ技術
として知られているエクセル（ＥＸＣＥＬ）の特許（Ｕ
ＳＰ４，６９８，７８７）の主な図面である。フローテ
ィングゲート４５に蓄積されたデータの消去は、Ｆ−Ｎ
トンネルリング（ｔｕｎｎｅｌｉｎｇ）を利用して、フ
ローティングゲート４５よりｎ+ 導電型のソース４３の
方へ電荷を抜き出すことにより成される。ここでｎ+ は
ｎ導電型をいう。この方法をソース消去方式という。現
在、米国のインテル社がこのソース消去方式を使用して
いる。
【００１２】図３に示すように、消去の際、制御ゲート
４６には０Ｖのゲート電圧Ｖｇが、ソースには１３Ｖの
ソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電
圧Ｖｓｕｂが印加される。フローティングゲート電極４
５の物質としては主にポリシリコンが使用される。又、
この技術によれば、消去時ｎ+ 導電型のソース４３にお
ける接合の降伏を防止するために、ｎ+ 導電型のソース
下方に、これを覆うｎ- 導電型のディープ拡散ソース４
４を形成する。ここでｎ- は低濃度のｎ導電型をいう。
４６には０Ｖのゲート電圧Ｖｇが、ソースには１３Ｖの
ソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電
圧Ｖｓｕｂが印加される。フローティングゲート電極４
５の物質としては主にポリシリコンが使用される。又、
この技術によれば、消去時ｎ+ 導電型のソース４３にお
ける接合の降伏を防止するために、ｎ+ 導電型のソース
下方に、これを覆うｎ- 導電型のディープ拡散ソース４
４を形成する。ここでｎ- は低濃度のｎ導電型をいう。
【００１３】図４は他のフラッシュ技術の例を示すもの
で、ＡＭＤ特許（ＵＳＰ５，０７７，６９１）の主な図
面である。前記エクセル特許の、ソースにおける接合の
降伏を防止するために、フローティングゲート５４に蓄
積されたデータの消去の際、ソース５３には０．５Ｖの
低いソース電圧Ｖｓを印加させ、制御ゲート５５には−
１１Ｖの高い負の電圧Ｖｇを印加させる。このＡＭＤ特
許によれば、ｎ+ 導電型のソース５３の下方にｎ-導電
型のディープ接合ソースを形成する必要がない。この方
式を負ゲート消去方式という。
で、ＡＭＤ特許（ＵＳＰ５，０７７，６９１）の主な図
面である。前記エクセル特許の、ソースにおける接合の
降伏を防止するために、フローティングゲート５４に蓄
積されたデータの消去の際、ソース５３には０．５Ｖの
低いソース電圧Ｖｓを印加させ、制御ゲート５５には−
１１Ｖの高い負の電圧Ｖｇを印加させる。このＡＭＤ特
許によれば、ｎ+ 導電型のソース５３の下方にｎ-導電
型のディープ接合ソースを形成する必要がない。この方
式を負ゲート消去方式という。
【００１４】図５（ａ）及び図５（ｂ）は本発明の先行
技術であるＮＥＣ論文（Ｊｏｕｒｎａｌ ｏｆ ｓｏｌ
ｉｄ ｓｔａｔｅｃｉｒｃｕｉｔｓ，Ｖｏｌ．１２７，
Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １９９２，ｐｐ１５４
７〜１５５３．）の主な図で、前記エクセル、ＡＭＤ特
許とは異なる消去方式を取っている。即ちフローティン
グゲートからソースへのＦＮトンネルリングによるデー
タ消去方式ではないフローティングゲートからチャネル
領域へのＦＮトンネルリングによりデータを消去する。
技術であるＮＥＣ論文（Ｊｏｕｒｎａｌ ｏｆ ｓｏｌ
ｉｄ ｓｔａｔｅｃｉｒｃｕｉｔｓ，Ｖｏｌ．１２７，
Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １９９２，ｐｐ１５４
７〜１５５３．）の主な図で、前記エクセル、ＡＭＤ特
許とは異なる消去方式を取っている。即ちフローティン
グゲートからソースへのＦＮトンネルリングによるデー
タ消去方式ではないフローティングゲートからチャネル
領域へのＦＮトンネルリングによりデータを消去する。
【００１５】図５（ａ）のように、トリプルウェルＣＭ
ＯＳ構造を有するＥＥＰＲＯＭはｐ型基板１００と、ｐ
型基板１００上に形成された浅いｎ型ウェル６１と、こ
の浅いｎ型ウェル６１内に互いに一定距離を隔てて形成
されたｐ+ 型ソース／ドレーン領域６２と、このｐ+ 型
ソース／ドレーン領域６２とオーバラップされてｐ型基
板１００上に形成されたゲート酸化膜６３およびゲート
電極６４からなる周辺ＰＭＯＳ領域６０と、ｐ型基板１
００上に形成された浅いｐ型ウェル７１と、この浅いｐ
型ウェル７１内に互いに一定距離を隔てて形成されたｎ
+ 型ソース／ドレーン領域７２と、前記基板１００上に
形成されたゲート酸化膜７３およびゲート電極７４から
なる周辺ＮＭＯＳ領域７０と、ｐ型基板１００内に形成
された深いｎ型ウェル８１と、深いｎ型ウェル８１内に
形成された浅いｐ型ウェル８２と、この浅いｐ型ウェル
８２内に互いに一定距離を隔てて形成されたｎ+ 型ソー
ス／ドレーン領域８３と、このｎ+ 型ソース／ドレーン
領域８３とオーバラップされて前記基板１００上に形成
されたゲート酸化膜８４およびゲート電極８５からなる
負電圧ＮＭＯＳ領域８０と、ｐ型基板１００内に形成さ
れた深いｎ型ウェル９１と、深いｎ型ウェル９１内に形
成された浅いｐ型ウェル９２と、この浅いｐ型ウェル９
２内に互いに一定距離を隔てて形成されたｎ型ソース／
ドレーン領域９３と、このｎ+ 型ソース／ドレーン領域
９３とオーバラップされて前記基板１００上に順次形成
されたゲート酸化膜９４、フローティングゲート９５お
よび制御ゲート９７と、これらを絶縁させるための層間
絶縁膜９６からなるメモリセル９０と、を備える。
ＯＳ構造を有するＥＥＰＲＯＭはｐ型基板１００と、ｐ
型基板１００上に形成された浅いｎ型ウェル６１と、こ
の浅いｎ型ウェル６１内に互いに一定距離を隔てて形成
されたｐ+ 型ソース／ドレーン領域６２と、このｐ+ 型
ソース／ドレーン領域６２とオーバラップされてｐ型基
板１００上に形成されたゲート酸化膜６３およびゲート
電極６４からなる周辺ＰＭＯＳ領域６０と、ｐ型基板１
００上に形成された浅いｐ型ウェル７１と、この浅いｐ
型ウェル７１内に互いに一定距離を隔てて形成されたｎ
+ 型ソース／ドレーン領域７２と、前記基板１００上に
形成されたゲート酸化膜７３およびゲート電極７４から
なる周辺ＮＭＯＳ領域７０と、ｐ型基板１００内に形成
された深いｎ型ウェル８１と、深いｎ型ウェル８１内に
形成された浅いｐ型ウェル８２と、この浅いｐ型ウェル
８２内に互いに一定距離を隔てて形成されたｎ+ 型ソー
ス／ドレーン領域８３と、このｎ+ 型ソース／ドレーン
領域８３とオーバラップされて前記基板１００上に形成
されたゲート酸化膜８４およびゲート電極８５からなる
負電圧ＮＭＯＳ領域８０と、ｐ型基板１００内に形成さ
れた深いｎ型ウェル９１と、深いｎ型ウェル９１内に形
成された浅いｐ型ウェル９２と、この浅いｐ型ウェル９
２内に互いに一定距離を隔てて形成されたｎ型ソース／
ドレーン領域９３と、このｎ+ 型ソース／ドレーン領域
９３とオーバラップされて前記基板１００上に順次形成
されたゲート酸化膜９４、フローティングゲート９５お
よび制御ゲート９７と、これらを絶縁させるための層間
絶縁膜９６からなるメモリセル９０と、を備える。
【００１６】このような構造のフラッシュＥＥＰＲＯＭ
は、図５（ｂ）に示すように、消去の際、メモリセル９
０の浅いｐ型ウェル９２に＋５Ｖの電圧、制御ゲート９
７に−１１Ｖ〜−１３Ｖの電圧を印加させる。メモリセ
ル９０の浅いｐ型ウェル９２に５Ｖの電圧を印加するか
ら、周辺ＮＭＯＳ領域７０の浅いｐ型ウェル７１をメモ
リセル９０の浅いｐ型ウェル９２より分離させる必要が
ある。したがってメモリセル９０をｐ型基板１００、深
いｎ型ウェル９１及び浅いｎ型ウェル９２の３重ウェル
（ｔｒｉｐｌｅ ｗｅｌｌ）として構成した。図５
（ｂ）は図５（ａ）のＥＥＰＲＯＭにおいて、消去時の
メモリセル９０のバイアス状態を示したものである。
は、図５（ｂ）に示すように、消去の際、メモリセル９
０の浅いｐ型ウェル９２に＋５Ｖの電圧、制御ゲート９
７に−１１Ｖ〜−１３Ｖの電圧を印加させる。メモリセ
ル９０の浅いｐ型ウェル９２に５Ｖの電圧を印加するか
ら、周辺ＮＭＯＳ領域７０の浅いｐ型ウェル７１をメモ
リセル９０の浅いｐ型ウェル９２より分離させる必要が
ある。したがってメモリセル９０をｐ型基板１００、深
いｎ型ウェル９１及び浅いｎ型ウェル９２の３重ウェル
（ｔｒｉｐｌｅ ｗｅｌｌ）として構成した。図５
（ｂ）は図５（ａ）のＥＥＰＲＯＭにおいて、消去時の
メモリセル９０のバイアス状態を示したものである。
【００１７】
【発明が解決しようとする課題】しかしながら、図３〜
図５のフラッシュＥＥＰＲＯＭは次のような問題があ
る。すなわち図３に示したエクセル特許の場合、消去時
にソース領域４３に１３Ｖの高電圧を印加させる反面、
基板４１をグランドさせるため次の二つ問題点が発生す
る。 （１）ソース領域４３における接合の降伏が発生され
る。 （２）フローティングゲート４５とソース領域４３とが
オーバラップされる領域４８において深い空乏領域が形
成され、この領域でバンドツーバンドトンネルリング
（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）に
より電子ホール対が生成される。 生成されるホールの一部は電界によりホットホールとな
ってゲート酸化膜４７にトラップされ、ゲート酸化膜４
７内にトラップされたホールは消去時に電子のトンネル
リング電流を増加させて過消去問題を起こす。前述した
二つの問題点を解決するためにエクセル特許ではｎ-／
ｎ+の二重拡散を利用して浅いソース領域４３を覆う、
深い傾斜接合のソース領域４４を形成した。しかし深い
傾斜接合のソース領域４４の形成は工程が複雑であり、
かつ素子をスケーリング（ｓｃａｌｉｎｇ）するのが難
しかった。
図５のフラッシュＥＥＰＲＯＭは次のような問題があ
る。すなわち図３に示したエクセル特許の場合、消去時
にソース領域４３に１３Ｖの高電圧を印加させる反面、
基板４１をグランドさせるため次の二つ問題点が発生す
る。 （１）ソース領域４３における接合の降伏が発生され
る。 （２）フローティングゲート４５とソース領域４３とが
オーバラップされる領域４８において深い空乏領域が形
成され、この領域でバンドツーバンドトンネルリング
（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）に
より電子ホール対が生成される。 生成されるホールの一部は電界によりホットホールとな
ってゲート酸化膜４７にトラップされ、ゲート酸化膜４
７内にトラップされたホールは消去時に電子のトンネル
リング電流を増加させて過消去問題を起こす。前述した
二つの問題点を解決するためにエクセル特許ではｎ-／
ｎ+の二重拡散を利用して浅いソース領域４３を覆う、
深い傾斜接合のソース領域４４を形成した。しかし深い
傾斜接合のソース領域４４の形成は工程が複雑であり、
かつ素子をスケーリング（ｓｃａｌｉｎｇ）するのが難
しかった。
【００１８】図４のＡＭＤ特許はエクセル特許と同様
に、消去時にソース領域に高電圧を印加する時に発生す
る問題点を解決するために、ソース領域５３に５Ｖ程の
大きい正電圧を印加すると共に制御ゲート５５に−１１
Ｖ〜−１３Ｖの大きい負電圧を印加した。このような負
ゲート消去方式は、ソース領域から接合の降伏の発生を
防止することができるが、バンドツーバンドトンネルリ
ングによるホットホールの生成を完全に抑制させること
ができなかった。これはバンドツーバンドトンネルリン
グが制御ゲート５５とソース領域５３との間の電圧差に
よって決められるためである。
に、消去時にソース領域に高電圧を印加する時に発生す
る問題点を解決するために、ソース領域５３に５Ｖ程の
大きい正電圧を印加すると共に制御ゲート５５に−１１
Ｖ〜−１３Ｖの大きい負電圧を印加した。このような負
ゲート消去方式は、ソース領域から接合の降伏の発生を
防止することができるが、バンドツーバンドトンネルリ
ングによるホットホールの生成を完全に抑制させること
ができなかった。これはバンドツーバンドトンネルリン
グが制御ゲート５５とソース領域５３との間の電圧差に
よって決められるためである。
【００１９】図５のＮＥＣ特許は、前述したソース領域
へのＦＮトンネルリングによる消去方式及び負ゲート消
去方式におけるホットホール生成の問題を解決するため
に、フローティングゲートからチャネル領域へのＦＮト
ンネルリングによる消去方式を採用した。ＮＥＣ特許の
消去方式は、チャネル領域がｐ型シリコンであるので消
去の際、チャネル領域が深い空乏状態ではないホール蓄
積（ｈｏｌｅ ａｃｃｕｍｕｌａｔｉｏｎ）状態となっ
てバンドツーバンドトンネルリングは発生しない。よっ
てホットホールは生成されない。
へのＦＮトンネルリングによる消去方式及び負ゲート消
去方式におけるホットホール生成の問題を解決するため
に、フローティングゲートからチャネル領域へのＦＮト
ンネルリングによる消去方式を採用した。ＮＥＣ特許の
消去方式は、チャネル領域がｐ型シリコンであるので消
去の際、チャネル領域が深い空乏状態ではないホール蓄
積（ｈｏｌｅ ａｃｃｕｍｕｌａｔｉｏｎ）状態となっ
てバンドツーバンドトンネルリングは発生しない。よっ
てホットホールは生成されない。
【００２０】しかし、消去の際、メモリセル９０の浅い
ｐ型ウェル９２に＋５Ｖを印加するので周辺ＮＭＯＳ領
域７０の浅いｐ型ウェル７１をメモリセル９０の浅いｐ
型ウェル９２と分離させなければならない。このため、
メモリセル９０に基板９０、深いｎ型ウェル９１及びｎ
型ウェル９２の３重ウェル構造を使用するので、単一の
ｐ型ウェルだけを使用する場合よりセル製造工程を最適
化させにくい。また、メモリセルアレイはチップ全体の
面積の５０％以上を占めるので、セルアレイ９０に３重
ウェルを使用する時、セル９０の浅いウェル９２と基板
１００との間に形成された深いｎ型ウェル９１のコンタ
クトを形成するのが難しく、これによりセルアレイの面
積が大きく増加する問題点があった。
ｐ型ウェル９２に＋５Ｖを印加するので周辺ＮＭＯＳ領
域７０の浅いｐ型ウェル７１をメモリセル９０の浅いｐ
型ウェル９２と分離させなければならない。このため、
メモリセル９０に基板９０、深いｎ型ウェル９１及びｎ
型ウェル９２の３重ウェル構造を使用するので、単一の
ｐ型ウェルだけを使用する場合よりセル製造工程を最適
化させにくい。また、メモリセルアレイはチップ全体の
面積の５０％以上を占めるので、セルアレイ９０に３重
ウェルを使用する時、セル９０の浅いウェル９２と基板
１００との間に形成された深いｎ型ウェル９１のコンタ
クトを形成するのが難しく、これによりセルアレイの面
積が大きく増加する問題点があった。
【００２１】また、制御ゲート９７に大きい負電圧を掛
けるために負電荷ポンプ回路を使用する。このため、Ｎ
ＥＣ特許は負電圧用ＮＭＯＳ領域８０を周辺ＮＭＯＳ領
域７０とメモリセル９０との間に形成した。したがって
負電圧ＮＭＯＳ８０の浅いｐ型ウェル８２に大きい負電
圧が印加される場合、周辺ＮＭＯＳ領域７０の浅いｐ型
ウェル７１から浅いｐ型ウェル８２を分離させなければ
ならないので、負電圧用ＮＭＯＳ領域８０にも３重ウェ
ルを使用しなければならない。本発明は上記問題点を解
決するためのもので、フローティングゲートに蓄積され
た信号をＦＮトンネルリングによりチャネル領域に消去
させ、３重ウェル構造を周辺ＮＭＯＳ領域にのみ採用し
てチップ全体の面積を縮少させ、セル工程を最適化させ
ることができる３重ウェルＣＭＯＳ構造を有するＥＥＰ
ＲＯＭを提供することを目的とする。
けるために負電荷ポンプ回路を使用する。このため、Ｎ
ＥＣ特許は負電圧用ＮＭＯＳ領域８０を周辺ＮＭＯＳ領
域７０とメモリセル９０との間に形成した。したがって
負電圧ＮＭＯＳ８０の浅いｐ型ウェル８２に大きい負電
圧が印加される場合、周辺ＮＭＯＳ領域７０の浅いｐ型
ウェル７１から浅いｐ型ウェル８２を分離させなければ
ならないので、負電圧用ＮＭＯＳ領域８０にも３重ウェ
ルを使用しなければならない。本発明は上記問題点を解
決するためのもので、フローティングゲートに蓄積され
た信号をＦＮトンネルリングによりチャネル領域に消去
させ、３重ウェル構造を周辺ＮＭＯＳ領域にのみ採用し
てチップ全体の面積を縮少させ、セル工程を最適化させ
ることができる３重ウェルＣＭＯＳ構造を有するＥＥＰ
ＲＯＭを提供することを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、第１導電型のシリコン基板と、この
第１導電型のシリコン基板に形成された第２導電型の浅
い第２ウェルと、第２導電型の浅い第２ウェル内に互い
に一定距離を隔てて形成された第１導電型の第１ソース
／ドレーン領域と、この第１ソース／ドレーン領域とオ
ーバラップされて前記基板上に形成された第１ゲート絶
縁膜及び第１ゲート電極を有する周辺ＰＭＯＳ領域と、
前記第１導電型のシリコン基板に形成された第２導電型
の深い第２ウェルと、この深い第２ウェル内に形成され
た第１導電型の浅い第３ウェルと、この浅い第３ウェル
内に互いに一定距離を隔てて形成された第２導電型の第
２ソース／ドレーン領域と、この第２ソース／ドレーン
領域とオーバラップされて前記基板上に形成された第２
ゲート絶縁膜及び第２ゲート電極を有する周辺ＮＭＯＳ
領域と、前記第１導電型のシリコン基板に形成された第
１導電型の浅い第４ウェルと、この浅い第４ウェル内に
互いに一定距離を隔てて形成された第２導電型の第３ソ
ース／ドレーン領域と、この第３ソース／ドレーン領域
とオーバラップされて前記基板上に順次形成された第３
ゲート絶縁膜、フローティングゲートおよび制御ゲート
と、これらを絶縁させるための層間絶縁膜を有するメモ
リセルと、フラッシュ消去動作の際、前記メモリセルの
制御ゲートに相対的に大きい負電圧を印加するための負
電圧源と、フラッシュ消去動作の際、前記周辺ＰＭＯＳ
領域の浅い第２ウェル及び周辺ＮＭＯＳ領域の深い第３
ウェルに相対的に小さい正電圧を印加するための第１正
電圧源と、フラッシュ消去動作の際、前記周辺ＮＭＯＳ
領域の浅い第３ウェルに０Ｖの基準電圧を印加するため
の基準電圧源と、フラッシュ消去動作の際、メモリセル
の浅い第４ウェルに前記正電圧より小さい電圧を印加す
るための第２正電圧源と、を含む３重ウェルＣＭＯＳ構
造を有するフラッシュＥＥＰＲＯＭを提供する。
に本発明によれば、第１導電型のシリコン基板と、この
第１導電型のシリコン基板に形成された第２導電型の浅
い第２ウェルと、第２導電型の浅い第２ウェル内に互い
に一定距離を隔てて形成された第１導電型の第１ソース
／ドレーン領域と、この第１ソース／ドレーン領域とオ
ーバラップされて前記基板上に形成された第１ゲート絶
縁膜及び第１ゲート電極を有する周辺ＰＭＯＳ領域と、
前記第１導電型のシリコン基板に形成された第２導電型
の深い第２ウェルと、この深い第２ウェル内に形成され
た第１導電型の浅い第３ウェルと、この浅い第３ウェル
内に互いに一定距離を隔てて形成された第２導電型の第
２ソース／ドレーン領域と、この第２ソース／ドレーン
領域とオーバラップされて前記基板上に形成された第２
ゲート絶縁膜及び第２ゲート電極を有する周辺ＮＭＯＳ
領域と、前記第１導電型のシリコン基板に形成された第
１導電型の浅い第４ウェルと、この浅い第４ウェル内に
互いに一定距離を隔てて形成された第２導電型の第３ソ
ース／ドレーン領域と、この第３ソース／ドレーン領域
とオーバラップされて前記基板上に順次形成された第３
ゲート絶縁膜、フローティングゲートおよび制御ゲート
と、これらを絶縁させるための層間絶縁膜を有するメモ
リセルと、フラッシュ消去動作の際、前記メモリセルの
制御ゲートに相対的に大きい負電圧を印加するための負
電圧源と、フラッシュ消去動作の際、前記周辺ＰＭＯＳ
領域の浅い第２ウェル及び周辺ＮＭＯＳ領域の深い第３
ウェルに相対的に小さい正電圧を印加するための第１正
電圧源と、フラッシュ消去動作の際、前記周辺ＮＭＯＳ
領域の浅い第３ウェルに０Ｖの基準電圧を印加するため
の基準電圧源と、フラッシュ消去動作の際、メモリセル
の浅い第４ウェルに前記正電圧より小さい電圧を印加す
るための第２正電圧源と、を含む３重ウェルＣＭＯＳ構
造を有するフラッシュＥＥＰＲＯＭを提供する。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳述
する。図６（ａ）は本発明の３重ウェルＣＭＯＳ構造を
有するフラッシュＥＥＰＲＯＭの断面図である。本発明
のフラッシュＥＥＰＲＯＭは、ＦＮトンネルリングによ
りフローティングゲートに蓄積された信号をチャネル領
域に消去させる方式を使用し、周辺ＮＭＯＳ領域にの
み、３重ウェルＣＭＯＳ構造を使用し、メモリセルには
単一のｐ型ウェルを使用した構造を有する。
する。図６（ａ）は本発明の３重ウェルＣＭＯＳ構造を
有するフラッシュＥＥＰＲＯＭの断面図である。本発明
のフラッシュＥＥＰＲＯＭは、ＦＮトンネルリングによ
りフローティングゲートに蓄積された信号をチャネル領
域に消去させる方式を使用し、周辺ＮＭＯＳ領域にの
み、３重ウェルＣＭＯＳ構造を使用し、メモリセルには
単一のｐ型ウェルを使用した構造を有する。
【００２４】図６（ａ）に示すように、本フラッシュＥ
ＥＰＲＯＭは、周辺ＮＭＯＳ領域１２０がｐ型基板１４
０、深いｎ型ウェル１２１および浅いｐ型ウェル１２２
の３重ウェル構造を有し、メモリセル１３０は浅いｐ型
ウェル１３１のみを有する。
ＥＰＲＯＭは、周辺ＮＭＯＳ領域１２０がｐ型基板１４
０、深いｎ型ウェル１２１および浅いｐ型ウェル１２２
の３重ウェル構造を有し、メモリセル１３０は浅いｐ型
ウェル１３１のみを有する。
【００２５】したがって、消去動作の際、周辺ＮＭＯＳ
領域１２０の深いｎ型ウェル１２１にｐ型基板１４０に
印加される電圧と同じに＋５Ｖを印加することにより、
周辺ＮＭＯＳ領域１２０の浅いｐ型ウェル１２２をメモ
リセル１３０のｐ型ウェル１３１より分離させる。即ち
周辺ＰＭＯＳ領域１１０は基板１４０に形成されたｐ+
型ソース／ドレーン領域１１２、ゲート絶縁膜１１３及
びゲート電極１１４で構成される。
領域１２０の深いｎ型ウェル１２１にｐ型基板１４０に
印加される電圧と同じに＋５Ｖを印加することにより、
周辺ＮＭＯＳ領域１２０の浅いｐ型ウェル１２２をメモ
リセル１３０のｐ型ウェル１３１より分離させる。即ち
周辺ＰＭＯＳ領域１１０は基板１４０に形成されたｐ+
型ソース／ドレーン領域１１２、ゲート絶縁膜１１３及
びゲート電極１１４で構成される。
【００２６】周辺ＮＭＯＳ領域１２０は、基板１４０に
形成されたｎ型ウェル１２１、深いｎ型ウェル１２１内
に形成された浅いｐ型ウェル１２２、ｐ型ウェル１２２
内に形成されたｎ+ 型ソース／ドレーン領域１２３、ゲ
ート絶縁膜１２４及びゲート電極１２５で構成される。
メモリセル１３０は、基板１４０に形成された浅いｐ型
ウェル１３１、そのｐ型ウェル１３１内に形成されたｎ
+ 型ソース／ドレーン領域１３２、ゲート膜１３３、フ
ローティングゲート１３４及び制御ゲート１３６と、こ
れらのゲート間を絶縁させるための層間絶縁膜１３５で
構成される。
形成されたｎ型ウェル１２１、深いｎ型ウェル１２１内
に形成された浅いｐ型ウェル１２２、ｐ型ウェル１２２
内に形成されたｎ+ 型ソース／ドレーン領域１２３、ゲ
ート絶縁膜１２４及びゲート電極１２５で構成される。
メモリセル１３０は、基板１４０に形成された浅いｐ型
ウェル１３１、そのｐ型ウェル１３１内に形成されたｎ
+ 型ソース／ドレーン領域１３２、ゲート膜１３３、フ
ローティングゲート１３４及び制御ゲート１３６と、こ
れらのゲート間を絶縁させるための層間絶縁膜１３５で
構成される。
【００２７】このように構成されたＥＥＰＲＯＭは、消
去動作の際、図６（ｂ）に示すように、メモリセル１３
０に−１１Ｖ〜−１３Ｖ程の大きい負電圧を印加し、周
辺ＰＭＯＳ領域１１０の浅いｎ型ウェル１１１と周辺Ｎ
ＭＯＳ領域１２０の深いｎ型ウェル１２１に＋５Ｖ程の
小さい正電圧を印加し、周辺ＮＭＯＳ領域１２０の浅い
ｐ型ウェル１２２には０Ｖの基準電圧を印加し、メモリ
セル１３０の浅いｐ型ウェル１３１には前記浅いｎ型ウ
ェル１１１および深いｎ型ウェル１２１に印加される電
圧と同等か、若しくは小さい電圧を印加し、各ソース／
ドレーン領域１１２，１２３，１３２はそれぞれフロー
ティングすることにより、フローティングゲート１３４
に蓄積された信号をＦＮトンネルリングによりチャネル
領域に消去させる。
去動作の際、図６（ｂ）に示すように、メモリセル１３
０に−１１Ｖ〜−１３Ｖ程の大きい負電圧を印加し、周
辺ＰＭＯＳ領域１１０の浅いｎ型ウェル１１１と周辺Ｎ
ＭＯＳ領域１２０の深いｎ型ウェル１２１に＋５Ｖ程の
小さい正電圧を印加し、周辺ＮＭＯＳ領域１２０の浅い
ｐ型ウェル１２２には０Ｖの基準電圧を印加し、メモリ
セル１３０の浅いｐ型ウェル１３１には前記浅いｎ型ウ
ェル１１１および深いｎ型ウェル１２１に印加される電
圧と同等か、若しくは小さい電圧を印加し、各ソース／
ドレーン領域１１２，１２３，１３２はそれぞれフロー
ティングすることにより、フローティングゲート１３４
に蓄積された信号をＦＮトンネルリングによりチャネル
領域に消去させる。
【００２８】
【発明の効果】以上説明したように、本発明の３重ウェ
ルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭによれ
ば、次のような効果がある。 （１）メモリセルが単一のｐウェル構造を有するので、
セルの工程を容易に最適化させることができる。すなわ
ちセルのチャネルのドーピングプロフィール（ｄｏｐｉ
ｎｇ ｐｒｏｆｉｌｅ）を制御するのが容易になる。 （２）チップ全体の面積の５０％以上を占めるメモリセ
ルには単一のｐウェル構造を採用し、周辺ＮＭＯＳ領域
には３重ウェル構造を採用するので、チップ面積を低減
させるのみならず、深いｎ型ウェルのコンタクトを形成
し易い。 （３）消去の際、ゲートに大きい負電圧を印加するため
に負電荷ポンプ回路を使用する場合にも、周辺ＮＭＯＳ
領域に３重ウェル構造を採用するので、負電荷ポンプ回
路の大きい負電圧が周辺ＮＭＯＳ領域のｐ型ウェルから
絶縁される。したがって、負電荷ポンプ回路に３重ウェ
ル構造を採用しなくてもよい。
ルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭによれ
ば、次のような効果がある。 （１）メモリセルが単一のｐウェル構造を有するので、
セルの工程を容易に最適化させることができる。すなわ
ちセルのチャネルのドーピングプロフィール（ｄｏｐｉ
ｎｇ ｐｒｏｆｉｌｅ）を制御するのが容易になる。 （２）チップ全体の面積の５０％以上を占めるメモリセ
ルには単一のｐウェル構造を採用し、周辺ＮＭＯＳ領域
には３重ウェル構造を採用するので、チップ面積を低減
させるのみならず、深いｎ型ウェルのコンタクトを形成
し易い。 （３）消去の際、ゲートに大きい負電圧を印加するため
に負電荷ポンプ回路を使用する場合にも、周辺ＮＭＯＳ
領域に３重ウェル構造を採用するので、負電荷ポンプ回
路の大きい負電圧が周辺ＮＭＯＳ領域のｐ型ウェルから
絶縁される。したがって、負電荷ポンプ回路に３重ウェ
ル構造を採用しなくてもよい。
【図１】一般のＥＰＲＯＭセルとＣＭＯＳ／ＮＭＯＳ混
載型のＥＰＲＯＭセルの断面図である。
載型のＥＰＲＯＭセルの断面図である。
【図２】一般のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ消去方
式を利用したＥＥＰＲＯＭセルの断面図と一般のＮＭＯ
Ｓ型のＥＥＰＲＯＭセルの断面図である。
式を利用したＥＥＰＲＯＭセルの断面図と一般のＮＭＯ
Ｓ型のＥＥＰＲＯＭセルの断面図である。
【図３】従来のフラッシュＥＥＰＲＯＭセルの断面図で
ある。
ある。
【図４】従来の他のフラッシュＥＥＰＲＯＭセルの断面
図である。
図である。
【図５】従来の３重ウェル（ｔｒｉｐｌｅ ｗｅｌｌ）
ＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭセルの断
面図とその消去動作時のメモリセルのバイアス状態を示
した図である。
ＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭセルの断
面図とその消去動作時のメモリセルのバイアス状態を示
した図である。
【図６】本発明の３重ウェルＣＭＯＳ構造を有するフラ
ッシュＥＥＰＲＯＭセルの断面図（ａ）とその消去動作
時、各部分のバイアス状態を示した図（ｂ）である。
ッシュＥＥＰＲＯＭセルの断面図（ａ）とその消去動作
時、各部分のバイアス状態を示した図（ｂ）である。
１４０ シリコン基板 １１０ 周辺ＰＭＯＳ領域 １２０ 周辺ＮＭＯＳ領域 １３０ メモリセル １２２，１３１ ｐ型ウェル １１１ ｎ型ウェル １２１ 深いｎ型ウェル １１２ ｐ+ 型ソース／ドレーン領域 １２３，１３２ ｎ+ 型ソース／ドレーン領域 １１３，１２４，１３３ ゲート酸化膜 １１４，１２５ ゲート電極 １３４ フローティングゲート １３５ 層間絶縁膜 １３６ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (3)
- 【請求項１】 第１導電型のシリコン基板（１４０）
と、 この第１導電型のシリコン基板（１４０）に形成された
第２導電型の浅い第１ウェル（１１１）と、第２導電型
の浅い第１ウェル（１１１）内に互いに一定距離を隔て
て形成された第１導電型の第１ソース／ドレーン領域
（１１２）と、この第１ソース／ドレーン領域（１１
２）とオーバラップされて前記基板（１４０）上に形成
された第１ゲート絶縁膜（１１３）及び第１ゲート電極
（１１４）を有する周辺ＰＭＯＳ領域（１１０）と、 前記第１導電型のシリコン基板（１４０）に形成された
第２導電型の深い第２ウェル（１２１）と、この深い第
２ウェル（１２１）内に形成された第１導電型の浅い第
３ウェル（１２２）と、この浅い第３ウェル（１２２）
内に互いに一定距離を隔てて形成された第２導電型の第
２ソース／ドレーン領域（１２３）と、この第２ソース
／ドレーン領域（１２３）とオーバラップされて前記基
板（１４０）上に形成された第２ゲート絶縁膜（１１
４）及び第２ゲート電極（１１５）を有する周辺ＮＭＯ
Ｓ領域（１２０）と、 前記第１導電型のシリコン基板（１４０）に形成された
第１導電型の浅い第４ウェル（１３１）と、この浅い第
４ウェル（１３１）内に互いに一定距離を隔てて形成さ
れた第２導電型の第３ソース／ドレーン領域（１３２）
と、この第３ソース／ドレーン領域（１３２）とオーバ
ラップされて前記基板（１４０）上に順次形成された第
３ゲート絶縁膜（１３３）、フローティングゲート（１
３４）および制御ゲート（１３６）と、これらを絶縁さ
せるための層間絶縁膜（１３５）を有するメモリセル
（１３０）と、 フラッシュ消去動作の際、前記メモリセル（１３０）の
制御ゲート（１３６）に相対的に大きい負電圧を印加す
るための負電圧源（ＶG） と、フラッシュ消去動作の
際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル
（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３
ウェル（１２１）に相対的に小さい正電圧を印加するた
めの第１正電圧源（ＶN） と、 フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２
０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印
加するための基準電圧源（ＶR） と、 フラッシュ消去動作の際、メモリセル（１３０）の浅い
第４ウェル（１３１）に前記正電圧より小さい電圧を印
加するための第２正電圧源（ＶP） と、を含むことを特
徴とする３重ウェルＣＭＯＳ構造を有するフラッシュＥ
ＥＰＲＯＭ。 - 【請求項２】 正電圧源（ＶG） から制御ゲート（１３
６）に印加される負電圧は、０Ｖの基準電圧に対し−１
８Ｖまでの範囲内であることを特徴とする請求項１記載
の３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲ
ＯＭ。 - 【請求項３】 周辺ＰＭＯＳ領域（１１０）の浅い第２
ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深
い第３ウェル（１２１）に印加される正電圧は、＋０．
５Ｖから＋５．０Ｖまでの範囲内であることを特徴とす
る請求項１記載の３重ウェルＣＭＯＳ構造を有するフラ
ッシュＥＥＰＲＯＭ。
Priority Applications (2)
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|---|---|---|---|
| DE4403520A DE4403520C2 (de) | 1994-02-04 | 1994-02-04 | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
| JP6050026A JP2928973B2 (ja) | 1994-02-04 | 1994-02-24 | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ |
Applications Claiming Priority (2)
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|---|---|---|---|
| DE4403520A DE4403520C2 (de) | 1994-02-04 | 1994-02-04 | Flash-EEPROM mit Dreifachwannen-CMOS-Struktur |
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| JP2928973B2 JP2928973B2 (ja) | 1999-08-03 |
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ID=25933573
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273705B1 (ko) * | 1997-12-22 | 2000-12-15 | 윤종용 | 불휘발성반도체메모리장치의웰구조및그에따른제조방법 |
| WO2001027993A1 (fr) * | 1999-10-15 | 2001-04-19 | Fujitsu Limited | Dispositif du type memoire a semiconducteur, et son utilisation |
| JP2002026158A (ja) * | 2000-06-29 | 2002-01-25 | Hynix Semiconductor Inc | フラッシュメモリセルの消去方法 |
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| KR100473159B1 (ko) * | 1997-06-23 | 2005-06-23 | 주식회사 하이닉스반도체 | 낸드플래쉬메모리셀의프로그램및소거방법 |
| KR100485356B1 (ko) * | 1997-06-26 | 2005-07-25 | 주식회사 하이닉스반도체 | 플래시메모리셀 |
| US7547940B2 (en) | 2006-01-17 | 2009-06-16 | Samsung Electronics Co., Ltd. | Non-volatile memory devices suitable for LCD driver applications |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200574A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体記憶装置 |
| JPH05183171A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 半導体記憶装置の情報消去方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| JPH03177065A (ja) * | 1989-12-06 | 1991-08-01 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| JP2799530B2 (ja) * | 1991-11-16 | 1998-09-17 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
-
1994
- 1994-02-04 DE DE4403520A patent/DE4403520C2/de not_active Expired - Fee Related
- 1994-02-24 JP JP6050026A patent/JP2928973B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200574A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体記憶装置 |
| JPH05183171A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 半導体記憶装置の情報消去方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473159B1 (ko) * | 1997-06-23 | 2005-06-23 | 주식회사 하이닉스반도체 | 낸드플래쉬메모리셀의프로그램및소거방법 |
| KR100485356B1 (ko) * | 1997-06-26 | 2005-07-25 | 주식회사 하이닉스반도체 | 플래시메모리셀 |
| KR100273705B1 (ko) * | 1997-12-22 | 2000-12-15 | 윤종용 | 불휘발성반도체메모리장치의웰구조및그에따른제조방법 |
| WO2001027993A1 (fr) * | 1999-10-15 | 2001-04-19 | Fujitsu Limited | Dispositif du type memoire a semiconducteur, et son utilisation |
| JP2001118940A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体記憶装置及びその使用方法 |
| US6574149B2 (en) | 1999-10-15 | 2003-06-03 | Fujitsu Limited | Semiconductor memory and its usage |
| JP4623782B2 (ja) * | 1999-10-15 | 2011-02-02 | スパンション エルエルシー | 半導体記憶装置及びその使用方法 |
| JP2002026158A (ja) * | 2000-06-29 | 2002-01-25 | Hynix Semiconductor Inc | フラッシュメモリセルの消去方法 |
| JP4694016B2 (ja) * | 2000-06-29 | 2011-06-01 | 株式会社ハイニックスセミコンダクター | フラッシュメモリセルの消去方法 |
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| US7547940B2 (en) | 2006-01-17 | 2009-06-16 | Samsung Electronics Co., Ltd. | Non-volatile memory devices suitable for LCD driver applications |
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