JPS60200574A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS60200574A JPS60200574A JP59056103A JP5610384A JPS60200574A JP S60200574 A JPS60200574 A JP S60200574A JP 59056103 A JP59056103 A JP 59056103A JP 5610384 A JP5610384 A JP 5610384A JP S60200574 A JPS60200574 A JP S60200574A
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- JP
- Japan
- Prior art keywords
- high voltage
- erasing
- gate
- writing
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装量技術さらには不揮発性半導
体記憶装置に適用して特に有効な技術に関するもので、
たとえば、ＥＥＦＲＯＭ（電気的に消去可能なプログラ
マプル不揮発性半導体記憶装置）Ｋ利用して有効な技術
に関するものである。
体記憶装置に適用して特に有効な技術に関するもので、
たとえば、ＥＥＦＲＯＭ（電気的に消去可能なプログラ
マプル不揮発性半導体記憶装置）Ｋ利用して有効な技術
に関するものである。
本発明者は、不揮発性半導体記憶装置技術、特に、Ｅ
Ｅ Ｆ ＲＯＭに関する技術について以下に述べるよう
な技術を開発した。
Ｅ Ｆ ＲＯＭに関する技術について以下に述べるよう
な技術を開発した。
すなわち、ＥＥＰＲＯＭの周辺回路をＣ’−ＭＯＳ化す
ることにより消費電力を低減化させるというものであっ
て、このためにｎ型半導体基板を用い、この基板にＣ−
ＭＯ３！！ｆｉｉｉ埋回路の周辺回路を形成するととも
に、そのｎ型半導体基板にｐ型ウェルを形成し、このｐ
型ウェルにＭＮＯＳ （金属−窒化膜一酸化膜一手導体
）素子を形成して記憶セルとする、というものである。
ることにより消費電力を低減化させるというものであっ
て、このためにｎ型半導体基板を用い、この基板にＣ−
ＭＯ３！！ｆｉｉｉ埋回路の周辺回路を形成するととも
に、そのｎ型半導体基板にｐ型ウェルを形成し、このｐ
型ウェルにＭＮＯＳ （金属−窒化膜一酸化膜一手導体
）素子を形成して記憶セルとする、というものである。
しかしかかる技術においては、記憶セルとしてりＭＮＯ
８素子のゲートに負の消去電圧を印加させるために、半
導体基板を正の高電位に持上げて該ゲートに相対的に負
の高電圧を印加するという、通常のＥＥＦＲＯＭでのや
り方では、その半導体基板が正の高電位に持上げられる
ことにより該基板に一緒に形成されたＣ−ＭＯ８論理回
路の動作しきい値が狂ったりして正常な動作を確保でき
なくなる、という問題点が生ずるということが本発明者
によって明らかとされた。
８素子のゲートに負の消去電圧を印加させるために、半
導体基板を正の高電位に持上げて該ゲートに相対的に負
の高電圧を印加するという、通常のＥＥＦＲＯＭでのや
り方では、その半導体基板が正の高電位に持上げられる
ことにより該基板に一緒に形成されたＣ−ＭＯ８論理回
路の動作しきい値が狂ったりして正常な動作を確保でき
なくなる、という問題点が生ずるということが本発明者
によって明らかとされた。
さらに、記憶セルに書込あるいは消去を行なうための高
電圧発生回路は、その電流供給能力がある程度大きいこ
とが必要であり、このためその高電圧発生回路を半導体
基板内に形成することが難しい、という問題点が生ずる
ということも本発明者によって明らかとされた。
電圧発生回路は、その電流供給能力がある程度大きいこ
とが必要であり、このためその高電圧発生回路を半導体
基板内に形成することが難しい、という問題点が生ずる
ということも本発明者によって明らかとされた。
この発明の目的は、例えばＥ Ｅ Ｆ ＲＯＭのどとき
不揮発性半導体記憶装置において、基板電位を一定に固
定したままでもって、その記憶セルに書込あるいは消去
のための高電圧を与えることができるようにし、これに
よりその周辺回路なＣ−ＭＯＳ化することができるよう
にするとともに、その書込あるいは消去を行なうための
高電圧発生回路の電流供給能力が小さくてもすむように
し、これによりその高電圧発生回路を半導体基板内に形
成しやすくすることができるようにした不揮発性半導体
記憶装置技術を提供するものである。
不揮発性半導体記憶装置において、基板電位を一定に固
定したままでもって、その記憶セルに書込あるいは消去
のための高電圧を与えることができるようにし、これに
よりその周辺回路なＣ−ＭＯＳ化することができるよう
にするとともに、その書込あるいは消去を行なうための
高電圧発生回路の電流供給能力が小さくてもすむように
し、これによりその高電圧発生回路を半導体基板内に形
成しやすくすることができるようにした不揮発性半導体
記憶装置技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、高電圧発生回路からの電圧を記憶セルのゲー
トと該記憶セルが形成されているウェルとの間に印加す
るとともに、その高電圧を容量な介して間接的に記憶セ
ルに印加するようになすこと圧より、例えばＥＥＦＲＯ
Ｍのごとき不揮発性半導体記憶装置において、基板電位
を一定に固定したままでもって、その記憶セルに書込あ
るいは消去のための高電圧を与えることができるように
し、これによりその周辺回路をＣ−ＭＯＳ化することが
できるようにするとともに、その書込あるいは消去を行
なうための高電圧発生回路の電流供給能力が小さくても
すむようにし、これによりその高電圧発生回路を半導体
基板内に形成しやすくすることができるようにする、と
いう目的を達成するものである。
トと該記憶セルが形成されているウェルとの間に印加す
るとともに、その高電圧を容量な介して間接的に記憶セ
ルに印加するようになすこと圧より、例えばＥＥＦＲＯ
Ｍのごとき不揮発性半導体記憶装置において、基板電位
を一定に固定したままでもって、その記憶セルに書込あ
るいは消去のための高電圧を与えることができるように
し、これによりその周辺回路をＣ−ＭＯＳ化することが
できるようにするとともに、その書込あるいは消去を行
なうための高電圧発生回路の電流供給能力が小さくても
すむようにし、これによりその高電圧発生回路を半導体
基板内に形成しやすくすることができるようにする、と
いう目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
先ず、この発明の実施例による不揮発性半導体記憶装置
は周辺回路にＣ−ＭＯ８論理回路を使用するＥＥＰＲＯ
Ｍであって、第１図（ａｌ （ｂｌに示すよ５に、ｎ型
半導体基板１０内のｐ型ウェル１２に形成されたＭＮＯ
Ｓ（金属−窒化膜一酸化膜一半導体）素子を記憶セルＱ
ｍとする。この記憶セルＱｍは、ｎ＋型ソース・ドレイ
ン領域】４を有する一種のｎチャンネル型ＭＯ８電界効
果トランジスタであって、そのグー）Ｇとチャンネル領
域との間の絶縁膜は窒化膜１８と酸化膜１６とによって
構成されている。
は周辺回路にＣ−ＭＯ８論理回路を使用するＥＥＰＲＯ
Ｍであって、第１図（ａｌ （ｂｌに示すよ５に、ｎ型
半導体基板１０内のｐ型ウェル１２に形成されたＭＮＯ
Ｓ（金属−窒化膜一酸化膜一半導体）素子を記憶セルＱ
ｍとする。この記憶セルＱｍは、ｎ＋型ソース・ドレイ
ン領域】４を有する一種のｎチャンネル型ＭＯ８電界効
果トランジスタであって、そのグー）Ｇとチャンネル領
域との間の絶縁膜は窒化膜１８と酸化膜１６とによって
構成されている。
そして、消去時には、第１図（ａｌに示すように、ウェ
ル１２を接地電位（あるいは電源電位子Ｖｃｃ）に接続
して、ゲートＧに負の高電圧−ＶｐＩ）を印加する。こ
れにより、グー）Ｇに充電されていた電荷が放電されて
消去が行なわれるようになっている。
ル１２を接地電位（あるいは電源電位子Ｖｃｃ）に接続
して、ゲートＧに負の高電圧−ＶｐＩ）を印加する。こ
れにより、グー）Ｇに充電されていた電荷が放電されて
消去が行なわれるようになっている。
また、書込時には、第１図（ｂｌ Ｋ示すように、グー
）Ｇを接地電位（あるいは電源電位＋Ｖｃｃ）に接続し
て、シェル１２に負の高電圧−ＶＩ）Ｉ）を印加する。
）Ｇを接地電位（あるいは電源電位＋Ｖｃｃ）に接続し
て、シェル１２に負の高電圧−ＶＩ）Ｉ）を印加する。
これにより、ゲートＧが充電されて書込が行なわれるよ
うになっている。
うになっている。
この場合、上記ｎ型牛導体基板１０は常に電源電位に固
定されている。このｎ型半導体基板１゜と上記ｐ型ウェ
ル１２との間は、その間のｐｎ接合により、■込のため
に上記ｐ型ウェル１２に負の高電圧−ｖｐｐが印加され
ても、電気的な分離状態が確保されるようになっている
。このｎ型半導体基板１０には、上記記憶セルＱｍと一
緒にＣ−、ＭＯ８論理回路による周辺回路（図示省略）
が形成される。この周辺回路は基板１ｏに与えられる電
源−１−Ｖｃｃによって動作する。
定されている。このｎ型半導体基板１゜と上記ｐ型ウェ
ル１２との間は、その間のｐｎ接合により、■込のため
に上記ｐ型ウェル１２に負の高電圧−ｖｐｐが印加され
ても、電気的な分離状態が確保されるようになっている
。このｎ型半導体基板１０には、上記記憶セルＱｍと一
緒にＣ−、ＭＯ８論理回路による周辺回路（図示省略）
が形成される。この周辺回路は基板１ｏに与えられる電
源−１−Ｖｃｃによって動作する。
次に、上記記憶セルＱｍは、第２図に示すように、その
ゲートＧが書込あるいは消去のだめの電圧を供給するゲ
ート線３ｏに接続され、またそのソース・ドレインがス
イッチ用ＭＯ８ｔ界効果トランジスタＱ３を介して書込
阻止線３４とデータ線３６に接続されている。そして、
上記スイッチ用ＭＯ８ｔ界効果トランジスタＱ３は、そ
のゲートがワード線３２に接続されている。これにより
、各線３０〜３６をそれぞれ選択駆動することにより、
特定の記憶セルＱｍを選択して消去・書込あるいは記憶
内容の読出が竹なえるようになっている。
ゲートＧが書込あるいは消去のだめの電圧を供給するゲ
ート線３ｏに接続され、またそのソース・ドレインがス
イッチ用ＭＯ８ｔ界効果トランジスタＱ３を介して書込
阻止線３４とデータ線３６に接続されている。そして、
上記スイッチ用ＭＯ８ｔ界効果トランジスタＱ３は、そ
のゲートがワード線３２に接続されている。これにより
、各線３０〜３６をそれぞれ選択駆動することにより、
特定の記憶セルＱｍを選択して消去・書込あるいは記憶
内容の読出が竹なえるようになっている。
ここで、第２図は特に上記記憶セルＱｍの消去を行なう
部分、すなわちその記憶セルＱｍのゲートＧに消去のた
めの電圧−ＶｐＩ）を与える高電圧発生回路２６と消去
回路２０を取出して示したものである。高電圧発生回路
２６は電源（＋５Ｖ）から負の高電圧を発生するもので
あって、前記半導体基板１０に一緒に形成される。消去
回路２０はＸデコーダ２２の各デコード出力ごとに設け
られるものであって、該Ｘデコーダ２２のデコード出力
を受けて動作するドライバ２４、消去時に相補的に導通
駆動される１対のＭＯ８電界効果トランジスタＱｌ、Ｑ
２．この１対のＭＯ８電界効果トランジスタＱｌ、Ｑ２
によって上記記憶セルＱｍのグー）Ｇと上記高電圧発生
回路２６に交互に接続される容量Ｃなどを有する。そし
て、上記高電圧発生回路２６からの出力電圧−ｖｐｐを
上記容量Ｃを介して間接的に上記ゲートＧに印加して消
去を行なうようになっている。
部分、すなわちその記憶セルＱｍのゲートＧに消去のた
めの電圧−ＶｐＩ）を与える高電圧発生回路２６と消去
回路２０を取出して示したものである。高電圧発生回路
２６は電源（＋５Ｖ）から負の高電圧を発生するもので
あって、前記半導体基板１０に一緒に形成される。消去
回路２０はＸデコーダ２２の各デコード出力ごとに設け
られるものであって、該Ｘデコーダ２２のデコード出力
を受けて動作するドライバ２４、消去時に相補的に導通
駆動される１対のＭＯ８電界効果トランジスタＱｌ、Ｑ
２．この１対のＭＯ８電界効果トランジスタＱｌ、Ｑ２
によって上記記憶セルＱｍのグー）Ｇと上記高電圧発生
回路２６に交互に接続される容量Ｃなどを有する。そし
て、上記高電圧発生回路２６からの出力電圧−ｖｐｐを
上記容量Ｃを介して間接的に上記ゲートＧに印加して消
去を行なうようになっている。
なお、上記高電圧発生回路２６は書込時にも使用される
ものである。
ものである。
第２図において、上記Ｘデコーダ２２のデコード出力が
“Ｌ”（低レベル）になると、上記１対１７）ＭＯ８電
界効果トランジスタＱｌ、Ｑ２がクロックφによってＯ
Ｎ（導通）と０ＦＦ（非導通）とを交互に繰返す。トラ
ンジスタＱ１がＯＮでＱ２がＯＦＦになる期間では、高
電圧発生回路２６が容量Ｃから切離される一方、記憶セ
ルＱｍのゲートＧが容量Ｃに接続される。これにより、
記憶セルＱｍのグー）Ｇに蓄えられていた電荷の一部が
容量Ｃに移る。１１はそのとき電荷の移動方向を示す。
“Ｌ”（低レベル）になると、上記１対１７）ＭＯ８電
界効果トランジスタＱｌ、Ｑ２がクロックφによってＯ
Ｎ（導通）と０ＦＦ（非導通）とを交互に繰返す。トラ
ンジスタＱ１がＯＮでＱ２がＯＦＦになる期間では、高
電圧発生回路２６が容量Ｃから切離される一方、記憶セ
ルＱｍのゲートＧが容量Ｃに接続される。これにより、
記憶セルＱｍのグー）Ｇに蓄えられていた電荷の一部が
容量Ｃに移る。１１はそのとき電荷の移動方向を示す。
また、トランジスタＱ１がＯＦＦでＱ２がＯＮになる期
間では、容量Ｃがグー）Ｇから切離される一方、その容
量Ｃが高電圧発生回路２６に接続される。これにより、
記憶セルＱｍのゲートＧから容量Ｃに移った電荷が高電
圧発生回路２６に吸収される。１２はそのときの電荷の
移動方向を示す。この２つの動作が繰返えされることに
より、グー）Ｇに充電されていた電荷が放電されて焔４
巳−／Ｉ−２千ｆｒ拭飴 ム 以上のようにして、高電圧発生回路２６から定常的に電
流を流すことなく、該記憶セルＱ ｍの消去を行なうこ
とができる。そしてこれにより、高電圧発生回路２６の
電流容量が小さくても消去を行なわせることができ、こ
れとともにその高電圧発生回路２６を半導体基板内に形
成することが簡単に行なえるようになる。また、半導体
基板の電位を電源電位＋Ｖｃｃあるいは接地電位に固定
したまま消去あるいは書込を行なえるので、周辺回路と
してＣ−ＩＪＯ８論理回路を一緒に形成することが可能
になる。
間では、容量Ｃがグー）Ｇから切離される一方、その容
量Ｃが高電圧発生回路２６に接続される。これにより、
記憶セルＱｍのゲートＧから容量Ｃに移った電荷が高電
圧発生回路２６に吸収される。１２はそのときの電荷の
移動方向を示す。この２つの動作が繰返えされることに
より、グー）Ｇに充電されていた電荷が放電されて焔４
巳−／Ｉ−２千ｆｒ拭飴 ム 以上のようにして、高電圧発生回路２６から定常的に電
流を流すことなく、該記憶セルＱ ｍの消去を行なうこ
とができる。そしてこれにより、高電圧発生回路２６の
電流容量が小さくても消去を行なわせることができ、こ
れとともにその高電圧発生回路２６を半導体基板内に形
成することが簡単に行なえるようになる。また、半導体
基板の電位を電源電位＋Ｖｃｃあるいは接地電位に固定
したまま消去あるいは書込を行なえるので、周辺回路と
してＣ−ＩＪＯ８論理回路を一緒に形成することが可能
になる。
（１１ｎ （ｐｉ型半導体基板内のｐ ｆｎｌ型ウェル
に形成されたＭＮＯＳ（金属−窒化膜一酸化膜一半導体
）素子を記憶セルとする電気的にプログラム可能な不揮
発性半導体記憶装置にあって、周辺回路がＣ−ＭＯＳ（
コンプリメンタリＭＯ８）論理回路で構成されるととも
に、上記ＭＮＯ８素子のゲートに書込あるいは消去のた
めの電圧を与える高電圧発生回路と、書込あるいは消去
時に相補的に導通駆動される１対のＭＯ８電界効果トラ
ンジスタと、この１対のＭＯ８ｔＯ８電界効果トランジ
スタて上記ＭＮＯ８素子のゲートと上記高電圧発生回路
に交互に接続される容量とを有し、さらに上記高電圧発
生回路からの出力電圧を上記ウェルと上記ゲートとの間
に印加するとともに、その片方を接地電位あるいは電源
電位に接続するように構成されたことにより、基板電位
を一定に固定したままでもって、その記憶セルに書込あ
るいは消去のための高電圧を与えることができ、これに
よりその周辺回路なＣ−ＭＯＳ化することができるよう
になる、という効果が得られる。
に形成されたＭＮＯＳ（金属−窒化膜一酸化膜一半導体
）素子を記憶セルとする電気的にプログラム可能な不揮
発性半導体記憶装置にあって、周辺回路がＣ−ＭＯＳ（
コンプリメンタリＭＯ８）論理回路で構成されるととも
に、上記ＭＮＯ８素子のゲートに書込あるいは消去のた
めの電圧を与える高電圧発生回路と、書込あるいは消去
時に相補的に導通駆動される１対のＭＯ８電界効果トラ
ンジスタと、この１対のＭＯ８ｔＯ８電界効果トランジ
スタて上記ＭＮＯ８素子のゲートと上記高電圧発生回路
に交互に接続される容量とを有し、さらに上記高電圧発
生回路からの出力電圧を上記ウェルと上記ゲートとの間
に印加するとともに、その片方を接地電位あるいは電源
電位に接続するように構成されたことにより、基板電位
を一定に固定したままでもって、その記憶セルに書込あ
るいは消去のための高電圧を与えることができ、これに
よりその周辺回路なＣ−ＭＯＳ化することができるよう
になる、という効果が得られる。
（２） また、その書込あるいは消去を行なうための高
電圧発生回路の電流供給能力が小さくてもすむようにな
り、これによりその高電圧発生回路を半導体基板内に形
成しやすくすることができる、という効果が得られる。
電圧発生回路の電流供給能力が小さくてもすむようにな
り、これによりその高電圧発生回路を半導体基板内に形
成しやすくすることができる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば上記半導体基
板としてｐ型牛導体基板を用いてもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば上記半導体基
板としてｐ型牛導体基板を用いてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＥＰＲＯＭの技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば、不揮発性ＲＡＭやＥＰＲＯＭの
技術などにも適用できる。
をその背景となった利用分野であるＥＥＰＲＯＭの技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば、不揮発性ＲＡＭやＥＰＲＯＭの
技術などにも適用できる。
第１図はこの発明による不揮発性半導体記憶装置に使用
されている記憶セルの構成を示す断面図、第２図はこの
発明による不揮発性半導体記憶装置の消去回路部分を取
出して示す図である。 １０・・・ｎ型半導体基板、１２・・・ｐ型ウェル、１
４・・・ｎ＋型ソース・ドレイン領域、１６・・・酸化
膜、１８・・・窒化膜、Ｇ・・・ゲート電極、２０・・
・消去回路、２２・・・Ｘデコーダ、２４・・・ドライ
バ、３０・・・ゲート線、３２・・・ワード線、３４・
・・書込阻止線、３６・・・データ線、−ＶｐＩ）・・
・負の高電圧、２６・・・高電圧発生回路、−１−Ｖｃ
ｃ・・・動作用電源、Ｑｍ・・・ＭＮＯ８素子（記憶セ
ル）、Ｑｌ、Ｑ２．Ｑ３・・・ＭＯ８電界効果トランジ
スタ、φ・・・クロック。 代理人 弁理士 高 橋 明 失 策 １ 図 （６Ｌ’ （ｂ） 第 ２ 図 第１頁の続き ＠発明者氏家 和聡 ＠発明者鍋谷 慎二 小平市上水木町１４７幡地 日立マイクロコンピュータ
コンジニアリング株式会社内
されている記憶セルの構成を示す断面図、第２図はこの
発明による不揮発性半導体記憶装置の消去回路部分を取
出して示す図である。 １０・・・ｎ型半導体基板、１２・・・ｐ型ウェル、１
４・・・ｎ＋型ソース・ドレイン領域、１６・・・酸化
膜、１８・・・窒化膜、Ｇ・・・ゲート電極、２０・・
・消去回路、２２・・・Ｘデコーダ、２４・・・ドライ
バ、３０・・・ゲート線、３２・・・ワード線、３４・
・・書込阻止線、３６・・・データ線、−ＶｐＩ）・・
・負の高電圧、２６・・・高電圧発生回路、−１−Ｖｃ
ｃ・・・動作用電源、Ｑｍ・・・ＭＮＯ８素子（記憶セ
ル）、Ｑｌ、Ｑ２．Ｑ３・・・ＭＯ８電界効果トランジ
スタ、φ・・・クロック。 代理人 弁理士 高 橋 明 失 策 １ 図 （６Ｌ’ （ｂ） 第 ２ 図 第１頁の続き ＠発明者氏家 和聡 ＠発明者鍋谷 慎二 小平市上水木町１４７幡地 日立マイクロコンピュータ
コンジニアリング株式会社内
Claims (1)
- 【特許請求の範囲】 １、ｎ（ｐ）型半導体基板内のｐ（ｎｌ型ウェルに形成
されたＭＮＯＳ（金属−窒化膜一酸化膜一半導体）素子
を記憶セルとする電気的にプログラム可能な不揮発性半
導体記憶装置であって、周辺回路がＣ−ＭＯＳ（コンプ
リメンタリＭＯ８）論理回路で構成されるとともに、上
記ＭＮＯ８累子のゲートに書込あるいは消去のための電
圧を与える高電圧発生回路と、書込あるいは消去時に相
補的に導通駆動される１対のＭＯ８ｔＯ８電界効果トラ
ンジスタの１対のＭＯ８電界効果トランジスタによって
上記ＭＮＯ８素子のゲートと上記高電圧発生回路に交互
に接続される容量とを有し、さらに上記高電圧発生回路
からの出力電圧を上記ウェルと上記ゲートとの間に印加
するとともに、その片方を接地電位あるいは電源電位に
接続するように構成されていることを特徴とする不揮発
性半導体記憶装置♀ ２、上記半導体基板が電源電位に固定されていることを
特徴とする特許請求の範囲第１項記載の不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056103A JPS60200574A (ja) | 1984-03-26 | 1984-03-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056103A JPS60200574A (ja) | 1984-03-26 | 1984-03-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200574A true JPS60200574A (ja) | 1985-10-11 |
| JPH0418709B2 JPH0418709B2 (ja) | 1992-03-27 |
Family
ID=13017762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056103A Granted JPS60200574A (ja) | 1984-03-26 | 1984-03-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200574A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299996A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | Ｅｅｐｒｏｍ装置 |
| JPS6299997A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS62107499A (ja) * | 1985-11-01 | 1987-05-18 | Hitachi Ltd | Ｅｅｐｒｏｍ装置 |
| JPH07245352A (ja) * | 1994-02-04 | 1995-09-19 | Lg Semicon Co Ltd | ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ |
| WO1996026522A1 (en) * | 1995-02-24 | 1996-08-29 | Advanced Micro Devices, Inc. | Flash programming of flash eeprom array |
-
1984
- 1984-03-26 JP JP59056103A patent/JPS60200574A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299996A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | Ｅｅｐｒｏｍ装置 |
| JPS6299997A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JP2515703B2 (ja) * | 1985-10-25 | 1996-07-10 | 株式会社日立製作所 | Ｅｅｐｒｏｍ装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418709B2 (ja) | 1992-03-27 |
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