JP2723946B2 - Ｅｅｐｒｏｍのワードラインを荷電する回路 - Google Patents
Ｅｅｐｒｏｍのワードラインを荷電する回路Info
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- JP2723946B2 JP2723946B2 JP1174989A JP1174989A JP2723946B2 JP 2723946 B2 JP2723946 B2 JP 2723946B2 JP 1174989 A JP1174989 A JP 1174989A JP 1174989 A JP1174989 A JP 1174989A JP 2723946 B2 JP2723946 B2 JP 2723946B2
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、プログラム式のメモリに係り、よ
り詳細には、低い電圧レベルで動作することのできるプ
ログラミング回路に係る。
り詳細には、低い電圧レベルで動作することのできるプ
ログラミング回路に係る。
従来の技術 PROMやEEPROMのような電気メモリをプログラミングす
る場合には、20ボルト程度のプログラミング電圧が必要
である。PROM装置の場合には、外部電源が使用される。
然し乍ら、EEPROMのプログラミングは、典型的に５ボル
トのチップ作動電圧を使用し、チップ内の高電圧発生回
路が所要のプログラミング電圧を発生するようにして行
なわれる。プログラミング作動モードにおいては、電荷
ポンプを用いることにより、選択されたワードラインが
順次にプログラミング電圧レベルに上昇される。これに
ついては、ブラームハット氏の「低電力デコーダ回路
（low Power Decoder Circuit）」と題する米国特許第
4,442,481号、及びガプタ氏の「半導体メモリアレイに
おいてワードラインにプログラミング電圧を供給する電
荷ポンプ（Charge Pump for Providing Programming Vo
ltage to the Word Lines in a Semiconductor Memory
Array）」と題する米国特許第4,511,811号を参照された
い。
る場合には、20ボルト程度のプログラミング電圧が必要
である。PROM装置の場合には、外部電源が使用される。
然し乍ら、EEPROMのプログラミングは、典型的に５ボル
トのチップ作動電圧を使用し、チップ内の高電圧発生回
路が所要のプログラミング電圧を発生するようにして行
なわれる。プログラミング作動モードにおいては、電荷
ポンプを用いることにより、選択されたワードラインが
順次にプログラミング電圧レベルに上昇される。これに
ついては、ブラームハット氏の「低電力デコーダ回路
（low Power Decoder Circuit）」と題する米国特許第
4,442,481号、及びガプタ氏の「半導体メモリアレイに
おいてワードラインにプログラミング電圧を供給する電
荷ポンプ（Charge Pump for Providing Programming Vo
ltage to the Word Lines in a Semiconductor Memory
Array）」と題する米国特許第4,511,811号を参照された
い。
EEPROM装置をバッテリソースから動作することが所望
されるようになってきた。然し乍ら、バッテリソースか
ら得られるのは、５ボルトのVccではなくて約2.2ボルト
のVccに過ぎない。低いVccを用いた場合、回路の動作は
禁止されないが、EEPROM装置のプログラミング（電荷ポ
ンピング）は影響を受ける。前記ブラームハット氏及び
ガプタ氏の特許に開示された装置の場合、エンハンスメ
ントモードのトランジスタが使用され、このようなトラ
ンジスタはスレッシュホールド電圧が約1.5ボルトであ
る。２つのこのようなトランジスタがVpp回路に直列に
効果的に接続され、従って、動作には少なくとも３ボル
トを必要とし、これは、バッテリ電源を用いて得られる
2.2ボルトよりもかなり上である。
されるようになってきた。然し乍ら、バッテリソースか
ら得られるのは、５ボルトのVccではなくて約2.2ボルト
のVccに過ぎない。低いVccを用いた場合、回路の動作は
禁止されないが、EEPROM装置のプログラミング（電荷ポ
ンピング）は影響を受ける。前記ブラームハット氏及び
ガプタ氏の特許に開示された装置の場合、エンハンスメ
ントモードのトランジスタが使用され、このようなトラ
ンジスタはスレッシュホールド電圧が約1.5ボルトであ
る。２つのこのようなトランジスタがVpp回路に直列に
効果的に接続され、従って、動作には少なくとも３ボル
トを必要とし、これは、バッテリ電源を用いて得られる
2.2ボルトよりもかなり上である。
発明の構成 そこで、本発明の目的は、2.2ボルト程度の低いVccを
供給するバッテリソースから作動することのできるEEPR
OM装置を提供することである。
供給するバッテリソースから作動することのできるEEPR
OM装置を提供することである。
本発明の特徴は、EEPROMの電荷ポンプ回路にネーティ
ブモードのトランジスタを使用したことにある。
ブモードのトランジスタを使用したことにある。
本発明の別の特徴は、電荷ポンプ回路のネーティブモ
ードのトランジスタと共に使用するバイアス手段であっ
て、そのネーティブモードのトランジスタが空乏モード
で作動するのを防止するようなバイアス手段にある。
ードのトランジスタと共に使用するバイアス手段であっ
て、そのネーティブモードのトランジスタが空乏モード
で作動するのを防止するようなバイアス手段にある。
簡単に述べると、アドレス回路によってプログラミン
グのために作動されるワードラインは、第１及び第２の
直列接続されたネーティブモードのトランジスタ（即
ち、約０ボルトのスレッシュホールド）を通して、プロ
グラミング電圧Vppに接続される。第１トランジスタの
端子はワードラインに接続され、第２トランジスタの端
子はプログラミング電圧に接続され、そして第１及び第
２トランジスタの共通の端子は、これら第１及び第２ト
ランジスタが空乏モードで作動するのを防止するように
バイアスされる。第１及び第２トランジスタのゲート
は、電荷ポンプキャパシタの一方の端子（電荷ポンプノ
ード）に接続され、該電荷ポンプキャパシタの他方の端
子はクロック電圧に接続される。作動されたワードライ
ンは、このワードラインがほゞ電荷ポンプキャパシタの
一方の端子の電圧になるまで第１及び第２のトランジス
タを通して増分的に荷電される。
グのために作動されるワードラインは、第１及び第２の
直列接続されたネーティブモードのトランジスタ（即
ち、約０ボルトのスレッシュホールド）を通して、プロ
グラミング電圧Vppに接続される。第１トランジスタの
端子はワードラインに接続され、第２トランジスタの端
子はプログラミング電圧に接続され、そして第１及び第
２トランジスタの共通の端子は、これら第１及び第２ト
ランジスタが空乏モードで作動するのを防止するように
バイアスされる。第１及び第２トランジスタのゲート
は、電荷ポンプキャパシタの一方の端子（電荷ポンプノ
ード）に接続され、該電荷ポンプキャパシタの他方の端
子はクロック電圧に接続される。作動されたワードライ
ンは、このワードラインがほゞ電荷ポンプキャパシタの
一方の端子の電圧になるまで第１及び第２のトランジス
タを通して増分的に荷電される。
電荷ポンプキャパシタの電荷ポンプノード、即ち一方
の端子は、第３及び第４の直列接続されたネーティブモ
ードのトランジスタを通してプログラミング電圧に接続
される。第３トランジスタの端子は電荷ポンプキャパシ
タに接続され、第４トランジスタの端子はプログラミン
グ電圧に接続され、そして第３及び第４トランジスタの
共通の端子は、これら第３及び第４トランジスタが空乏
モードで作動するのを防止するようにバイアスされる。
第３及び第４トランジスタのゲートは、ワードラインに
接続されていて、電荷ポンプキャパシタの一方の端子が
ほゞワードラインの電圧まで周期的に荷電されるように
なっている。その後、クロックが高レベルになったとき
に、キャパシタの一方の端子の電荷が、2.2ボルト程度
の電圧だけワードライン電圧よりも上昇即ちポンプされ
る。この上昇された電圧は第１及び第２トランジスタの
ゲートに接続され、これにより、トランジスタを導通さ
せ、そしてワードラインを電荷ポンプキャパシタの一方
の端子の電圧にほゞ等しい値まで増分的に荷電させる。
の端子は、第３及び第４の直列接続されたネーティブモ
ードのトランジスタを通してプログラミング電圧に接続
される。第３トランジスタの端子は電荷ポンプキャパシ
タに接続され、第４トランジスタの端子はプログラミン
グ電圧に接続され、そして第３及び第４トランジスタの
共通の端子は、これら第３及び第４トランジスタが空乏
モードで作動するのを防止するようにバイアスされる。
第３及び第４トランジスタのゲートは、ワードラインに
接続されていて、電荷ポンプキャパシタの一方の端子が
ほゞワードラインの電圧まで周期的に荷電されるように
なっている。その後、クロックが高レベルになったとき
に、キャパシタの一方の端子の電荷が、2.2ボルト程度
の電圧だけワードライン電圧よりも上昇即ちポンプされ
る。この上昇された電圧は第１及び第２トランジスタの
ゲートに接続され、これにより、トランジスタを導通さ
せ、そしてワードラインを電荷ポンプキャパシタの一方
の端子の電圧にほゞ等しい値まで増分的に荷電させる。
１つの実施例において、上記バイアス手段は、ネーテ
ィブ即ちエンハンスメントモードのトランジスタ装置ダ
イオードを含んでおり、これらダイオードは、第１及び
第２トランジスタと第３及び第４トランジスタの共通の
端子にVccを接続し、ワードラインがプログラムされな
いときにこれらトランジスタが空乏モードで作動するの
を防止し、ひいては、アースされた非選択のワードライ
ンにVppが短絡するのを防止する。
ィブ即ちエンハンスメントモードのトランジスタ装置ダ
イオードを含んでおり、これらダイオードは、第１及び
第２トランジスタと第３及び第４トランジスタの共通の
端子にVccを接続し、ワードラインがプログラムされな
いときにこれらトランジスタが空乏モードで作動するの
を防止し、ひいては、アースされた非選択のワードライ
ンにVppが短絡するのを防止する。
本発明、その目的及び特徴は、添付図面を参照した以
下の詳細な説明から容易に明らかとなろう。
下の詳細な説明から容易に明らかとなろう。
実施例 第１図は、本発明によるプログラミング回路の１つの
実施例を示す電気回路図である。ワードライン10は、12
で一般的に示すデコード回路によってプログラミングす
るために選択される。デコード回路は、前記のブラーム
ハット及びガプタ氏の特許に開示されたような従来のも
のであり、選択されなかったワードラインはアースさ
れ、そして選択されたワードラインは、プログラミング
電圧Vppまで荷電できるようにされる。ワードラインの
キャパシタンスCWLは、破線で示されている。プログラ
ミング電圧はEEPROM内の通常の回路によって発生され、
該回路の供給電圧Vccから導出される。この回路のキャ
パシタＣにまたがってプログラミングロックが加えられ
る。キャパシタＣは、エンハンスメントモードのトラン
ジスタ即ちネーティブなトランジスタである。
実施例を示す電気回路図である。ワードライン10は、12
で一般的に示すデコード回路によってプログラミングす
るために選択される。デコード回路は、前記のブラーム
ハット及びガプタ氏の特許に開示されたような従来のも
のであり、選択されなかったワードラインはアースさ
れ、そして選択されたワードラインは、プログラミング
電圧Vppまで荷電できるようにされる。ワードラインの
キャパシタンスCWLは、破線で示されている。プログラ
ミング電圧はEEPROM内の通常の回路によって発生され、
該回路の供給電圧Vccから導出される。この回路のキャ
パシタＣにまたがってプログラミングロックが加えられ
る。キャパシタＣは、エンハンスメントモードのトラン
ジスタ即ちネーティブなトランジスタである。
ネーティブなトランジスタT1及びT2は、ワードライン
10とプログラミング電圧Vppとの間に直列に接続されそ
してトランジスタT3及びT4はキャパシタＣの一方の端子
とプログラミング電圧Vppとの間に直列に接続される。
トランジスタT1及びT2のゲートはキャパシタＣの電荷ポ
ンプ端子に接続され、そしてトランジスタT3及びT4のゲ
ートはワードライン10に接続されている。エンハンスメ
ントモードのトランジスタT5はキャパシタＣの電荷ポン
プ端子とワードライン10との間に接続され、ワードライ
ンがプログラミング電圧Vppまで荷電されなかったとき
に蓄積電荷を放出し尽くす。
10とプログラミング電圧Vppとの間に直列に接続されそ
してトランジスタT3及びT4はキャパシタＣの一方の端子
とプログラミング電圧Vppとの間に直列に接続される。
トランジスタT1及びT2のゲートはキャパシタＣの電荷ポ
ンプ端子に接続され、そしてトランジスタT3及びT4のゲ
ートはワードライン10に接続されている。エンハンスメ
ントモードのトランジスタT5はキャパシタＣの電荷ポン
プ端子とワードライン10との間に接続され、ワードライ
ンがプログラミング電圧Vppまで荷電されなかったとき
に蓄積電荷を放出し尽くす。
ネーティブトランジスタT1ないしT4には小さな電圧降
下があるので（温度によって0.2ないし0.7ボルト程
度）、これらトランジスタはVccが＋２ボルト程度であ
るときでも荷電回路において動作することができる。と
いうのは、直列接続された一対のトランジスタ間に生じ
る電圧降下は0.4ないし1.4ボルトだからである。
下があるので（温度によって0.2ないし0.7ボルト程
度）、これらトランジスタはVccが＋２ボルト程度であ
るときでも荷電回路において動作することができる。と
いうのは、直列接続された一対のトランジスタ間に生じ
る電圧降下は0.4ないし1.4ボルトだからである。
ネーティブトランジスタを電荷ポンプ回路に使用する
場合の潜在的な問題は、トランジスタが空乏モードで作
動することがあり、従って、選択されなかったワードラ
インとVppとの間に短絡が生じることである。本発明の
１つの特徴によれば、ネーティブトランジスタのこのよ
うな空乏モードの動作を防止するために電圧バイアス手
段が設けられている。これは、Vccをネーティブトラン
ジスタダイオードを通してトランジスタT1及びT2の共通
の端子と、トランジスタT3及びT4の共通の端子とに接続
することによって達成される。従って、ワードライン10
がアースされたときには、トランジスタT2及びT4がオン
になることができず、これにより、Vppがワードライン
に短絡されることもないしキャパシタＣの一方の端子に
印加されることもない。トランジスタT6及びT7は、ネー
ティブ装置というよりもむしろエンハンスメントモード
装置であり、これは、ネーティブトランジスタがトラン
ジスタソースのVccで空乏モードになるという問題を解
消するものである。
場合の潜在的な問題は、トランジスタが空乏モードで作
動することがあり、従って、選択されなかったワードラ
インとVppとの間に短絡が生じることである。本発明の
１つの特徴によれば、ネーティブトランジスタのこのよ
うな空乏モードの動作を防止するために電圧バイアス手
段が設けられている。これは、Vccをネーティブトラン
ジスタダイオードを通してトランジスタT1及びT2の共通
の端子と、トランジスタT3及びT4の共通の端子とに接続
することによって達成される。従って、ワードライン10
がアースされたときには、トランジスタT2及びT4がオン
になることができず、これにより、Vppがワードライン
に短絡されることもないしキャパシタＣの一方の端子に
印加されることもない。トランジスタT6及びT7は、ネー
ティブ装置というよりもむしろエンハンスメントモード
装置であり、これは、ネーティブトランジスタがトラン
ジスタソースのVccで空乏モードになるという問題を解
消するものである。
プログラミングモード中には、ワードライン10がVpp
のプログラミング電荷を発生することができる。キャパ
シタＣはトランジスタT1及びT2のゲートをバイアスし、
これにより、ワードライン10は該ライン上に全プログラ
ミング電荷が発生するまでVppからの電荷を増分的に受
けられるようにされる。クロックが高レベルであるとき
には、電圧VccがキャパシタＣ間に印加され、ノード14
の電圧をほゞ増分Vccだけワードライン10上の電圧より
高くポンプアップする。これにより、トランジスタT1及
びT2がオンにされ、ワードライン10に電荷を供給する。
やがて、これらトランジスタのゲート／ソース電圧Vgs
がこれらトランジスタのスレッシュホールドに等しいか
又はそれより小さくなり、トランジスタがオフに切り換
えられる。その後、クロックがオフになった状態で、ワ
ードライン10の電圧がトランジスタT3及びT4のゲートに
印加され、これらトランジスタを導通させる。Vppから
の電荷がノード14に加えられ、ノード14をほゞワードラ
イン10の電圧まで上昇させる。その後、高レベルになっ
たときに、ノード14上の電圧が再び増分Vccだけポンプ
アップされ、従って、再びトランジスタT1及びT2を導通
させ、ワードライン10上の電圧をほゞ増分Vccだけ増加
させる。ワードライン及びノード14のこの増分的な荷電
は、ワードライン10上に全プログラミング電圧Vppが発
生されるまで続く。このとき、ワードライン及びビット
ラインによって選択されたEEPROMセルをプログラミング
することができる。
のプログラミング電荷を発生することができる。キャパ
シタＣはトランジスタT1及びT2のゲートをバイアスし、
これにより、ワードライン10は該ライン上に全プログラ
ミング電荷が発生するまでVppからの電荷を増分的に受
けられるようにされる。クロックが高レベルであるとき
には、電圧VccがキャパシタＣ間に印加され、ノード14
の電圧をほゞ増分Vccだけワードライン10上の電圧より
高くポンプアップする。これにより、トランジスタT1及
びT2がオンにされ、ワードライン10に電荷を供給する。
やがて、これらトランジスタのゲート／ソース電圧Vgs
がこれらトランジスタのスレッシュホールドに等しいか
又はそれより小さくなり、トランジスタがオフに切り換
えられる。その後、クロックがオフになった状態で、ワ
ードライン10の電圧がトランジスタT3及びT4のゲートに
印加され、これらトランジスタを導通させる。Vppから
の電荷がノード14に加えられ、ノード14をほゞワードラ
イン10の電圧まで上昇させる。その後、高レベルになっ
たときに、ノード14上の電圧が再び増分Vccだけポンプ
アップされ、従って、再びトランジスタT1及びT2を導通
させ、ワードライン10上の電圧をほゞ増分Vccだけ増加
させる。ワードライン及びノード14のこの増分的な荷電
は、ワードライン10上に全プログラミング電圧Vppが発
生されるまで続く。このとき、ワードライン及びビット
ラインによって選択されたEEPROMセルをプログラミング
することができる。
第２図は、トランジスタの良好な作動余裕を与える別
の実施例の回路図である。この回路は、第１図の回路と
同様であり、そして同様の素子は、同じ参照番号で示さ
れている。この実施例においては、バイアストランジス
タT6及びT7のゲート電圧がワードラインからインバータ
20を経て供給される。従って、ワードラインがアースさ
れたときには、トランジスタT6及びT7が導通され、トラ
ンジスタT2及びT4の空乏モード動作を防止するためのバ
イアス電圧を発生する。然し乍ら、選択されたワードラ
イン10の場合には、インバータ20の出力がOVOHであり、
トランジスタT6及びT7に対する負のソース／ゲートバイ
アスを与え、これにより、トランジスタを非導通にさせ
る。
の実施例の回路図である。この回路は、第１図の回路と
同様であり、そして同様の素子は、同じ参照番号で示さ
れている。この実施例においては、バイアストランジス
タT6及びT7のゲート電圧がワードラインからインバータ
20を経て供給される。従って、ワードラインがアースさ
れたときには、トランジスタT6及びT7が導通され、トラ
ンジスタT2及びT4の空乏モード動作を防止するためのバ
イアス電圧を発生する。然し乍ら、選択されたワードラ
イン10の場合には、インバータ20の出力がOVOHであり、
トランジスタT6及びT7に対する負のソース／ゲートバイ
アスを与え、これにより、トランジスタを非導通にさせ
る。
この解決策の利点は、ネイティブ装置T2が空乏モード
で作動するときにはトランジスタT6もそのようになり、
そしてワードラインがプログラミングに選択されないと
きにはトランジスタT1及びT2の共通のノードに全Vcc電
圧が印加されてトランジスタT2を非導通にすることであ
る。ワードラインがプログラミングに選択されたときに
は、インバータ20を経て印加されるバイアス電圧がゼロ
ボルトに達し、トランジスタT5を非導通にする助けをす
る。然し乍ら、トランジスタT2がエンハンスメントモー
ドで作動するときには、トランジスタT1及びT2の共通の
ノードにより低い電圧しか必要とされず、それ故、たと
えばネーティブトランジスタT5がある程度の電圧を失う
場合でも、偶発的な導通が生じることはない。
で作動するときにはトランジスタT6もそのようになり、
そしてワードラインがプログラミングに選択されないと
きにはトランジスタT1及びT2の共通のノードに全Vcc電
圧が印加されてトランジスタT2を非導通にすることであ
る。ワードラインがプログラミングに選択されたときに
は、インバータ20を経て印加されるバイアス電圧がゼロ
ボルトに達し、トランジスタT5を非導通にする助けをす
る。然し乍ら、トランジスタT2がエンハンスメントモー
ドで作動するときには、トランジスタT1及びT2の共通の
ノードにより低い電圧しか必要とされず、それ故、たと
えばネーティブトランジスタT5がある程度の電圧を失う
場合でも、偶発的な導通が生じることはない。
第３図は、第２図の変形を示す本発明の別の実施例の
回路図である。この場合も、同様の素子が同じ参照番号
で示されている。この実施例では、ドレイントランジス
タT5がネイティブなトランジスタであり、そのゲート
は、第２図のトランジスタT5及びT6の場合と同様にワー
ドライン10からインバータ20を経てバイアス電圧を受け
取るように接続される。
回路図である。この場合も、同様の素子が同じ参照番号
で示されている。この実施例では、ドレイントランジス
タT5がネイティブなトランジスタであり、そのゲート
は、第２図のトランジスタT5及びT6の場合と同様にワー
ドライン10からインバータ20を経てバイアス電圧を受け
取るように接続される。
本発明の更に別の実施例（図示せず）においては、ト
ランジスタT1及びT2の共通のノードをトランジスタT3及
びT4の共通のノードと接続することによりトランジスタ
T6又はトランジスタT7のいずれかを除去することができ
る。然し乍ら、トランジスタT3が空乏モードで作動する
場合には潜在的な問題が発生する。というのは、14の接
続電圧がトランジスタT3及びT4の共通のノードに達し、
ひいては、トランジスタT1及びT2の共通のノードに達す
るからである。これにより、トランジスタT2がオフにな
り、このスイッチ作用によって動作が停止する。
ランジスタT1及びT2の共通のノードをトランジスタT3及
びT4の共通のノードと接続することによりトランジスタ
T6又はトランジスタT7のいずれかを除去することができ
る。然し乍ら、トランジスタT3が空乏モードで作動する
場合には潜在的な問題が発生する。というのは、14の接
続電圧がトランジスタT3及びT4の共通のノードに達し、
ひいては、トランジスタT1及びT2の共通のノードに達す
るからである。これにより、トランジスタT2がオフにな
り、このスイッチ作用によって動作が停止する。
以上、EEPROM装置を低い作動電圧Vccでプログラミン
グするのに用いる改良されたプログラミングスイッチに
ついて説明した。特定の実施例について本発明を説明し
たが、これは本発明を解説するものに過ぎず、本発明を
これに限定するものではない。特許請求の範囲に規定し
た本発明の精神及び範囲から逸脱せずに種々の変更や修
正がなされ得ることが当業者に明らかであろう。
グするのに用いる改良されたプログラミングスイッチに
ついて説明した。特定の実施例について本発明を説明し
たが、これは本発明を解説するものに過ぎず、本発明を
これに限定するものではない。特許請求の範囲に規定し
た本発明の精神及び範囲から逸脱せずに種々の変更や修
正がなされ得ることが当業者に明らかであろう。
第１図は、本発明の一実施例により構成されたEEPROM装
置及びプログラミングスイッチの電気回路図、 第２図は、本発明の別の実施例により構成されたEEPROM
装置及びプログラミングスイッチの電気回路図、そして 第３図は、本発明の更に別の実施例により構成されたEE
PROM装置及びプログラミングスイッチの電気回路図であ
る。 10……ワードライン 12……デコード回路 T1〜T7……トランジスタ
置及びプログラミングスイッチの電気回路図、 第２図は、本発明の別の実施例により構成されたEEPROM
装置及びプログラミングスイッチの電気回路図、そして 第３図は、本発明の更に別の実施例により構成されたEE
PROM装置及びプログラミングスイッチの電気回路図であ
る。 10……ワードライン 12……デコード回路 T1〜T7……トランジスタ
Claims (6)
- 【請求項１】EEPROM装置のワードラインを荷電する回路
において、 ワードラインと、 上記ワードラインに作動的に接続されたデコード手段で
あって、上記ワードラインがプログラミングに選択され
ないときには上記ワードライン上の電荷の蓄積を防止し
そして上記ワードラインがプログラミングに選択された
ときには上記ワードライン上の電荷の蓄積を許容するた
めのデコーダ手段と、 プログラミング電圧（Vpp）のソースと、 クロック電圧電圧のソースと、 第１及び第２の端子を有していて、上記第１の端子が上
記クロック電圧ソースに接続されそして上記第２の端子
が電荷ポンプノードを画成するような容量性手段と、 上記プログラミング電圧のソースと上記ワードラインと
の間に直列に接続された第１及び第２のネイティブな電
界効果トランジスタであって、これら第１及び第２のト
ランジスタは共通の端子を有していると共に、各トラン
ジスタがゲート電極を有しているような電界効果トラン
ジスタと、 上記電荷ポンプノードを上記第１及び第２のトランジス
タの上記ゲート電極に接続する手段と、 上記プログラミング電圧のソースと上記電荷ポンプノー
ドとの間に直列に接続された第３及び第４のネイティブ
な電界効果トランジスタであって、これら第３及び第４
のトランジスタは共通の端子を有していると共にその各
々がゲート電極を有しているような電界効果トランジス
タと、 上記ワードラインを上記第３及び第４トランジスタのゲ
ート電極に接続する手段と、 上記第１及び第２トランジスタの共通の端子と、上記第
３及び第４トランジスタの共通の端子とに接続されて、
上記ワードラインが選択されなかったときに上記トラン
ジスタの導通を防止するためのバイアス手段とを具備す
ることを特徴とする回路。 - 【請求項２】上記バイアス手段は、電圧（Vcc）と上記
第１及び第２のトランジスタの共通の端子との間に接続
された第５のネイティブトランジスタダイオードと、電
圧（Vcc）と上記第３及び第４のトランジスタの共通の
端子との間に接続された第６のネイティブトランジスタ
ダイオードとを備えている請求項１に記載の回路。 - 【請求項３】上記ワードラインが選択されないときに上
記電荷ポンプノードの電荷を消散するために上記ワード
ラインと上記電荷ポンプノードとの間に接続されたトラ
ンジスタ手段を更に備えた請求項１に記載の回路。 - 【請求項４】電荷ポンプノードを使用してプログラム電
圧ソースからワードラインに増分的にプログラミング電
圧を発生するEEPROM装置のための電荷ポンプ回路におい
て、可変回路電圧Vccで動作できるスイッチが、 上記プログラミング電圧のソースと上記ワードラインと
の間に直列に接続された第１及び第２のネイティブな電
界効果トランジスタであって、これら第１及び第２のト
ランジスタは共通の端子を有していると共に、各トラン
ジスタがゲート電極を有しているような電界効果トラン
ジスタと、 上記電荷ポンプノードを上記第１及び第２のトランジス
タの上記ゲート電極に接続する手段と、 上記プログラミング電圧のソースと上記電荷ポンプノー
ドとの間に直列に接続された第３及び第４のネイティブ
な電界効果トランジスタであって、これら第３及び第４
のトランジスタは共通の端子を有していると共にその各
々がゲート電極を有しているような電界効果トランジス
タと、 上記ワードラインを上記第３及び第４トランジスタのゲ
ート端子に接続する手段と、 上記第１及び第２トランジスタの共通の端子と、上記第
３及び第４トランジスタの共通の端子とに接続されて、
上記ワードラインが選択されなかったときに上記トラン
ジスタの導通を防止するためのバイアス手段とを具備す
ることを特徴とするスイッチ。 - 【請求項５】上記バイアス手段は、電圧（Vcc）と上記
第１及び第２のトランジスタの共通の端子との間に接続
された第５のネイティブトランジスタダイオードと、電
圧（Vcc）と上記第３及び第４のトランジスタの共通の
端子との間に接続された第６のネイティブトランジスタ
ダイオードとを備えている請求項４に記載のスイッチ。 - 【請求項６】上記バイアス手段は、電圧（Vcc）と上記
第１及び第２トランジスタの共通の端子との間に接続さ
れたエンハンスメントモードのトランジスタダイオード
と、電圧（Vcc）と上記第３及び第４トランジスタの共
通の端子との間に接続された第７のエンハンスメントモ
ードトランジスタダイオードとを備えている請求項４に
記載のスイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/146,048 US4831589A (en) | 1988-01-20 | 1988-01-20 | EEPROM programming switch operable at low VCC |
| US146048 | 1988-01-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027292A JPH027292A (ja) | 1990-01-11 |
| JP2723946B2 true JP2723946B2 (ja) | 1998-03-09 |
Family
ID=22515651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174989A Expired - Lifetime JP2723946B2 (ja) | 1988-01-20 | 1989-01-20 | Ｅｅｐｒｏｍのワードラインを荷電する回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4831589A (ja) |
| JP (1) | JP2723946B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196739A (en) * | 1991-04-03 | 1993-03-23 | National Semiconductor Corporation | High voltage charge pump |
| US5666309A (en) * | 1995-11-17 | 1997-09-09 | Advanced Micro Devices, Inc. | Memory cell for a programmable logic device (PLD) avoiding pumping programming voltage above an NMOS threshold |
| US5682348A (en) * | 1996-04-09 | 1997-10-28 | Myson Technology, Inc. | Programming switch for non-volatile memory |
| US6069825A (en) * | 1998-09-16 | 2000-05-30 | Turbo Ic, Inc. | Charge pump for word lines in programmable semiconductor memory array |
| JP4421009B2 (ja) * | 1999-06-02 | 2010-02-24 | 株式会社東芝 | 強誘電体メモリ |
| US7710767B2 (en) * | 2005-01-25 | 2010-05-04 | Samsung Electronics Co., Ltd. | Memory cell array biasing method and a semiconductor memory device |
| US7626865B2 (en) * | 2006-06-13 | 2009-12-01 | Micron Technology, Inc. | Charge pump operation in a non-volatile memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4751678A (en) * | 1985-11-12 | 1988-06-14 | Motorola, Inc. | Erase circuit for CMOS EEPROM |
-
1988
- 1988-01-20 US US07/146,048 patent/US4831589A/en not_active Expired - Lifetime
-
1989
- 1989-01-20 JP JP1174989A patent/JP2723946B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027292A (ja) | 1990-01-11 |
| US4831589A (en) | 1989-05-16 |
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