JP3553508B2 - 発信回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、ＭＯＳ型集積回路に係わり、広い電源電圧範囲において小さな発振周波数の差で動作するリング発振回路に関する。
また本発明は、電気的書換え可能な不揮発性半導体メモリ集積回路（ＥＥＰＲＯＭ ＩＣ）に係り、特に低い電圧から広い電源電圧範囲で低消費電力で動作する単一電源動作可能なＥＥＰＲＯＭ ＩＣに関する。
【０００２】
さらに本発明は、太陽電池などの電池からエネルギーを与えられて情報を記憶するＥＥＰＲＯＭ ＩＣからなる電子記憶装置に係り、特に、小型で長寿命の電子記憶装置に関する。
【０００３】
【従来の技術】
従来、半導体集積回路において、最も簡単な発振回路として奇数個のインバータ素子等を単純にリング状に接続したリング発振回路が利用されていた。
また、リング発振器により昇圧回路を駆動することにより、電源電圧の数倍の電圧を発生し、プログラム消去を行える単一電源ＥＥＰＲＯＭ ＩＣがある。たとえば、特開平５−３２５５７８に記載されている。
【０００４】
【発明が解決しようとする課題】
しかし、従来のリング発振回路は、電源電圧の変動に対して発振周波数が大きく変動するため、広い電源電圧で動作させる場合、低電圧領域で十分な発振周波数を確保しようとすると高電圧領域の発振周波数が必要以上に高くなるため消費電流が大きくなってしまう課題があった。
【０００５】
また、単一電源動作のＥＥＰＲＯＭでは、その内部で電源電圧より高い電圧をリング発振器の駆動により昇圧回路を用いて発生している。
しかし、昇圧回路を１Ｖ程度の低い電源電圧から動作するように設計すると、電源電圧の高い動作において消費電力が大きく増加してしまう。
【０００６】
従って、太陽電池等によってプログラムするＥＥＰＲＯＭ ＩＣの電子装置においては、大型の太陽電池が必要であった。また、乾電池を用いた電子装置では電池の寿命が短い問題があった。
この発明の目的は発振回路の電源電圧を制御したり電流を制限して安定な発振周波数を得ることである。
【０００７】
また本発明は低い電圧から広い電源電圧の動作において、電源電圧の増加とともに消費電力が大きく増加しないＥＥＰＲＯＭ ＩＣを提供することを目的としている。
さらに本発明は、小型の太陽電池を用いてプログラムできる電子記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、この発明は、定電圧発生回路を設けることにより、リング発振回路自体を一定電圧で動作させるか、または定電圧発生回路と定電圧発生回路で発生された一定電圧で制御される定電流素子を設けるリング発振回路を構成した。
【０００９】
また不揮発性メモリ装置においてメモリ手段を備えたメモリセルアレイとリング発振回路と、前記リング発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み、消去に必要な電源電圧より高い高電圧パルスを発生する昇圧回路とを有し、前記リング発振回路が奇数の複数のインバート回路を環状に接続され、前記各インバート回路に定電流回路が接続され、前記定電流回路の定電流値と前記インバート回路のゲート容量とから前記高電圧パルスの立ち上り特性を制御するようにした。 さらに不揮発性メモリ装置においてメモリ手段を備えたメモリセルアレイと、奇数のインバート回路を環状に接続して成るリング発振回路と、前記リング発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み、消去に必要な電源電圧より高いプログラム用高電圧パルスを発生する昇圧回路とから成るとともに、前記リング発振回路が定電圧発生回路により一定電圧駆動されていることを特徴とする。
【００１０】
【作用】
上記のように構成されたリング発振回路を使用することで、低電圧領域での十分な発振周波数を確保すると共に、高電圧領域でも発振周波数を大きく変えずに消費電流を小さくする事が可能となる。
【００１１】
複数個のＥＥＰＲＯＭ ＩＣから成るメモリカードにおいて、プログラム時の消費電流を従来の半分以下にできることにより、太陽電池動作のメモリカードを実現できる。
【００１２】
【実施例】
以下に、この発明の実施例を図に基づいて説明する。 図１は、本発明のリング発振回路の第一の実施例を示すブロック図である。リング発振回路１の電源は定電圧発生回路２に接続され、リング発振回路１の出力はレベル変換回路３に接続されている。
【００１３】
また図２は、本発明のリング発振回路の第一の実施例の回路図である。同図において、Ｎ型ＭＯＳデプレッショントランジスタ１１および１２とＮ型ＭＯＳエンハンスメントトランジスタ１３によって構成される定電圧発生回路２で発生された一定電圧下で５つのインバータ１０により構成されるリング発振回路１が発振する。
【００１４】
リング発振回路１の出力信号は、やはり一定電圧下で動作する波形整形用インバータ１４および１５で波形整形された後、Ｐ型ＭＯＳエンハンスメントトランジスタ１６および１７とＮ型ＭＯＳエンハンスメントトランジスタ１８および１９で構成されるレベル変換回路３に入り、最終的に電源電圧と同じ振幅を持つ信号となる。
【００１５】
図２におけるリング発振回路は常に一定電圧下で動作するため、発振周波数は電源電圧によらず一定となる。
図３は、本発明のリング発振回路の第二の実施例を示すブロック図である。インバータ５の間に定電流素子４が接続され、定電流素子４は定電圧発生回路２に接続れている。
【００１６】
図４は、本発明のリング発振回路の第二の実施例の具体的な回路図である。
同図において、Ｐ型ＭＯＳエンハンスメントトランジスタ２１とＮ型ＭＯＳデプレッショントランジスタ２２により構成される第一の定電圧発生回路２ａで第一の一定電圧が発生され、またＮ型ＭＯＳデプレッショントランジスタ２３とＮ型ＭＯＳエンハンスメントトランジスタ２４により構成される第二の定電圧発生回路２ｂで第二の一定電圧が発生される。
【００１７】
リング発振回路を構成する各インバータ２５の間にはそれぞれトランスミッションゲート２６が挿入されており、前記トランスミッションゲートのＰ型ＭＯＳトランジスタのゲート電極には第一の一定電圧が印加され、Ｎ型ＭＯＳトランジスタのゲート電極には第二の一定電圧が印加されている。 したがって、トランスミッションゲート２６は、一種の定電流素子として働く事となる。
【００１８】
図４において、リング発振回路を構成しているインバータ素子２５のゲート電極容量に充放電される電荷Ｑは以下の式で表される。
Ｑ ： インバータのゲート電極に蓄積される電荷量
Ｃｇ ： インバータのゲート電極容量
Ｅ ： 電源電圧
Ｉｔｇ： トランスミッションゲートに流れる電流
ｔ ： 充放電時間
式２は、Ｉｔｇが充放電時間ｔの関数である場合を表し、本発明における図４の発振回路において定電圧発生回路２が安定に動作をするのに十分な電源電圧領域を考えた場合、Ｉｔｇは時間によらず一定と考えられるので、式２は式２′で表される。
【００１９】
したがって、式１および式２′より充放電時間ｔは以下の式３で表される。
ｔ＝（Ｃｇ／Ｉｔｇ）・Ｅ （式３）
式３においてＣｇおよびＩｔｇは定数と考えられるため、充放電時間ｔは、電源電圧Ｅに比例する事となり、発振周波数は式４で表されるように通常の簡単なリング発振回路と逆に電源電圧Ｅに反比例する事となる。
【００２０】
図５は、本発明のリング発振回路の第三の実施例を示すブロック図である。インバータ５にそれぞれ定電流素子４が接続され、それぞれの定電流素子４は定電圧回路２に接続されている。
【００２１】
図６は、本発明のリング発振回路の第三の実施例の具体的な回路図である。同図において、Ｐ型ＭＯＳエンハンスメントトランジスタ３１とＮ型ＭＯＳデプレッショントランジスタ３２により構成される第一の定電圧発生回路２ａで第一の一定電圧が発生され、またＮ型ＭＯＳデプレッショントランジスタ３３とＮ型ＭＯＳエンハンスメントトランジスタ３４により構成される第二の定電圧発生回路２ｂで第二の一定電圧が発生されるのは、図４の実施例と同様である。
【００２２】
図６の実施例においてリング発振回路を構成するインバータは、Ｐ型ＭＯＳエンハンスメントトランジスタ３５および３６とＮ型ＭＯＳエンハンスメントトランジスタ３７および３８がすべて直列に接続されている。
Ｐ型ＭＯＳエンハンスメントトランジスタ３５のゲート電極には第一の一定電圧が印加され、Ｐ型ＭＯＳエンハンスメントトランジスタ３６のゲート電極は前段のインバータの出力が接続されている。
【００２３】
また、Ｎ型ＭＯＳエンハンスメントトランジスタ３８のゲート電極には第二の一定電圧が印加され、Ｎ型ＭＯＳエンハンスメントトランジスタ３７のゲート電極には前段のインバータの出力が接続されている。
第一の一定電圧が印加されているＰ型ＭＯＳエンハンスメントトランジスタ３５と第二の一定電圧が印加されているＮ型ＭＯＳエンハンスメントトランジスタ３８は、図４の実施例におけるトランスミッションゲートと同様に一種の定電流素子として働く。
【００２４】
したがって、図６の実施例に示すリング発振回路も図４の実施例の回路と同様に発振周波数は、電源電圧に反比例する事となる。
図７は、本発明の発振回路を用いたＥＥＰＲＯＭ ＩＣの構成を示すブロック図である。メモリ手段としてメモリセルアレイ７１に対してデータ書き込み、読み出しを行うためのビット線制御回路７２が設けられている。
【００２５】
このビット線制御回路７２はデータ入出力バッファ７６につながり、アドレスバッファ７４からのアドレス信号を受けるカラムデコーダ７３の出力を入力として受ける構成となっている。また、メモリセルアレイ７１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ７５が設けられている。上述メモリセルアレイ７１の各機能を司る回路等によりメモリＩＣが構成されている。
【００２６】
昇圧回路７８は、発振回路としてのリングオシレータ７９からの駆動信号を受けて電源電圧から昇圧された電圧を、メモリセルアレイ７１の書き込み／消去（両方の動作を含めてプログラムと言う）時にビット線制御回路７２、ロウデコーダ７５に供給する。
【００２７】
図８は、ＥＥＰＲＯＭメモリセルの断面図である。Ｐ型シリコン基板８１に浮遊ゲートトランジスタ８２と選択ゲートトランジスタ８３が電気的に直列に接続している。浮遊ゲートトランジスタ８２は、Ｎ型のソース領域８４とドレイン領域８５との間のチャネル領域の上にゲート絶縁膜８６を介して浮遊ゲート電極８７と制御ゲート絶縁膜８８と制御ゲート電極８９が設けられている。ドレイン領域８５と浮遊ゲート電極８７とは、約７０〜１００Åの膜厚のトンネル絶縁膜８０１を介して重ねて形成されている。
【００２８】
制御ゲート電極８９とドレイン領域８５との間に高電圧を印加することにより、トンネル絶縁膜にトンネル電流が流れて浮遊ゲート電極８７への電子の量を変えてプログラムすることができる。浮遊ゲート電極８７の電子の量によって浮遊ゲートトランジスタのチャネルコンダクタンスが変化することにより不揮発性のデータがプログラムされる。
【００２９】
一般にトンネル絶縁膜８０１に急に高電界が印加されると絶縁破壊が起きやすくなる。そこで制御ゲート電極またはドレイン領域へのプログラム時の高電圧は数１０μｓｅｃ〜数１００μｓｅｃの立ち上りのパルスを印加する。本発明の発振回路においては、リングオシレータを構成する各インバート回路に流れる電流を制御する構成となっているために、その電流値を小さくすることにより、立ち上り時間制御用の特別な充電用コンデンサが必要でなくなる。即ち、図４、図６の実施例の回路のように、インバート回路を構成するトランジスタのゲート電極そのものの容量だけを充電用コンデンサとして機能することができる。従って、プログラムパルスのランピングを制御するための特別なコンデンサまたは回路が不要になり、ＩＣを小型化できる。
【００３０】
以上述べたように本発明の発振回路をＥＥＰＲＯＭ ＩＣに適用することにより約０．７ Ｖ〜６Ｖと広範囲の電源電圧で単一電源で動作するＥＥＰＲＯＭ ＩＣを簡単な回路で実現できる。また、動作時の電力も従来の半分以下にすることができる。
【００３１】
ＥＥＰＲＯＭ ＩＣの場合、消費電力は高電圧を内部で用いるプログラム時が最も多い。従って、本発明のＥＥＰＲＯＭ ＩＣはそのプログラム時の消費電流をプログラム特性を低下させずに約半分以下にできる。
以上述べたようなＥＥＰＲＯＭ ＩＣは電池動作のメモリ装置に適している。非常に小型の要求される電池動作の電子装置に適している。例えば、移動通信機において、そのエネルギー源を太陽電池を利用している場合には本発明のＥＥＰＲＯＭ ＩＣが適している。
【００３２】
【発明の効果】
以上説明したように、本発明においてリング発振回路に定電圧発生回路を設けるか、または定電圧発生回路と前記定電圧発生回路で発生された一定電圧で制御される定電流素子を設けることにより、電源電圧が低電圧領域でも十分な発振周波数を確保すると共に高電圧領域での発振周波数の上昇を抑え、消費電流を低減する効果がある。
【００３３】
また本発明は、約０．７ Ｖ〜６Ｖの広範囲の電源電圧で従来の半分以下の消費電力で動作するＥＥＰＲＯＭ ＩＣを実現できる。
さらに、非常に小型の寿命の長い電池動作によるＥＥＰＲＯＭ ＩＣからなる電子装置を実現できる。
【図面の簡単な説明】
【図１】本発明におけるリング発振回路の第一の実施例を示すブロック図である。
【図２】本発明におけるリング発振回路の第一の実施例を示す回路図である。
【図３】本発明におけるリング発振回路の第二の実施例を示すブロック図である。
【図４】本発明におけるリング発振回路の第二の実施例を示す回路図である。
【図５】本発明におけるリング発振回路の第三の実施例を示すブロック図である。
【図６】本発明におけるリング発振回路の第三の実施例を示す回路図である。
【図７】本発明における発振回路を用いたＥＥＰＲＯＭ ＩＣのブロック図である。
【図８】本発明におけるＥＥＰＲＯＭメモリセルの断面図である。
【符号の説明】
１、７９ リング発振回路
２ 定電圧発生回路
４ 定電流素子
５、１０、１４、１５、２０、２５、２７、３９ インバータ回路
１１、１２、２２、２３、３２、３３ Ｎ型ＭＯＳデプレッショントランジスタ
１３、１８、１９、２４、３４、３７、３８ Ｎ型ＭＯＳエンハンストメントランジスタ
１６、１７、２１、３１、３５、３６ Ｐ型ＭＯＳエンハンスメントトランジスタ
２６ トランスミッションゲート
７１ メモリセルアレイ
７８ 昇圧回路
【産業上の利用分野】
この発明は、ＭＯＳ型集積回路に係わり、広い電源電圧範囲において小さな発振周波数の差で動作するリング発振回路に関する。
また本発明は、電気的書換え可能な不揮発性半導体メモリ集積回路（ＥＥＰＲＯＭ ＩＣ）に係り、特に低い電圧から広い電源電圧範囲で低消費電力で動作する単一電源動作可能なＥＥＰＲＯＭ ＩＣに関する。
【０００２】
さらに本発明は、太陽電池などの電池からエネルギーを与えられて情報を記憶するＥＥＰＲＯＭ ＩＣからなる電子記憶装置に係り、特に、小型で長寿命の電子記憶装置に関する。
【０００３】
【従来の技術】
従来、半導体集積回路において、最も簡単な発振回路として奇数個のインバータ素子等を単純にリング状に接続したリング発振回路が利用されていた。
また、リング発振器により昇圧回路を駆動することにより、電源電圧の数倍の電圧を発生し、プログラム消去を行える単一電源ＥＥＰＲＯＭ ＩＣがある。たとえば、特開平５−３２５５７８に記載されている。
【０００４】
【発明が解決しようとする課題】
しかし、従来のリング発振回路は、電源電圧の変動に対して発振周波数が大きく変動するため、広い電源電圧で動作させる場合、低電圧領域で十分な発振周波数を確保しようとすると高電圧領域の発振周波数が必要以上に高くなるため消費電流が大きくなってしまう課題があった。
【０００５】
また、単一電源動作のＥＥＰＲＯＭでは、その内部で電源電圧より高い電圧をリング発振器の駆動により昇圧回路を用いて発生している。
しかし、昇圧回路を１Ｖ程度の低い電源電圧から動作するように設計すると、電源電圧の高い動作において消費電力が大きく増加してしまう。
【０００６】
従って、太陽電池等によってプログラムするＥＥＰＲＯＭ ＩＣの電子装置においては、大型の太陽電池が必要であった。また、乾電池を用いた電子装置では電池の寿命が短い問題があった。
この発明の目的は発振回路の電源電圧を制御したり電流を制限して安定な発振周波数を得ることである。
【０００７】
また本発明は低い電圧から広い電源電圧の動作において、電源電圧の増加とともに消費電力が大きく増加しないＥＥＰＲＯＭ ＩＣを提供することを目的としている。
さらに本発明は、小型の太陽電池を用いてプログラムできる電子記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、この発明は、定電圧発生回路を設けることにより、リング発振回路自体を一定電圧で動作させるか、または定電圧発生回路と定電圧発生回路で発生された一定電圧で制御される定電流素子を設けるリング発振回路を構成した。
【０００９】
また不揮発性メモリ装置においてメモリ手段を備えたメモリセルアレイとリング発振回路と、前記リング発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み、消去に必要な電源電圧より高い高電圧パルスを発生する昇圧回路とを有し、前記リング発振回路が奇数の複数のインバート回路を環状に接続され、前記各インバート回路に定電流回路が接続され、前記定電流回路の定電流値と前記インバート回路のゲート容量とから前記高電圧パルスの立ち上り特性を制御するようにした。 さらに不揮発性メモリ装置においてメモリ手段を備えたメモリセルアレイと、奇数のインバート回路を環状に接続して成るリング発振回路と、前記リング発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み、消去に必要な電源電圧より高いプログラム用高電圧パルスを発生する昇圧回路とから成るとともに、前記リング発振回路が定電圧発生回路により一定電圧駆動されていることを特徴とする。
【００１０】
【作用】
上記のように構成されたリング発振回路を使用することで、低電圧領域での十分な発振周波数を確保すると共に、高電圧領域でも発振周波数を大きく変えずに消費電流を小さくする事が可能となる。
【００１１】
複数個のＥＥＰＲＯＭ ＩＣから成るメモリカードにおいて、プログラム時の消費電流を従来の半分以下にできることにより、太陽電池動作のメモリカードを実現できる。
【００１２】
【実施例】
以下に、この発明の実施例を図に基づいて説明する。 図１は、本発明のリング発振回路の第一の実施例を示すブロック図である。リング発振回路１の電源は定電圧発生回路２に接続され、リング発振回路１の出力はレベル変換回路３に接続されている。
【００１３】
また図２は、本発明のリング発振回路の第一の実施例の回路図である。同図において、Ｎ型ＭＯＳデプレッショントランジスタ１１および１２とＮ型ＭＯＳエンハンスメントトランジスタ１３によって構成される定電圧発生回路２で発生された一定電圧下で５つのインバータ１０により構成されるリング発振回路１が発振する。
【００１４】
リング発振回路１の出力信号は、やはり一定電圧下で動作する波形整形用インバータ１４および１５で波形整形された後、Ｐ型ＭＯＳエンハンスメントトランジスタ１６および１７とＮ型ＭＯＳエンハンスメントトランジスタ１８および１９で構成されるレベル変換回路３に入り、最終的に電源電圧と同じ振幅を持つ信号となる。
【００１５】
図２におけるリング発振回路は常に一定電圧下で動作するため、発振周波数は電源電圧によらず一定となる。
図３は、本発明のリング発振回路の第二の実施例を示すブロック図である。インバータ５の間に定電流素子４が接続され、定電流素子４は定電圧発生回路２に接続れている。
【００１６】
図４は、本発明のリング発振回路の第二の実施例の具体的な回路図である。
同図において、Ｐ型ＭＯＳエンハンスメントトランジスタ２１とＮ型ＭＯＳデプレッショントランジスタ２２により構成される第一の定電圧発生回路２ａで第一の一定電圧が発生され、またＮ型ＭＯＳデプレッショントランジスタ２３とＮ型ＭＯＳエンハンスメントトランジスタ２４により構成される第二の定電圧発生回路２ｂで第二の一定電圧が発生される。
【００１７】
リング発振回路を構成する各インバータ２５の間にはそれぞれトランスミッションゲート２６が挿入されており、前記トランスミッションゲートのＰ型ＭＯＳトランジスタのゲート電極には第一の一定電圧が印加され、Ｎ型ＭＯＳトランジスタのゲート電極には第二の一定電圧が印加されている。 したがって、トランスミッションゲート２６は、一種の定電流素子として働く事となる。
【００１８】
図４において、リング発振回路を構成しているインバータ素子２５のゲート電極容量に充放電される電荷Ｑは以下の式で表される。
Ｃｇ ： インバータのゲート電極容量
Ｅ ： 電源電圧
Ｉｔｇ： トランスミッションゲートに流れる電流
ｔ ： 充放電時間
式２は、Ｉｔｇが充放電時間ｔの関数である場合を表し、本発明における図４の発振回路において定電圧発生回路２が安定に動作をするのに十分な電源電圧領域を考えた場合、Ｉｔｇは時間によらず一定と考えられるので、式２は式２′で表される。
【００１９】
したがって、式１および式２′より充放電時間ｔは以下の式３で表される。
ｔ＝（Ｃｇ／Ｉｔｇ）・Ｅ （式３）
式３においてＣｇおよびＩｔｇは定数と考えられるため、充放電時間ｔは、電源電圧Ｅに比例する事となり、発振周波数は式４で表されるように通常の簡単なリング発振回路と逆に電源電圧Ｅに反比例する事となる。
【００２０】
【００２１】
図６は、本発明のリング発振回路の第三の実施例の具体的な回路図である。同図において、Ｐ型ＭＯＳエンハンスメントトランジスタ３１とＮ型ＭＯＳデプレッショントランジスタ３２により構成される第一の定電圧発生回路２ａで第一の一定電圧が発生され、またＮ型ＭＯＳデプレッショントランジスタ３３とＮ型ＭＯＳエンハンスメントトランジスタ３４により構成される第二の定電圧発生回路２ｂで第二の一定電圧が発生されるのは、図４の実施例と同様である。
【００２２】
図６の実施例においてリング発振回路を構成するインバータは、Ｐ型ＭＯＳエンハンスメントトランジスタ３５および３６とＮ型ＭＯＳエンハンスメントトランジスタ３７および３８がすべて直列に接続されている。
Ｐ型ＭＯＳエンハンスメントトランジスタ３５のゲート電極には第一の一定電圧が印加され、Ｐ型ＭＯＳエンハンスメントトランジスタ３６のゲート電極は前段のインバータの出力が接続されている。
【００２３】
また、Ｎ型ＭＯＳエンハンスメントトランジスタ３８のゲート電極には第二の一定電圧が印加され、Ｎ型ＭＯＳエンハンスメントトランジスタ３７のゲート電極には前段のインバータの出力が接続されている。
第一の一定電圧が印加されているＰ型ＭＯＳエンハンスメントトランジスタ３５と第二の一定電圧が印加されているＮ型ＭＯＳエンハンスメントトランジスタ３８は、図４の実施例におけるトランスミッションゲートと同様に一種の定電流素子として働く。
【００２４】
したがって、図６の実施例に示すリング発振回路も図４の実施例の回路と同様に発振周波数は、電源電圧に反比例する事となる。
図７は、本発明の発振回路を用いたＥＥＰＲＯＭ ＩＣの構成を示すブロック図である。メモリ手段としてメモリセルアレイ７１に対してデータ書き込み、読み出しを行うためのビット線制御回路７２が設けられている。
【００２５】
このビット線制御回路７２はデータ入出力バッファ７６につながり、アドレスバッファ７４からのアドレス信号を受けるカラムデコーダ７３の出力を入力として受ける構成となっている。また、メモリセルアレイ７１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ７５が設けられている。上述メモリセルアレイ７１の各機能を司る回路等によりメモリＩＣが構成されている。
【００２６】
昇圧回路７８は、発振回路としてのリングオシレータ７９からの駆動信号を受けて電源電圧から昇圧された電圧を、メモリセルアレイ７１の書き込み／消去（両方の動作を含めてプログラムと言う）時にビット線制御回路７２、ロウデコーダ７５に供給する。
【００２７】
図８は、ＥＥＰＲＯＭメモリセルの断面図である。Ｐ型シリコン基板８１に浮遊ゲートトランジスタ８２と選択ゲートトランジスタ８３が電気的に直列に接続している。浮遊ゲートトランジスタ８２は、Ｎ型のソース領域８４とドレイン領域８５との間のチャネル領域の上にゲート絶縁膜８６を介して浮遊ゲート電極８７と制御ゲート絶縁膜８８と制御ゲート電極８９が設けられている。ドレイン領域８５と浮遊ゲート電極８７とは、約７０〜１００Åの膜厚のトンネル絶縁膜８０１を介して重ねて形成されている。
【００２８】
制御ゲート電極８９とドレイン領域８５との間に高電圧を印加することにより、トンネル絶縁膜にトンネル電流が流れて浮遊ゲート電極８７への電子の量を変えてプログラムすることができる。浮遊ゲート電極８７の電子の量によって浮遊ゲートトランジスタのチャネルコンダクタンスが変化することにより不揮発性のデータがプログラムされる。
【００２９】
一般にトンネル絶縁膜８０１に急に高電界が印加されると絶縁破壊が起きやすくなる。そこで制御ゲート電極またはドレイン領域へのプログラム時の高電圧は数１０μｓｅｃ〜数１００μｓｅｃの立ち上りのパルスを印加する。本発明の発振回路においては、リングオシレータを構成する各インバート回路に流れる電流を制御する構成となっているために、その電流値を小さくすることにより、立ち上り時間制御用の特別な充電用コンデンサが必要でなくなる。即ち、図４、図６の実施例の回路のように、インバート回路を構成するトランジスタのゲート電極そのものの容量だけを充電用コンデンサとして機能することができる。従って、プログラムパルスのランピングを制御するための特別なコンデンサまたは回路が不要になり、ＩＣを小型化できる。
【００３０】
以上述べたように本発明の発振回路をＥＥＰＲＯＭ ＩＣに適用することにより約０．７ Ｖ〜６Ｖと広範囲の電源電圧で単一電源で動作するＥＥＰＲＯＭ ＩＣを簡単な回路で実現できる。また、動作時の電力も従来の半分以下にすることができる。
【００３１】
ＥＥＰＲＯＭ ＩＣの場合、消費電力は高電圧を内部で用いるプログラム時が最も多い。従って、本発明のＥＥＰＲＯＭ ＩＣはそのプログラム時の消費電流をプログラム特性を低下させずに約半分以下にできる。
以上述べたようなＥＥＰＲＯＭ ＩＣは電池動作のメモリ装置に適している。非常に小型の要求される電池動作の電子装置に適している。例えば、移動通信機において、そのエネルギー源を太陽電池を利用している場合には本発明のＥＥＰＲＯＭ ＩＣが適している。
【００３２】
【発明の効果】
以上説明したように、本発明においてリング発振回路に定電圧発生回路を設けるか、または定電圧発生回路と前記定電圧発生回路で発生された一定電圧で制御される定電流素子を設けることにより、電源電圧が低電圧領域でも十分な発振周波数を確保すると共に高電圧領域での発振周波数の上昇を抑え、消費電流を低減する効果がある。
【００３３】
また本発明は、約０．７ Ｖ〜６Ｖの広範囲の電源電圧で従来の半分以下の消費電力で動作するＥＥＰＲＯＭ ＩＣを実現できる。
さらに、非常に小型の寿命の長い電池動作によるＥＥＰＲＯＭ ＩＣからなる電子装置を実現できる。
【図面の簡単な説明】
【図１】本発明におけるリング発振回路の第一の実施例を示すブロック図である。
【図２】本発明におけるリング発振回路の第一の実施例を示す回路図である。
【図３】本発明におけるリング発振回路の第二の実施例を示すブロック図である。
【図４】本発明におけるリング発振回路の第二の実施例を示す回路図である。
【図５】本発明におけるリング発振回路の第三の実施例を示すブロック図である。
【図６】本発明におけるリング発振回路の第三の実施例を示す回路図である。
【図７】本発明における発振回路を用いたＥＥＰＲＯＭ ＩＣのブロック図である。
【図８】本発明におけるＥＥＰＲＯＭメモリセルの断面図である。
【符号の説明】
１、７９ リング発振回路
２ 定電圧発生回路
４ 定電流素子
５、１０、１４、１５、２０、２５、２７、３９ インバータ回路
１１、１２、２２、２３、３２、３３ Ｎ型ＭＯＳデプレッショントランジスタ
１３、１８、１９、２４、３４、３７、３８ Ｎ型ＭＯＳエンハンストメントランジスタ
１６、１７、２１、３１、３５、３６ Ｐ型ＭＯＳエンハンスメントトランジスタ
２６ トランスミッションゲート
７１ メモリセルアレイ
７８ 昇圧回路
Claims (1)
- 電源間に直列に接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなるインバータ回路を奇数段縦続接続してなるリング発振回路と、
それぞれの前記インバータ回路の前記Ｐ型ＭＯＳトランジスタのソースと一方の電源電圧との間に接続された Ｐ 型ＭＯＳトランジスタからなる複数の第 １ の定電流素子と、
それぞれの前記インバータ回路の前記Ｎ型ＭＯＳトランジスタのソースと他方の電源電圧との間に接続された Ｐ 型ＭＯＳトランジスタからなる複数の第２の定電流素子と、
ゲートとドレインが共通に接続されたＰ型ＭＯＳエンハンスメントトランジスタと、ゲートとソースが共通に接続されたＮ型ＭＯＳデプレッショントランジスタが電源電圧間に直列に接続された第１の定電圧発生回路とからなり、
ゲートとドレインが共通に接続されたＮ型ＭＯＳエンハンスメントトランジスタと、ゲートとソースが共通に接続されたＮ型ＭＯＳデプレッショントランジスタが電源電圧間に直列に接続された第２の定電圧発生回路と、
前記第１の定電圧発生回路の前記Ｐ型ＭＯＳエンハンスメントトランジスタと前記Ｎ型ＭＯＳデプレッショントランジスタの接続点は、前記第１の定電流素子を構成する前記Ｐ型ＭＯＳトランジスタのゲートに接続され、
前記第２の定電圧発生回路の前記Ｎ型ＭＯＳエンハンスメントトランジスタと前記Ｎ型ＭＯＳデプレッショントランジスタの接続点は、前記第２の定電流素子を構成する前記Ｎ型ＭＯＳトランジスタのゲートの接続されていることを特徴とする発振回路。
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