JP3647434B2 - チャージポンプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、チャージポンプ回路に関し、特にボディエフェクトの影響を除くチャージポンプ回路に関する。
【０００２】
【従来の技術】
図１に従来のイーピーロム（erasable and programmable read-only memory：ＥＰＲＯＭと称する）１０の構造を開示する。図１によれば、イーピーロム１０は基板１２と、ソース１４と、ドレイン１６と、フローティングゲート１８と、及びコントロールゲート２０とを含んでなる。フローティングゲート１８と基板１２は酸化層２４によって隔離され、基板１２が参考電圧Ｖｂｂに接続される（一般には該参考電圧を接地電圧にする）。例えば、イーピーロム１０はＮ型金属酸化膜半導体（ＮＭＯＳ）構造であれば、基板１２がＰ型ドーピング領域となり、ソース１４とドレイン１６がＮ型ドーピング領域となる。逆に、もしイーピーロム１０はＰ型金属酸化膜半導体（ＰＭＯＳ）構造であれば、基板１２がＮ型ドーピング領域となり、ソース１４とドレイン１６がＰ型ドーピング領域となる。
【０００３】
イーピーロム１０の原理を以下に詳述する。コントロールゲート２０に入力される制御電圧Ｖｃｇはフローティングゲート１８に貯蔵された電子の数を変更でき、よって、チャネル２２を生成することに必要な閾値電圧を変更できる。したがって、読み取る場合に、イーピーロム１０はフローティングゲート１８に貯蔵された電子の数によって二種類の状態に分けられる。即ち、チャネル２２にある電子が、駆動されて酸化層２４を介してフローティングゲート１８に至り、フローティングゲート１８に貯蔵された電子の数を変更する。よって、イーピーロム１０のソース１４とドレイン１６とを導通させるために、コントロールゲート２０に制御電圧Ｖｃｇを入力してフローティングゲート１８のチャネル２２に与える影響を修正し、そしてソース１４とドレイン１６との間に流れる電流を検出して、制御電圧Ｖｃｇの印加においてイーピーロム１０が表わす状態が、“１”か“０”かを判定する。
【０００４】
イーピーロム１０に対してプログラムを行うために、コントロールゲート２０に１０Ｖの制御電圧Ｖｃｇを入力し、ドレイン１６に５Ｖの電圧Ｖｄを入力し、かつソース１４に接地電圧Ｖｓを入力する。電子がチャネル２２を経由してソース１４からドレイン１６へ移動する時、コントロールゲート２０とソース１４との間に生成する電場と、ソース１４とドレイン１６との間に生成する電場により電子がフローティングゲート１８に引きよせられる。逆に、イーピーロム１０に対してデータの消去を行うために、コントロールゲート２０に−１０Ｖの制御電圧Ｖｃｇを入力し、ソース１４に５Ｖの電圧Ｖｓを入力し、かつドレイン１６をフローティングする。コントロールゲート２０がマイナス電圧であって、ソース１４がプラス電圧であるので、コントロールゲート２０とソース１４との間に生成する電場はフローティングゲート１８にある電子を駆動させてソース１４へ引き寄せ、データの消去の効果を達成する。
【０００５】
近年、ポータブル電子製品のニーズの増加に従って、イーピーロム１０の技術が進歩し、マーケットでの需要も増加しつつある。フラッシュメモリは、その例の一つである。ポータブル電子製品は使用時間を延長するために、一般的に低操作電圧によって（例えば３．３Ｖ、もしくは５Ｖ）作動する。なお、上述のように、データの消去とプログラムの過程にそれぞれコントロールゲート２０に−１０Ｖと１０Ｖの制御電圧Ｖｃｇを入力するために、イーピーロム１０にはチャージポンプ回路が使用され、該低操作電圧を用いてデータの消去とプログラムに必要な制御電圧Ｖｃｇを生成する。
【０００６】
図２に、図１によるイーピーロム１０の駆動回路３０を開示する。図２によれば、駆動回路３０がメモリアレイ３２と、クロックジェネレーター３４と、プラスチャージポンプ回路３６と、マイナスチャージポンプ回路３８と、アドレスデコーダー４０とを含んでなる。メモリアレイ３２は、メモリアレイ３２内に配列された複数のメモリセル４２を具え、アドレスデコーダー４０によってメモリアレイ３２のそれぞれのメモリセル４２を処理する。駆動回路３０は、電源供給手段４３によって必要な操作電圧Ｖｄｄを提供するため、もし操作電圧Ｖｄｄは低電圧レベル（例えば３．３Ｖ）であれば、操作電圧Ｖｄｄによってメモリセル４２に対してデータの消去とプログラムを行うことができなくなる。従って、プラスチャージポンプ回路３６によってメモリセル４２をプログラムする必要なプラス電圧（例えば１０Ｖ）を提供し、マイナスチャージポンプ回路３８によってメモリセル４２内のデータを消去するために必要なマイナス電圧（例えば−１０Ｖ）を提供することにする。また、プラスチャージポンプ回路３６とマイナスチャージポンプ回路３８との操作を制御するために、クロックジェネレーター３４によって非重合（non-overlapping）クロック信号が生成され、プラスチャージポンプ回路３６とマイナスチャージポンプ回路３８とが駆動される。その原理を以下に詳述する。
【０００７】
図３に、図２によるプラスチャージポンプ回路３６を開示する。図４に、図２によるクロックジェネレーター３４のクロック信号を開示する。図３、４によれば、プラスチャージポンプ回路３６は複数のトランジスター４４、４６、４８、５０、５２と、複数のキャパシター５４、５６、５８、６０、６２とを含んでなり、トランジスター４４、４６、４８、５０、５２が金属酸化膜半導体（ＭＯＳと称する）トランジスターである。クロックジェネレーター３４はキャパシター５４、５８に入力される第一クロック６４と、キャパシター５６、６０に入力される第二クロック６６とを生成し、かつ第一クロック６４の高低電圧レベルの電圧差および第二クロック６６の高低電圧レベルの電圧差が、プラスチャージポンプ回路３６の操作電圧Ｖｄｄと同じ大きさを持つ。図４に開示するように、時刻ｔ０において、トランジスター４４が導通して操作電圧Ｖｄｄによってキャパシター５４に対して充電する。トランジスター４４が出力電圧で電圧降下Ｖｔを発生するため、エンドポイントＡの電圧は（Ｖｄｄ−Ｖｔ）となる。
【０００８】
時刻ｔ１において、第一クロック６４は振幅がＶｄｄであるパルスを発生し、第二クロック６６は低電圧レベルであるため、エンドポイントＡの電圧は（２Ｖｄｄ−Ｖｔ）となる。よって、トランジスター４６が導通してエンドポイントＡの電圧（２Ｖｄｄ−Ｖｔ）によってキャパシター５６に対して充電すると、エンドポイントＢの電圧は（２Ｖｄｄ−２Ｖｔ）となる。このように、最後にエンドポイントＣの電圧は（５Ｖｄｄ−５Ｖｔ）となり、操作電圧Ｖｄｄより大きい電圧（５Ｖｄｄ−５Ｖｔ）を得ることができる。
【０００９】
但し、一般的には、トランジスター４４、４６、４８、５０、５２の基板（substrate）（即ちボディである）は接地電圧に接続され、トランジスター４４、４６、４８、５０、５２のボディとソースとの間に電圧差によってボディエフェクトが起こる。よって、トランジスター４４、４６、４８、５０、５２が導通する時に出力電圧の電圧降下が（Ｖｔ＋ｄＶ）に増加する。ここにｄＶは、ボディエフェクトによるＶｔの増加量である。このため、キャパシター５４、５６、５８、６０、６２の両端を跨ぐ電圧差が徐々に上昇する時に、ボディとソースとの間の電圧差もそれに従って増加する。よって、トランジスター４４、４６、４８、５０、５２が導通する時の出力電圧で発生する有効電圧上昇が減り、ボディエフェクトによって出力電圧に対して悪い影響を与える。即ち、電圧を上昇させる過程に、ボディエフェクトによって実際に電圧上昇の効率が低い。
【００１０】
【発明が解決しようとする課題】
従って、本発明は、上記の問題点を解決し、ボディエフェクトの影響を防ぎ、電圧上昇の効率を改善できるチャージポンプ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００１２】
また、前記駆動素子は、第一期間において、前記第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づけ、第二期間において、前記第一トランジスターがターンオフとなり、第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づけ、そして第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなることによって、この発明の課題であるボディエフェクトの影響を防ぐチャージポンプ回路が得られる。
【００１３】
以下、本発明について具体的に説明する。
【００１４】
請求項１に記載のチャージポンプ回路は、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００１５】
請求項２に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、クロックジェネレーターを更に含み、前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動する。
【００１６】
請求項３に記載のチャージポンプ回路は、請求項１における駆動素子が、第一期間において、前記第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づける。
【００１７】
請求項４に記載のチャージポンプ回路は、請求項３における駆動素子が、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなる。
【００１８】
請求項５に記載のチャージポンプ回路は、請求項４における駆動素子が、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づける。
【００１９】
請求項６に記載のチャージポンプ回路は、請求項５における駆動素子が、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなる。
【００２０】
請求項７に記載のチャージポンプ回路は、請求項６における第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなる。
【００２１】
請求項８に記載のチャージポンプ回路は、請求項１におけるトランジスターが、Ｐ型金属酸化膜半導体トランジスターである。
【００２２】
請求項９に記載のチャージポンプ回路は、請求項１におけるトランジスターが、Ｎ型金属酸化膜半導体トランジスターである。
【００２３】
請求項１０に記載のチャージポンプ回路は、請求項１におけるトランジスターが、三重ウェルの構造を具える。
【００２４】
請求項１１に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、前記複数の駆動素子の前端に接続する入力素子を更に具え、前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２５】
請求項１２に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、前記複数の駆動素子の後端に接続する出力素子を更に具え、前記出力素子は、前記駆動素子の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２６】
請求項１３に記載のチャージポンプ回路は、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記入力端に接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２７】
請求項１４に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、クロックジェネレーターを更に含み、前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動する。
【００２８】
請求項１５に記載のチャージポンプ回路は、請求項１３における駆動素子が、第一期間において、前記駆動素子の第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づける。
【００２９】
請求項１６に記載のチャージポンプ回路は、請求項１５における駆動素子が、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなる。
【００３０】
請求項１７に記載のチャージポンプ回路は、請求項１６における駆動素子が、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づける。
【００３１】
請求項１８に記載のチャージポンプ回路は、請求項１７における駆動素子が、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなる。
【００３２】
請求項１９に記載のチャージポンプ回路は、請求項１８における第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなる。
【００３３】
請求項２０に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、Ｐ型金属酸化膜半導体トランジスターである。
【００３４】
請求項２１に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、Ｎ型金属酸化膜半導体トランジスターである。
【００３５】
請求項２２に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、三重ウェルの構造を具える。
【００３６】
請求項２３に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、前記複数の駆動素子の前端に接続する入力素子を更に具え、前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００３７】
請求項２４に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、前記複数の駆動素子の後端に接続する出力素子を更に具え、前記出力素子は前記駆動素子の一の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具える。
【００３８】
【発明の実施の形態】
この発明は、ボディエフェクトの影響を除くチャージポンプ回路を提供するものであって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなる。
【００３９】
かかるチャージポンプ回路の構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００４０】
（第１の実施例）
図５に本発明による第１実施例のチャージポンプ回路８０を開示する。図６に、図５におけるチャージポンプ回路８０のタイムシーケンスを開示する。チャージポンプ回路８０は、より高いマイナス電圧を提供することに用いられ、入力回路８１と、複数の駆動素子８２ａ、８２ｂと、および出力回路８３とを含んでなる。駆動素子８２ａ、８２ｂはカスケードの方式で互いに接続され、かつ駆動素子８２ａ、８２ｂは同様の回路である。即ち、駆動素子８２ａ、８２ｂは同様のデバイスを含むだけでなく、そのデバイスも同様な形式で接続される。以下、関連技術の開示に影響を与えないことを前提として説明するために、二つの駆動素子８２ａ、８２ｂのみ開示する。
【００４１】
駆動素子８２ａは、複数のキャパシター９０、９２と、複数のトランジスター９４、９６、９８とを含んでなる。駆動素子８２ｂは、複数のキャパシター９１、９３と、複数のトランジスター９５、９７、９９とを含んでなる。駆動素子８２ａにあるトランジスター９４、９６、９８はＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスターであり、トランジスター９４のボディがエンドポイントＹに、ゲートがエンドポイントＺに、ドレインがエンドポイントＷに、そしてソースがエンドポイントＸに接続される。トランジスター９６のボディがエンドポイントＹに、ゲートがエンドポイントＸに、ドレインがエンドポイントＷに、そしてソースがエンドポイントＺに接続される。トランジスター９８のボディがエンドポイントＹに、ゲートがエンドポイントＸに、ソースがエンドポイントＹに、そしてドレインがエンドポイントＺに接続される。
【００４２】
更に、クロックジェネレーター８４は第一クロック８５と、第二クロック８６と、第三クロック８７と、および第四クロック８８とを発生し、それぞれ駆動素子８２ａ、８２ｂに入力させる。図６に開示するように、第一クロック８５と、第二クロック８６と、第三クロック８７と、および第四クロック８８は同一の
時刻点で一つだけ電圧レベルの変化が発生する。例えば、この実施例において、クロックジェネレーター８４の発生するクロック信号の振幅は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック８５だけ電圧レベル大きさＶｄｄの変化が発生する。時刻ｔ１において、第三クロック８７だけ電圧レベル大きさＶｄｄの変化が発生する。よって、クロックジェネレーター８４は同一の時刻点で複数のクロック信号に電圧レベルの変化を発生させない。
【００４３】
ここで注意すべき点は、チャージポンプ回路８０が動作し始める前に、チャージポンプ回路８０のトランジスターが自身の構造によるＰ型ドーピング領域とＮ型ドーピング領域との間の順バイアスによって導通することを防ぐために、各々のトランジスターのボディに操作電圧Ｖｄｄを入力して上述の現象を避ける点である。更に、この実施例において、駆動素子８２ａ、８２ｂのトランジスター９４、９５、９６、９７、９８、９９は三重ウェル（triple well）の形式で構成する。チャージポンプ回路８０に関する作動を以下に詳述する。
【００４４】
仮に入力回路８１によって駆動素子８２ａのエンドポイントＷに発生する電圧レベルがＶ０であり、かつクロックジェネレーター８４が出力した高電圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック８５は高電圧レベルから降下し、よってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの大きさで降下して（Ｖ０−Ｖｄｄ）となる。この時に第三クロック８７は低電圧レベルであって、第四クロック８８は高電圧レベルである。よって、トランジスター９６がターンオフして、トランジスター９４がターンオンする。トランジスター９４のターンオンに従って、エンドポイントＸの電圧レベルを降下させキャパシター９０により多いマイナス電荷を貯蔵させる。かつトランジスター９４のボディがエンドポイントＹに接続するため、トランジスター９４がボディエフェクトにほとんど影響されることはない。
【００４５】
時刻ｔ１において、第三クロック８７が低電圧レベルから高電圧レベルに上昇し、よってトランジスター９４がターンオフしてかつエンドポイントＺの電圧レベルがＶｄｄを増加する。そして時刻ｔ２において、第四クロック８８が高電圧レベルから低電圧レベルに降下する。キャパシター９０がより多いマイナス電荷を貯蔵するため、エンドポイントＸの電圧レベルがＶｄｄを降下した後、その電圧レベルの降下によってトランジスター９８がターンオンとなる。トランジスター９８がターンオンとなると、エンドポイントＹの電圧レベルはエンドポイントＺの電圧レベルに従って変動する。例えば、エンドポイントＺの電圧レベルが上昇すると、エンドポイントＹの電圧レベルもトランジスター９８のターンオンによってエンドポイントＺの電圧レベルに従って更に上昇する。このため、トランジスター９６にとって、トランジスター９８のターンオンがトランジスター９６のボディとソースを同じ電圧レベルに近づき、更にボディエフェクトによるトランジスター９６の閾値電圧に対する影響を減らすことができる。
【００４６】
よって、時刻ｔ２から時刻ｔ３までの時間に、トランジスター９６がターンオンするのみならず、トランジスター９６のゲートとソースとの間の電圧差が増加してより大きい電流を伝送できる。よって、プラス電荷はトランジスター９６を介してエンドポイントＺからエンドポイントへ移動し、そしてキャパシター９２はより多いマイナス電荷を貯蔵する。更に、エンドポイントＸの電圧レベルは時刻ｔ２から時刻ｔ３までの時間において、少なくともＶｔの電圧差でエンドポイントＷ、Ｚの電圧レベルより低いため、エンドポイントＷの電圧レベルに閾値電圧Ｖｔの影響が消去され、エンドポイントＷの電圧レベルが（Ｖ０−Ｖｄｄ）に近づく。そして時刻ｔ３において、第四クロック８８は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＸの電圧レベルがＶｄｄを増加してトランジスター９６をターンオフさせる。
【００４７】
上述のとおり、駆動素子８２ａ、８２ｂはカスケードの形式で互いに接続され、駆動素子８２ａは第一段（first stage）回路であって、駆動素子８２ｂは第二段（second stage）回路である。駆動素子８２ｂは駆動素子８２ａのエンドポイントＺで出力する信号に対して次段階の処理を行って用いられる。時刻ｔ４において、第三クロック８７は高電圧レベルから低電圧レベルに降下し、エンドポイントＺの電圧レベルが（Ｖ０−２Ｖｄｄ）に近づく。この時、第一クロック８５は低電圧レベルであって第二クロック８６は高電圧レベルであり、よってトランジスター９７がターンオフしてトランジスター９５がターンオンする。トランジスター９５がターンオンするため、エンドポイントＳの電圧レベルが降下してキャパシター９１により多いマイナス電荷を貯蔵させる。そしてトランジスター９５のボディはエンドポイントＴに接続するので、トランジスター９５に対するボディエフェクトの影響が低い。時刻ｔ５において、第一クロック８５は低電圧レベルから高電圧レベルに上昇するため、トランジスター９５がターンオフしてエンドポイントＲの電圧レベルはＶｄｄを増加する。時刻ｔ６において、第二クロック８６は高電圧レベルから低電圧レベルに降下し、キャパシター９１がより多い電荷を貯蔵するため、エンドポイントＳの電圧レベルがＶｄｄを降下することによってトランジスター９９がターンオンする。トランジスター９９がターンオンすると、エンドポイントＴの電圧レベルがエンドポイントＲの電圧レベルに従って変動する。このため、トランジスター９７において、トランジスター９９のターンオンにより、トランジスター９７のボディとソースとを同じ電圧レベルに近づけると、更にトランジスター９７の閾値電圧Ｖｔに対するボディエフェクトの影響が減少する。よって、トランジスター９７がターンオンするのみならず、トランジスター９７のゲートとソースとの間の電圧差の増加に基づいてトランジスター９７がより大きい電流を伝送でき、かつキャパシター９２に貯蔵するマイナス電荷がトランジスター９７を介して、エンドポイントＺからエンドポイントＲに移り、キャパシター９３がより多いマイナス電荷を貯蔵する。上述のとおり、エンドポイントＺの電圧レベルは（Ｖ０−２Ｖｄｄ）に近づく。時刻ｔ７において、第二クロック８６は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＳの電圧レベルはＶｄｄを増加してトランジスター９７にターンオフさせる。
【００４８】
ここで、時刻ｔ４から時刻ｔ７までの時間に、駆動素子８２ａ中のトランジスター９６は、常にターンオフ状態であり、よって駆動素子８２ｂが動作する時、エンドポイントＺの電圧レベルは駆動素子８２ａの影響を受けなくなる点である。上述のとおり、時刻ｔ０から時刻ｔ７までの時間を経って、駆動素子８２ｂのエンドポイントＲの電圧レベルを（Ｖ０−２Ｖｄｄ）に変更し、最後に出力回路８３を介して出力する。
【００４９】
上述のとおり、もしチャージポンプ回路８０はより数多くの駆動素子８２ａ、８２ｂを具えれば、より低いマイナス電圧を出力することができる。この実施例において、トランジスター９８、９９のターンオンによってエンドポイントＹ、Ｔの電圧レベルがエンドポイントＺ、Ｒの電圧レベルに従って変更するため、チャージポンプ回路８０の作動過程中に、実際の出力電圧に対するボディエフェクトの影響を大幅に避けることができる。従って、電圧上昇の効率を高めることができる。更に、駆動素子８２ａ、８２ｂは次第に作動し、即ち駆動素子８２ｂが作動する時、駆動素子８２ａのトランジスター９６はターンオフとなって駆動素子８２ｂに影響を与えない。よって一つの駆動素子が作動する時、その隣の駆動素子は作動しないため作動する駆動素子に影響を与えない。
【００５０】
（第２の実施例）
図７に本発明による第２実施例のチャージポンプ回路１００を開示する。図８に、図７におけるチャージポンプ回路１００のタイムシーケンスを開示する。図７によれば、チャージポンプ回路１００はより高いプラス電圧を提供するに用いられ、入力回路１０１と、複数の駆動素子１０２と、出力回路１０３とを含んでなる。チャージポンプ回路１００はチャージポンプ回路８０に使用されるトランジスターをＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスターに取替え、そして駆動素子１０２は複数のキャパシター１０４、１０６と、複数のトランジスター１０８、１１０、１１２とを具える。
【００５１】
ここで、上述の現象を避けるために、チャージポンプ回路１００は作動し始める前に、チャージポンプ回路１００のトランジスター自身の構造によるＰ型ドーピング領域とＮ型ドーピング領域との間の順バイアスによって導通することを防ぐために、各々のトランジスターのボディに接地電圧を入力する。更に、クロックジェネレーター１１４は第一クロック１１５と、第二クロック１１６と、第三クロック１１７と、および第四クロック１１８とを発生して、それぞれ駆動素子１０２に入力する。チャージポンプ回路１００に関する動作を以下に詳述する。
【００５２】
仮に入力回路１０１によって駆動素子１０２のエンドポイントＷに発生する電圧レベルがＶ０であり、かつクロックジェネレーター１１４が出力した高電圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック１１５は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの大きさを増加して（Ｖ０＋Ｖｄｄ）となる。この時に第三クロック１１７は高電圧レベルであって、第四クロック１１８は低電圧レベルである。よって、トランジスター１１０がターンオフして、トランジスター１０８がターンオンする。トランジスター１０８のターンオンに従って、エンドポイントＸの電圧レベルを上昇させキャパシター１０４により多いプラス電荷を貯蔵させる。かつエンドポイントＸの電圧レベルの上昇によってトランジスター１１２がターンオンするため、エンドポイントＹの電圧レベルがエンドポイントＺの電圧レベルに従って変動する。よって、トランジスター１１０において、トランジスター１１２のターンオンについでトランジスター１１０のボディとソースを同じ電圧レベルに近づき、トランジスター１１０の閾値電圧に対するボディエフェクトの影響を更に減少させることができる。
【００５３】
時刻ｔ１において、第三クロック１１７が高電圧レベルから低電圧レベルに降下し、よってトランジスター１０８がターンオフし、かつエンドポイントＺの電圧レベルがＶｄｄに降下する。そして時刻ｔ２において、第四クロック１１８が低電圧レベルから高電圧レベルに上昇する。キャパシター１０４がより多いプラス電荷を貯蔵するため、エンドポイントＸの電圧レベルがＶｄｄに上昇した後、トランジスター１１０がターンオンするだけでなく、トランジスター１１０のゲートとソースとの間の電圧差をキャパシター１０４の影響で増加して、トランジスター１１０がより大きい電流を伝送できる。よって、プラス電荷がトランジスター１１０を介してエンドポイントＷからエンドポイントＺに移り、キャパシター１０６により多いプラス電荷を貯蔵させる。更に、トランジスター１１２がターンオンしてトランジスター１１０のボディエフェクトによる影響が減少するため、エンドポイントＺの電圧レベルが容易に（Ｖ０＋２Ｖｄｄ）に近づく。時刻ｔ３において、第四クロック１１８は高電圧レベルから低電圧レベルに降下するため、エンドポイントＸの電圧レベルがＶｄｄに降下してトランジスター１１０にターンオフさせる。そして次段階の駆動素子１０２によってエンドポイントＺでの出力信号を処理する。時刻ｔ４において、第三クロック１１７は低電圧レベルから高電圧レベルに上昇するため、エンドポイントＺの電圧レベルがＶｄｄに増加して（Ｖ０＋２Ｖｄｄ）となる。最後に、上述のチャージポンプ回路８０の作動過程のように、時刻ｔ０から時刻ｔ７までの時間を経って、チャージポンプ回路１００では、エンドポイントＲの電圧レベルが（Ｖ０＋２Ｖｄｄ）に近づき、かつ出力回路１０３を介して出力される。
【００５４】
上述のとおり、例えばチャージポンプ回路１００はより数多くの駆動素子１０２を具えれば、より高いプラス電圧を出力することができる。この実施例において、トランジスター１１２のターンオンによってエンドポイントＹの電圧レベルがエンドポイントＺの電圧レベルに従って変更するため、チャージポンプ回路１００の作動過程中に、実際の出力電圧に対するボディエフェクトの影響を大幅に避けることができる。従って、電圧上昇の効率を高めることができる。かつ一つの駆動素子が作動する時、その隣の駆動素子は作動しないため作動する駆動素子に影響を与えない。
【００５５】
（第３の実施例）
図９に本発明による第３実施例のチャージポンプ回路１３０を開示する。図９によれば、チャージポンプ回路１３０はチャージポンプ回路８０中の駆動素子８２のトランジスター９８の接続方式を変更し、より高いマイナス電圧を提供するために用いられる。図５に開示するように、チャージポンプ回路８０において、トランジスター９８のゲートがエンドポイントＸに接続され、もしそのゲートがエンドポイントＷに接続された場合、チャージポンプ回路１３０となる。図９に開示するように、チャージポンプ回路１３０の作動方式はチャージポンプ回路８０の作動方式と同じであり、図６に開示するタイムシーケンスで駆動される。同様に、チャージポンプ回路１３０も出力電圧に対するボディエフェクトの影響を減らすことができる。
【００５６】
（第４の実施例）
図１０に本発明による第４実施例のチャージポンプ回路１４０を開示する。図７、図８、及び図１０によれば、チャージポンプ回路１４０はチャージポンプ回路１００中の駆動素子１０２のトランジスター１１２の接続方式を変更し、より高いプラス電圧を提供するために用いられる。図７に開示するように、チャージポンプ回路１００において、トランジスター１１２のゲートがエンドポイントＸに接続され、例えば、そのゲートがエンドポイントＷに接続された場合、チャージポンプ回路１４０となる。図１０に開示するように、チャージポンプ回路１４０の作動方式はチャージポンプ回路１００の作動方式と同じであり、図８に開示するタイムシーケンスで駆動される。同様に、チャージポンプ回路１４０も出力電圧に対するボディエフェクトの影響を減らすことができる。
【００５７】
尚、上記チャージポンプ回路は、上記の構成に限定されることなく、当業者のなし得る修正、もしくは変更されたチャージポンプ回路に対しても適応可能であり、また、本発明に対して同等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００５８】
【発明の効果】
本発明によるチャージポンプ回路の駆動素子には、各々のトランジスターのボディが互いに接続して、該ボディの電圧レベルは電圧上昇の過程においてそれぞれの駆動素子の出力電圧に従って変動する。プラス電圧のチャージポンプ回路にとって、この発明によるチャージポンプ回路は出力電圧を毎段階の駆動素子に従って上昇すると同時に、駆動素子中のトランジスターのボディの電圧も出力電圧に従って上昇する。よって、トランジスターのボディとソースとの間の電圧差を減らしてボディエフェクトを避け、最後に出力電圧がボディエフェクトの影響を受けて大幅に減ることはない。同様に、マイナス電圧のチャージポンプ回路にとって、この発明によるチャージポンプ回路は出力電圧を毎段階の駆動素子に従って降下する同時に、駆動素子中のトランジスターのボディの電圧も出力電圧に従って降下する。よって、トランジスターのボディとソースとの間の電圧差を減らして出力電圧に対するボディエフェクトの影響を減らすことができる。このため、この発明によるチャージポンプ回路はトランジスターに対するボディエフェクトの影響を減らすことができ、出力電圧がボディエフェクトの影響を受けて減ることをしないで、更に電圧上昇の効率を高める効果を有する。
【図面の簡単な説明】
【図１】従来のイーピーロムの構造を表わす説明図である。
【図２】図１に開示するイーピーロムの駆動回路を表わす説明図である。
【図３】図２に開示するプラスチャージポンプ回路を表わす説明図である。
【図４】図２に開示するクロックジェネレーターのタイムシーケンスを表わす説明図である。
【図５】本発明による第１実施例のチャージポンプ回路を表わす説明図である。
【図６】図５に開示するチャージポンプ回路のタイムシーケンスを表わす説明図である。
【図７】本発明による第２実施例のチャージポンプ回路を表わす説明図である。
【図８】図７に開示するチャージポンプ回路のタイムシーケンスを表わす説明図である。
【図９】本発明による第３実施例のチャージポンプ回路を表わす説明図である。
【図１０】本発明による第４実施例のチャージポンプ回路を表わす説明図である。
【符号の説明】
１０ イーピーロム
１２ 基板
１４ ソース
１６ ドレイン
１８ フローティングゲート
２０ コントロールゲート
２２ チャネル
２４ 酸化層
３０ 駆動回路
３２ メモリアレイ
３４、３８、１１４ クロックジェネレーター
３６ プラスチャージポンプ回路
３８ マイナスチャージポンプ回路
４０ アドレスデコーダー
４２ メモリセル
４３ 電源供給手段
４４、４６、４８、５０、５２、９４、９５、９６、９７、９８、９９、１０８、１１０、１１２ トランジスター
５４、５６、５８、６０、６２、９０、９１、９２、９３、１０４、１０６キャパシター
６４、８５、１１５ 第一クロック
６６、８６、１１６ 第二クロック
８０、１００、１３０、１４０ チャージポンプ回路
８１、１０１ 入力回路
８２ａ、８２ｂ、１０２ 駆動素子
８３、１０３ 出力回路
８７、１１７ 第三クロック
８８、１１８ 第四クロック
４２ Ｎ型金属酸化膜半導体トランジスター
【発明の属する技術分野】
この発明は、チャージポンプ回路に関し、特にボディエフェクトの影響を除くチャージポンプ回路に関する。
【０００２】
【従来の技術】
図１に従来のイーピーロム（erasable and programmable read-only memory：ＥＰＲＯＭと称する）１０の構造を開示する。図１によれば、イーピーロム１０は基板１２と、ソース１４と、ドレイン１６と、フローティングゲート１８と、及びコントロールゲート２０とを含んでなる。フローティングゲート１８と基板１２は酸化層２４によって隔離され、基板１２が参考電圧Ｖｂｂに接続される（一般には該参考電圧を接地電圧にする）。例えば、イーピーロム１０はＮ型金属酸化膜半導体（ＮＭＯＳ）構造であれば、基板１２がＰ型ドーピング領域となり、ソース１４とドレイン１６がＮ型ドーピング領域となる。逆に、もしイーピーロム１０はＰ型金属酸化膜半導体（ＰＭＯＳ）構造であれば、基板１２がＮ型ドーピング領域となり、ソース１４とドレイン１６がＰ型ドーピング領域となる。
【０００３】
イーピーロム１０の原理を以下に詳述する。コントロールゲート２０に入力される制御電圧Ｖｃｇはフローティングゲート１８に貯蔵された電子の数を変更でき、よって、チャネル２２を生成することに必要な閾値電圧を変更できる。したがって、読み取る場合に、イーピーロム１０はフローティングゲート１８に貯蔵された電子の数によって二種類の状態に分けられる。即ち、チャネル２２にある電子が、駆動されて酸化層２４を介してフローティングゲート１８に至り、フローティングゲート１８に貯蔵された電子の数を変更する。よって、イーピーロム１０のソース１４とドレイン１６とを導通させるために、コントロールゲート２０に制御電圧Ｖｃｇを入力してフローティングゲート１８のチャネル２２に与える影響を修正し、そしてソース１４とドレイン１６との間に流れる電流を検出して、制御電圧Ｖｃｇの印加においてイーピーロム１０が表わす状態が、“１”か“０”かを判定する。
【０００４】
イーピーロム１０に対してプログラムを行うために、コントロールゲート２０に１０Ｖの制御電圧Ｖｃｇを入力し、ドレイン１６に５Ｖの電圧Ｖｄを入力し、かつソース１４に接地電圧Ｖｓを入力する。電子がチャネル２２を経由してソース１４からドレイン１６へ移動する時、コントロールゲート２０とソース１４との間に生成する電場と、ソース１４とドレイン１６との間に生成する電場により電子がフローティングゲート１８に引きよせられる。逆に、イーピーロム１０に対してデータの消去を行うために、コントロールゲート２０に−１０Ｖの制御電圧Ｖｃｇを入力し、ソース１４に５Ｖの電圧Ｖｓを入力し、かつドレイン１６をフローティングする。コントロールゲート２０がマイナス電圧であって、ソース１４がプラス電圧であるので、コントロールゲート２０とソース１４との間に生成する電場はフローティングゲート１８にある電子を駆動させてソース１４へ引き寄せ、データの消去の効果を達成する。
【０００５】
近年、ポータブル電子製品のニーズの増加に従って、イーピーロム１０の技術が進歩し、マーケットでの需要も増加しつつある。フラッシュメモリは、その例の一つである。ポータブル電子製品は使用時間を延長するために、一般的に低操作電圧によって（例えば３．３Ｖ、もしくは５Ｖ）作動する。なお、上述のように、データの消去とプログラムの過程にそれぞれコントロールゲート２０に−１０Ｖと１０Ｖの制御電圧Ｖｃｇを入力するために、イーピーロム１０にはチャージポンプ回路が使用され、該低操作電圧を用いてデータの消去とプログラムに必要な制御電圧Ｖｃｇを生成する。
【０００６】
図２に、図１によるイーピーロム１０の駆動回路３０を開示する。図２によれば、駆動回路３０がメモリアレイ３２と、クロックジェネレーター３４と、プラスチャージポンプ回路３６と、マイナスチャージポンプ回路３８と、アドレスデコーダー４０とを含んでなる。メモリアレイ３２は、メモリアレイ３２内に配列された複数のメモリセル４２を具え、アドレスデコーダー４０によってメモリアレイ３２のそれぞれのメモリセル４２を処理する。駆動回路３０は、電源供給手段４３によって必要な操作電圧Ｖｄｄを提供するため、もし操作電圧Ｖｄｄは低電圧レベル（例えば３．３Ｖ）であれば、操作電圧Ｖｄｄによってメモリセル４２に対してデータの消去とプログラムを行うことができなくなる。従って、プラスチャージポンプ回路３６によってメモリセル４２をプログラムする必要なプラス電圧（例えば１０Ｖ）を提供し、マイナスチャージポンプ回路３８によってメモリセル４２内のデータを消去するために必要なマイナス電圧（例えば−１０Ｖ）を提供することにする。また、プラスチャージポンプ回路３６とマイナスチャージポンプ回路３８との操作を制御するために、クロックジェネレーター３４によって非重合（non-overlapping）クロック信号が生成され、プラスチャージポンプ回路３６とマイナスチャージポンプ回路３８とが駆動される。その原理を以下に詳述する。
【０００７】
図３に、図２によるプラスチャージポンプ回路３６を開示する。図４に、図２によるクロックジェネレーター３４のクロック信号を開示する。図３、４によれば、プラスチャージポンプ回路３６は複数のトランジスター４４、４６、４８、５０、５２と、複数のキャパシター５４、５６、５８、６０、６２とを含んでなり、トランジスター４４、４６、４８、５０、５２が金属酸化膜半導体（ＭＯＳと称する）トランジスターである。クロックジェネレーター３４はキャパシター５４、５８に入力される第一クロック６４と、キャパシター５６、６０に入力される第二クロック６６とを生成し、かつ第一クロック６４の高低電圧レベルの電圧差および第二クロック６６の高低電圧レベルの電圧差が、プラスチャージポンプ回路３６の操作電圧Ｖｄｄと同じ大きさを持つ。図４に開示するように、時刻ｔ０において、トランジスター４４が導通して操作電圧Ｖｄｄによってキャパシター５４に対して充電する。トランジスター４４が出力電圧で電圧降下Ｖｔを発生するため、エンドポイントＡの電圧は（Ｖｄｄ−Ｖｔ）となる。
【０００８】
時刻ｔ１において、第一クロック６４は振幅がＶｄｄであるパルスを発生し、第二クロック６６は低電圧レベルであるため、エンドポイントＡの電圧は（２Ｖｄｄ−Ｖｔ）となる。よって、トランジスター４６が導通してエンドポイントＡの電圧（２Ｖｄｄ−Ｖｔ）によってキャパシター５６に対して充電すると、エンドポイントＢの電圧は（２Ｖｄｄ−２Ｖｔ）となる。このように、最後にエンドポイントＣの電圧は（５Ｖｄｄ−５Ｖｔ）となり、操作電圧Ｖｄｄより大きい電圧（５Ｖｄｄ−５Ｖｔ）を得ることができる。
【０００９】
但し、一般的には、トランジスター４４、４６、４８、５０、５２の基板（substrate）（即ちボディである）は接地電圧に接続され、トランジスター４４、４６、４８、５０、５２のボディとソースとの間に電圧差によってボディエフェクトが起こる。よって、トランジスター４４、４６、４８、５０、５２が導通する時に出力電圧の電圧降下が（Ｖｔ＋ｄＶ）に増加する。ここにｄＶは、ボディエフェクトによるＶｔの増加量である。このため、キャパシター５４、５６、５８、６０、６２の両端を跨ぐ電圧差が徐々に上昇する時に、ボディとソースとの間の電圧差もそれに従って増加する。よって、トランジスター４４、４６、４８、５０、５２が導通する時の出力電圧で発生する有効電圧上昇が減り、ボディエフェクトによって出力電圧に対して悪い影響を与える。即ち、電圧を上昇させる過程に、ボディエフェクトによって実際に電圧上昇の効率が低い。
【００１０】
【発明が解決しようとする課題】
従って、本発明は、上記の問題点を解決し、ボディエフェクトの影響を防ぎ、電圧上昇の効率を改善できるチャージポンプ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００１２】
また、前記駆動素子は、第一期間において、前記第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づけ、第二期間において、前記第一トランジスターがターンオフとなり、第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づけ、そして第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなることによって、この発明の課題であるボディエフェクトの影響を防ぐチャージポンプ回路が得られる。
【００１３】
以下、本発明について具体的に説明する。
【００１４】
請求項１に記載のチャージポンプ回路は、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００１５】
請求項２に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、クロックジェネレーターを更に含み、前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動する。
【００１６】
請求項３に記載のチャージポンプ回路は、請求項１における駆動素子が、第一期間において、前記第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づける。
【００１７】
請求項４に記載のチャージポンプ回路は、請求項３における駆動素子が、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなる。
【００１８】
請求項５に記載のチャージポンプ回路は、請求項４における駆動素子が、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づける。
【００１９】
請求項６に記載のチャージポンプ回路は、請求項５における駆動素子が、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなる。
【００２０】
請求項７に記載のチャージポンプ回路は、請求項６における第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなる。
【００２１】
請求項８に記載のチャージポンプ回路は、請求項１におけるトランジスターが、Ｐ型金属酸化膜半導体トランジスターである。
【００２２】
請求項９に記載のチャージポンプ回路は、請求項１におけるトランジスターが、Ｎ型金属酸化膜半導体トランジスターである。
【００２３】
請求項１０に記載のチャージポンプ回路は、請求項１におけるトランジスターが、三重ウェルの構造を具える。
【００２４】
請求項１１に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、前記複数の駆動素子の前端に接続する入力素子を更に具え、前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２５】
請求項１２に記載のチャージポンプ回路は、請求項１におけるチャージポンプ回路が、前記複数の駆動素子の後端に接続する出力素子を更に具え、前記出力素子は、前記駆動素子の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２６】
請求項１３に記載のチャージポンプ回路は、カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記入力端に接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００２７】
請求項１４に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、クロックジェネレーターを更に含み、前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動する。
【００２８】
請求項１５に記載のチャージポンプ回路は、請求項１３における駆動素子が、第一期間において、前記駆動素子の第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づける。
【００２９】
請求項１６に記載のチャージポンプ回路は、請求項１５における駆動素子が、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなる。
【００３０】
請求項１７に記載のチャージポンプ回路は、請求項１６における駆動素子が、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づける。
【００３１】
請求項１８に記載のチャージポンプ回路は、請求項１７における駆動素子が、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなる。
【００３２】
請求項１９に記載のチャージポンプ回路は、請求項１８における第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなる。
【００３３】
請求項２０に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、Ｐ型金属酸化膜半導体トランジスターである。
【００３４】
請求項２１に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、Ｎ型金属酸化膜半導体トランジスターである。
【００３５】
請求項２２に記載のチャージポンプ回路は、請求項１３におけるトランジスターが、三重ウェルの構造を具える。
【００３６】
請求項２３に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、前記複数の駆動素子の前端に接続する入力素子を更に具え、前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具える。
【００３７】
請求項２４に記載のチャージポンプ回路は、請求項１３におけるチャージポンプ回路が、前記複数の駆動素子の後端に接続する出力素子を更に具え、前記出力素子は前記駆動素子の一の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具える。
【００３８】
【発明の実施の形態】
この発明は、ボディエフェクトの影響を除くチャージポンプ回路を提供するものであって、前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなる。
【００３９】
かかるチャージポンプ回路の構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００４０】
（第１の実施例）
図５に本発明による第１実施例のチャージポンプ回路８０を開示する。図６に、図５におけるチャージポンプ回路８０のタイムシーケンスを開示する。チャージポンプ回路８０は、より高いマイナス電圧を提供することに用いられ、入力回路８１と、複数の駆動素子８２ａ、８２ｂと、および出力回路８３とを含んでなる。駆動素子８２ａ、８２ｂはカスケードの方式で互いに接続され、かつ駆動素子８２ａ、８２ｂは同様の回路である。即ち、駆動素子８２ａ、８２ｂは同様のデバイスを含むだけでなく、そのデバイスも同様な形式で接続される。以下、関連技術の開示に影響を与えないことを前提として説明するために、二つの駆動素子８２ａ、８２ｂのみ開示する。
【００４１】
駆動素子８２ａは、複数のキャパシター９０、９２と、複数のトランジスター９４、９６、９８とを含んでなる。駆動素子８２ｂは、複数のキャパシター９１、９３と、複数のトランジスター９５、９７、９９とを含んでなる。駆動素子８２ａにあるトランジスター９４、９６、９８はＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスターであり、トランジスター９４のボディがエンドポイントＹに、ゲートがエンドポイントＺに、ドレインがエンドポイントＷに、そしてソースがエンドポイントＸに接続される。トランジスター９６のボディがエンドポイントＹに、ゲートがエンドポイントＸに、ドレインがエンドポイントＷに、そしてソースがエンドポイントＺに接続される。トランジスター９８のボディがエンドポイントＹに、ゲートがエンドポイントＸに、ソースがエンドポイントＹに、そしてドレインがエンドポイントＺに接続される。
【００４２】
更に、クロックジェネレーター８４は第一クロック８５と、第二クロック８６と、第三クロック８７と、および第四クロック８８とを発生し、それぞれ駆動素子８２ａ、８２ｂに入力させる。図６に開示するように、第一クロック８５と、第二クロック８６と、第三クロック８７と、および第四クロック８８は同一の
時刻点で一つだけ電圧レベルの変化が発生する。例えば、この実施例において、クロックジェネレーター８４の発生するクロック信号の振幅は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック８５だけ電圧レベル大きさＶｄｄの変化が発生する。時刻ｔ１において、第三クロック８７だけ電圧レベル大きさＶｄｄの変化が発生する。よって、クロックジェネレーター８４は同一の時刻点で複数のクロック信号に電圧レベルの変化を発生させない。
【００４３】
ここで注意すべき点は、チャージポンプ回路８０が動作し始める前に、チャージポンプ回路８０のトランジスターが自身の構造によるＰ型ドーピング領域とＮ型ドーピング領域との間の順バイアスによって導通することを防ぐために、各々のトランジスターのボディに操作電圧Ｖｄｄを入力して上述の現象を避ける点である。更に、この実施例において、駆動素子８２ａ、８２ｂのトランジスター９４、９５、９６、９７、９８、９９は三重ウェル（triple well）の形式で構成する。チャージポンプ回路８０に関する作動を以下に詳述する。
【００４４】
仮に入力回路８１によって駆動素子８２ａのエンドポイントＷに発生する電圧レベルがＶ０であり、かつクロックジェネレーター８４が出力した高電圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック８５は高電圧レベルから降下し、よってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの大きさで降下して（Ｖ０−Ｖｄｄ）となる。この時に第三クロック８７は低電圧レベルであって、第四クロック８８は高電圧レベルである。よって、トランジスター９６がターンオフして、トランジスター９４がターンオンする。トランジスター９４のターンオンに従って、エンドポイントＸの電圧レベルを降下させキャパシター９０により多いマイナス電荷を貯蔵させる。かつトランジスター９４のボディがエンドポイントＹに接続するため、トランジスター９４がボディエフェクトにほとんど影響されることはない。
【００４５】
時刻ｔ１において、第三クロック８７が低電圧レベルから高電圧レベルに上昇し、よってトランジスター９４がターンオフしてかつエンドポイントＺの電圧レベルがＶｄｄを増加する。そして時刻ｔ２において、第四クロック８８が高電圧レベルから低電圧レベルに降下する。キャパシター９０がより多いマイナス電荷を貯蔵するため、エンドポイントＸの電圧レベルがＶｄｄを降下した後、その電圧レベルの降下によってトランジスター９８がターンオンとなる。トランジスター９８がターンオンとなると、エンドポイントＹの電圧レベルはエンドポイントＺの電圧レベルに従って変動する。例えば、エンドポイントＺの電圧レベルが上昇すると、エンドポイントＹの電圧レベルもトランジスター９８のターンオンによってエンドポイントＺの電圧レベルに従って更に上昇する。このため、トランジスター９６にとって、トランジスター９８のターンオンがトランジスター９６のボディとソースを同じ電圧レベルに近づき、更にボディエフェクトによるトランジスター９６の閾値電圧に対する影響を減らすことができる。
【００４６】
よって、時刻ｔ２から時刻ｔ３までの時間に、トランジスター９６がターンオンするのみならず、トランジスター９６のゲートとソースとの間の電圧差が増加してより大きい電流を伝送できる。よって、プラス電荷はトランジスター９６を介してエンドポイントＺからエンドポイントへ移動し、そしてキャパシター９２はより多いマイナス電荷を貯蔵する。更に、エンドポイントＸの電圧レベルは時刻ｔ２から時刻ｔ３までの時間において、少なくともＶｔの電圧差でエンドポイントＷ、Ｚの電圧レベルより低いため、エンドポイントＷの電圧レベルに閾値電圧Ｖｔの影響が消去され、エンドポイントＷの電圧レベルが（Ｖ０−Ｖｄｄ）に近づく。そして時刻ｔ３において、第四クロック８８は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＸの電圧レベルがＶｄｄを増加してトランジスター９６をターンオフさせる。
【００４７】
上述のとおり、駆動素子８２ａ、８２ｂはカスケードの形式で互いに接続され、駆動素子８２ａは第一段（first stage）回路であって、駆動素子８２ｂは第二段（second stage）回路である。駆動素子８２ｂは駆動素子８２ａのエンドポイントＺで出力する信号に対して次段階の処理を行って用いられる。時刻ｔ４において、第三クロック８７は高電圧レベルから低電圧レベルに降下し、エンドポイントＺの電圧レベルが（Ｖ０−２Ｖｄｄ）に近づく。この時、第一クロック８５は低電圧レベルであって第二クロック８６は高電圧レベルであり、よってトランジスター９７がターンオフしてトランジスター９５がターンオンする。トランジスター９５がターンオンするため、エンドポイントＳの電圧レベルが降下してキャパシター９１により多いマイナス電荷を貯蔵させる。そしてトランジスター９５のボディはエンドポイントＴに接続するので、トランジスター９５に対するボディエフェクトの影響が低い。時刻ｔ５において、第一クロック８５は低電圧レベルから高電圧レベルに上昇するため、トランジスター９５がターンオフしてエンドポイントＲの電圧レベルはＶｄｄを増加する。時刻ｔ６において、第二クロック８６は高電圧レベルから低電圧レベルに降下し、キャパシター９１がより多い電荷を貯蔵するため、エンドポイントＳの電圧レベルがＶｄｄを降下することによってトランジスター９９がターンオンする。トランジスター９９がターンオンすると、エンドポイントＴの電圧レベルがエンドポイントＲの電圧レベルに従って変動する。このため、トランジスター９７において、トランジスター９９のターンオンにより、トランジスター９７のボディとソースとを同じ電圧レベルに近づけると、更にトランジスター９７の閾値電圧Ｖｔに対するボディエフェクトの影響が減少する。よって、トランジスター９７がターンオンするのみならず、トランジスター９７のゲートとソースとの間の電圧差の増加に基づいてトランジスター９７がより大きい電流を伝送でき、かつキャパシター９２に貯蔵するマイナス電荷がトランジスター９７を介して、エンドポイントＺからエンドポイントＲに移り、キャパシター９３がより多いマイナス電荷を貯蔵する。上述のとおり、エンドポイントＺの電圧レベルは（Ｖ０−２Ｖｄｄ）に近づく。時刻ｔ７において、第二クロック８６は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＳの電圧レベルはＶｄｄを増加してトランジスター９７にターンオフさせる。
【００４８】
ここで、時刻ｔ４から時刻ｔ７までの時間に、駆動素子８２ａ中のトランジスター９６は、常にターンオフ状態であり、よって駆動素子８２ｂが動作する時、エンドポイントＺの電圧レベルは駆動素子８２ａの影響を受けなくなる点である。上述のとおり、時刻ｔ０から時刻ｔ７までの時間を経って、駆動素子８２ｂのエンドポイントＲの電圧レベルを（Ｖ０−２Ｖｄｄ）に変更し、最後に出力回路８３を介して出力する。
【００４９】
上述のとおり、もしチャージポンプ回路８０はより数多くの駆動素子８２ａ、８２ｂを具えれば、より低いマイナス電圧を出力することができる。この実施例において、トランジスター９８、９９のターンオンによってエンドポイントＹ、Ｔの電圧レベルがエンドポイントＺ、Ｒの電圧レベルに従って変更するため、チャージポンプ回路８０の作動過程中に、実際の出力電圧に対するボディエフェクトの影響を大幅に避けることができる。従って、電圧上昇の効率を高めることができる。更に、駆動素子８２ａ、８２ｂは次第に作動し、即ち駆動素子８２ｂが作動する時、駆動素子８２ａのトランジスター９６はターンオフとなって駆動素子８２ｂに影響を与えない。よって一つの駆動素子が作動する時、その隣の駆動素子は作動しないため作動する駆動素子に影響を与えない。
【００５０】
（第２の実施例）
図７に本発明による第２実施例のチャージポンプ回路１００を開示する。図８に、図７におけるチャージポンプ回路１００のタイムシーケンスを開示する。図７によれば、チャージポンプ回路１００はより高いプラス電圧を提供するに用いられ、入力回路１０１と、複数の駆動素子１０２と、出力回路１０３とを含んでなる。チャージポンプ回路１００はチャージポンプ回路８０に使用されるトランジスターをＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスターに取替え、そして駆動素子１０２は複数のキャパシター１０４、１０６と、複数のトランジスター１０８、１１０、１１２とを具える。
【００５１】
ここで、上述の現象を避けるために、チャージポンプ回路１００は作動し始める前に、チャージポンプ回路１００のトランジスター自身の構造によるＰ型ドーピング領域とＮ型ドーピング領域との間の順バイアスによって導通することを防ぐために、各々のトランジスターのボディに接地電圧を入力する。更に、クロックジェネレーター１１４は第一クロック１１５と、第二クロック１１６と、第三クロック１１７と、および第四クロック１１８とを発生して、それぞれ駆動素子１０２に入力する。チャージポンプ回路１００に関する動作を以下に詳述する。
【００５２】
仮に入力回路１０１によって駆動素子１０２のエンドポイントＷに発生する電圧レベルがＶ０であり、かつクロックジェネレーター１１４が出力した高電圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄと同じ大きさを持つ。時刻ｔ０において、第一クロック１１５は低電圧レベルから高電圧レベルに上昇し、よってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの大きさを増加して（Ｖ０＋Ｖｄｄ）となる。この時に第三クロック１１７は高電圧レベルであって、第四クロック１１８は低電圧レベルである。よって、トランジスター１１０がターンオフして、トランジスター１０８がターンオンする。トランジスター１０８のターンオンに従って、エンドポイントＸの電圧レベルを上昇させキャパシター１０４により多いプラス電荷を貯蔵させる。かつエンドポイントＸの電圧レベルの上昇によってトランジスター１１２がターンオンするため、エンドポイントＹの電圧レベルがエンドポイントＺの電圧レベルに従って変動する。よって、トランジスター１１０において、トランジスター１１２のターンオンについでトランジスター１１０のボディとソースを同じ電圧レベルに近づき、トランジスター１１０の閾値電圧に対するボディエフェクトの影響を更に減少させることができる。
【００５３】
時刻ｔ１において、第三クロック１１７が高電圧レベルから低電圧レベルに降下し、よってトランジスター１０８がターンオフし、かつエンドポイントＺの電圧レベルがＶｄｄに降下する。そして時刻ｔ２において、第四クロック１１８が低電圧レベルから高電圧レベルに上昇する。キャパシター１０４がより多いプラス電荷を貯蔵するため、エンドポイントＸの電圧レベルがＶｄｄに上昇した後、トランジスター１１０がターンオンするだけでなく、トランジスター１１０のゲートとソースとの間の電圧差をキャパシター１０４の影響で増加して、トランジスター１１０がより大きい電流を伝送できる。よって、プラス電荷がトランジスター１１０を介してエンドポイントＷからエンドポイントＺに移り、キャパシター１０６により多いプラス電荷を貯蔵させる。更に、トランジスター１１２がターンオンしてトランジスター１１０のボディエフェクトによる影響が減少するため、エンドポイントＺの電圧レベルが容易に（Ｖ０＋２Ｖｄｄ）に近づく。時刻ｔ３において、第四クロック１１８は高電圧レベルから低電圧レベルに降下するため、エンドポイントＸの電圧レベルがＶｄｄに降下してトランジスター１１０にターンオフさせる。そして次段階の駆動素子１０２によってエンドポイントＺでの出力信号を処理する。時刻ｔ４において、第三クロック１１７は低電圧レベルから高電圧レベルに上昇するため、エンドポイントＺの電圧レベルがＶｄｄに増加して（Ｖ０＋２Ｖｄｄ）となる。最後に、上述のチャージポンプ回路８０の作動過程のように、時刻ｔ０から時刻ｔ７までの時間を経って、チャージポンプ回路１００では、エンドポイントＲの電圧レベルが（Ｖ０＋２Ｖｄｄ）に近づき、かつ出力回路１０３を介して出力される。
【００５４】
上述のとおり、例えばチャージポンプ回路１００はより数多くの駆動素子１０２を具えれば、より高いプラス電圧を出力することができる。この実施例において、トランジスター１１２のターンオンによってエンドポイントＹの電圧レベルがエンドポイントＺの電圧レベルに従って変更するため、チャージポンプ回路１００の作動過程中に、実際の出力電圧に対するボディエフェクトの影響を大幅に避けることができる。従って、電圧上昇の効率を高めることができる。かつ一つの駆動素子が作動する時、その隣の駆動素子は作動しないため作動する駆動素子に影響を与えない。
【００５５】
（第３の実施例）
図９に本発明による第３実施例のチャージポンプ回路１３０を開示する。図９によれば、チャージポンプ回路１３０はチャージポンプ回路８０中の駆動素子８２のトランジスター９８の接続方式を変更し、より高いマイナス電圧を提供するために用いられる。図５に開示するように、チャージポンプ回路８０において、トランジスター９８のゲートがエンドポイントＸに接続され、もしそのゲートがエンドポイントＷに接続された場合、チャージポンプ回路１３０となる。図９に開示するように、チャージポンプ回路１３０の作動方式はチャージポンプ回路８０の作動方式と同じであり、図６に開示するタイムシーケンスで駆動される。同様に、チャージポンプ回路１３０も出力電圧に対するボディエフェクトの影響を減らすことができる。
【００５６】
（第４の実施例）
図１０に本発明による第４実施例のチャージポンプ回路１４０を開示する。図７、図８、及び図１０によれば、チャージポンプ回路１４０はチャージポンプ回路１００中の駆動素子１０２のトランジスター１１２の接続方式を変更し、より高いプラス電圧を提供するために用いられる。図７に開示するように、チャージポンプ回路１００において、トランジスター１１２のゲートがエンドポイントＸに接続され、例えば、そのゲートがエンドポイントＷに接続された場合、チャージポンプ回路１４０となる。図１０に開示するように、チャージポンプ回路１４０の作動方式はチャージポンプ回路１００の作動方式と同じであり、図８に開示するタイムシーケンスで駆動される。同様に、チャージポンプ回路１４０も出力電圧に対するボディエフェクトの影響を減らすことができる。
【００５７】
尚、上記チャージポンプ回路は、上記の構成に限定されることなく、当業者のなし得る修正、もしくは変更されたチャージポンプ回路に対しても適応可能であり、また、本発明に対して同等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００５８】
【発明の効果】
本発明によるチャージポンプ回路の駆動素子には、各々のトランジスターのボディが互いに接続して、該ボディの電圧レベルは電圧上昇の過程においてそれぞれの駆動素子の出力電圧に従って変動する。プラス電圧のチャージポンプ回路にとって、この発明によるチャージポンプ回路は出力電圧を毎段階の駆動素子に従って上昇すると同時に、駆動素子中のトランジスターのボディの電圧も出力電圧に従って上昇する。よって、トランジスターのボディとソースとの間の電圧差を減らしてボディエフェクトを避け、最後に出力電圧がボディエフェクトの影響を受けて大幅に減ることはない。同様に、マイナス電圧のチャージポンプ回路にとって、この発明によるチャージポンプ回路は出力電圧を毎段階の駆動素子に従って降下する同時に、駆動素子中のトランジスターのボディの電圧も出力電圧に従って降下する。よって、トランジスターのボディとソースとの間の電圧差を減らして出力電圧に対するボディエフェクトの影響を減らすことができる。このため、この発明によるチャージポンプ回路はトランジスターに対するボディエフェクトの影響を減らすことができ、出力電圧がボディエフェクトの影響を受けて減ることをしないで、更に電圧上昇の効率を高める効果を有する。
【図面の簡単な説明】
【図１】従来のイーピーロムの構造を表わす説明図である。
【図２】図１に開示するイーピーロムの駆動回路を表わす説明図である。
【図３】図２に開示するプラスチャージポンプ回路を表わす説明図である。
【図４】図２に開示するクロックジェネレーターのタイムシーケンスを表わす説明図である。
【図５】本発明による第１実施例のチャージポンプ回路を表わす説明図である。
【図６】図５に開示するチャージポンプ回路のタイムシーケンスを表わす説明図である。
【図７】本発明による第２実施例のチャージポンプ回路を表わす説明図である。
【図８】図７に開示するチャージポンプ回路のタイムシーケンスを表わす説明図である。
【図９】本発明による第３実施例のチャージポンプ回路を表わす説明図である。
【図１０】本発明による第４実施例のチャージポンプ回路を表わす説明図である。
【符号の説明】
１０ イーピーロム
１２ 基板
１４ ソース
１６ ドレイン
１８ フローティングゲート
２０ コントロールゲート
２２ チャネル
２４ 酸化層
３０ 駆動回路
３２ メモリアレイ
３４、３８、１１４ クロックジェネレーター
３６ プラスチャージポンプ回路
３８ マイナスチャージポンプ回路
４０ アドレスデコーダー
４２ メモリセル
４３ 電源供給手段
４４、４６、４８、５０、５２、９４、９５、９６、９７、９８、９９、１０８、１１０、１１２ トランジスター
５４、５６、５８、６０、６２、９０、９１、９２、９３、１０４、１０６キャパシター
６４、８５、１１５ 第一クロック
６６、８６、１１６ 第二クロック
８０、１００、１３０、１４０ チャージポンプ回路
８１、１０１ 入力回路
８２ａ、８２ｂ、１０２ 駆動素子
８３、１０３ 出力回路
８７、１１７ 第三クロック
８８、１１８ 第四クロック
４２ Ｎ型金属酸化膜半導体トランジスター
Claims (24)
- カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、
前記駆動素子は、入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、
前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、
前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とするチャージポンプ回路。 - 前記チャージポンプ回路は、クロックジェネレーターを更に含み、
前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動することを特徴とする請求項１記載のチャージポンプ回路。 - 前記駆動素子は、第一期間において、前記第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づけることを特徴とする請求項１記載のチャージポンプ回路。
- 前記駆動素子は、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなることを特徴とする請求項３記載のチャージポンプ回路。
- 前記駆動素子は、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づけることを特徴とする請求項４記載のチャージポンプ回路。
- 前記駆動素子は、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなることを特徴とする請求項５記載のチャージポンプ回路。
- 前記第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなることを特徴とする請求項６記載のチャージポンプ回路。
- 前記トランジスターが、Ｐ型金属酸化膜半導体トランジスターであることを特徴とする請求項１記載のチャージポンプ回路。
- 前記トランジスターが、Ｎ型金属酸化膜半導体トランジスターであることを特徴とする請求項１記載のチャージポンプ回路。
- 前記トランジスターが、三重ウェルの構造を具えることを特徴とする請求項１記載のチャージポンプ回路。
- 前記チャージポンプ回路は、前記複数の駆動素子の前端に接続する入力素子を更に具え、
前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、
前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、
前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とする請求項１記載のチャージポンプ回路。 - 前記チャージポンプ回路は、前記複数の駆動素子の後端に接続する出力素子を更に具え、
前記出力素子は、前記駆動素子の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、
前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とする請求項１記載のチャージポンプ回路。 - カスケードの形式で互いに接続する複数の駆動素子を含むチャージポンプ回路であって、前記駆動素子は入力端と、出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、
前記第一トランジスターは、前記第二ノードに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、
前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第三トランジスターは、前記第二ノードに接続される基板と、前記入力端に接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とするチャージポンプ回路。 - 前記チャージポンプ回路は、クロックジェネレーターを更に含み、
前記クロックジェネレーターは、前記第一及び第二キャパシターに接続し、クロック信号を発生して前記第一と第二キャパシターに入力することによって、次第に前記駆動素子を駆動することを特徴とする請求項１３記載のチャージポンプ回路。 - 前記駆動素子は、第一期間において、前記駆動素子の第一トランジスターがターンオンして前記第一ノードの電圧レベルを前記入力端の電圧レベルに近づけることを特徴とする請求項１３記載のチャージポンプ回路。
- 前記駆動素子は、前記第一期間の後の第二期間において、前記第一トランジスターがターンオフとなることを特徴とする請求項１５記載のチャージポンプ回路。
- 前記駆動素子は、前記第二期間の後の第三期間において、前記第二トランジスターがターンオンして前記出力端の電圧レベルを前記入力端の電圧レベルに近づけ、かつ前記第三トランジスターがターンオンして前記第二ノードと前記出力端との電圧レベルを同じレベルに近づけることを特徴とする請求項１６記載のチャージポンプ回路。
- 前記駆動素子は、前記第三期間の後の第四期間において、前記第二トランジスターと前記第三トランジスターがターンオフとなることを特徴とする請求項１７記載のチャージポンプ回路。
- 前記第一、第二、第三、及び第四期間において、前記駆動素子に接続する隣接の駆動素子の第二トランジスターがターンオフとなることを特徴とする請求項１８記載のチャージポンプ回路。
- 前記トランジスターが、Ｐ型金属酸化膜半導体トランジスターであることを特徴とする請求項１３記載のチャージポンプ回路。
- 前記トランジスターが、Ｎ型金属酸化膜半導体トランジスターであることを特徴とする請求項１３記載のチャージポンプ回路。
- 前記トランジスターが、三重ウェルの構造を具えることを特徴とする請求項１３記載のチャージポンプ回路。
- 前記チャージポンプ回路は、前記複数の駆動素子の前端に接続する入力素子を更に具え、
前記入力素子は、入力端と、前記駆動素子の入力端に接続される出力端と、第一ノードと、第二ノードと、前記第一ノードに接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターと、第三トランジスターとを含んでなり、
前記第一トランジスターは、電圧レベルに接続される基板と、前記出力端に接続されるゲートと、前記入力端に接続されるドレインと、前記第一ノードに接続されるソースとを具え、
前記第二トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第三トランジスターは、前記第二ノードに接続される基板と、前記第一ノードに接続されるゲートと、前記第二ノードに接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とする請求項１３記載のチャージポンプ回路。 - 前記チャージポンプ回路は、前記複数の駆動素子の後端に接続する出力素子を更に具え、
前記出力素子は前記駆動素子の一の出力端に接続される入力端と、出力端と、前記入力端に接続される第一キャパシターと、前記出力端に接続される第二キャパシターと、第一トランジスターと、第二トランジスターとを含んでなり、
前記第一トランジスターは、基板と、前記入力端に接続されるゲートと、前記入力端に接続されるドレインと、前記出力端に接続されるソースとを具え、
前記第二トランジスターは、前記第一トランジスターの基板に接続される基板と、前記第一トランジスターのゲートに接続されるゲートと、前記第一トランジスターの基板に接続されるソースと、前記出力端に接続されるドレインとを具えることを特徴とする請求項１３記載のチャージポンプ回路。
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