CN106158018B - 非易失性记忆胞结构及其装置 - Google Patents

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Abstract

非易失性记忆胞结构及其装置。本发明提供非易失性记忆胞结构及其非易失性存储器装置。非易失性记忆胞结构包括基板、第一井区、第二井区、第三井区、至少一第一晶体管、第二晶体管以及第三晶体管。第一至第三井区配置在基板上。第一至第三晶体管依序形成在第一至该第三井区上。该第一至该第三晶体管串联耦接。其中，第一晶体管控制端为浮接，第二晶体管控制端接收偏压电压，第三晶体管控制端耦接至字线信号。另外，第三井区及第二井区为相同形式，且第一井区形式与第三井区的形式互补。

Description

非易失性记忆胞结构及其装置
技术领域
本发明涉及一种非易失性记忆胞结构(non-volatile memory cell structure)及其装置，且特别涉及一种非易失性记忆胞结构及能以较低工作电压进行运作的非易失性存储器装置。
背景技术
在已知的技术领域中，浮动式栅极非易失性存储器由多个输入输出(I/O)型的金属氧化物半导体场效应晶体管(MOSFET)实现。传统上非易失性存储器的工作电压不能被降低至低于1.5V。由于输入输出型的金属氧化物半导体场效应晶体管最低的阈值电压在0.9V左右，其低工作电压(例如1.0V)的架构限制了传统非易失性存储器的效用。
一些已知技术提出利用升压的方法来解决上述低工作电压架构的问题。已知的方法是将工作电压提高(例如至1.2V)，而将此高电压提供至非易失性存储器。这使得非易失性存储器必须运作在高电压下，因而导致其电路大小且其能量消耗量大。
发明内容
本发明提供一种非易失性记忆胞结构及其装置，可以通过低电压组件来实现，而使得非易失性存储器装置(non-volatile memory apparatus，又称之为“非易失性记忆装置”)的电路大小较小，且能量消耗可以较低。
本发明的一实施例提出一种非易失性记忆胞结构，包括基板、第一井区、第二井区、第三井区、至少一第一晶体管、第二晶体管以及第三晶体管。第一至第三井区配置在基板上。第一至第三晶体管依序形成在第一至第三井区上。第一晶体管具有第一端耦接至源极线信号。第二晶体管具有第一端耦接至第一晶体管的第二端。第三晶体管具有第一端耦接至第二晶体管的第二端，以及第三晶体管具有第二端耦接至位线信号。其中，第一晶体管控制端为浮接的，第二晶体管控制端接收偏压电压，第三晶体管控制端耦接至字线信号。另外，第三井区及第二井区为相同形式，且第一井区形式与第三井区的形式互补。
本发明的一实施例提出一种非易失性存储器装置，包括多个非易失式记忆胞结构。非易失式记忆胞结构以阵列排列。非易失式记忆胞结构包括基板、第一井区、第二井区、第三井区、至少一第一晶体管、第二晶体管以及第三晶体管。第一至第三井区配置在该基板上。第一至第三晶体管依序形成在第一至第三井区上。第一晶体管具有第一端耦接至源极线信号。第二晶体管具有第一端耦接至第一晶体管的第二端。第三晶体管具有第一端耦接至第二晶体管的第二端，以及第三晶体管具有第二端耦接至位线信号。其中，第一晶体管控制端为浮接的，第二晶体管控制端接收偏压电压，第三晶体管控制端耦接至字线信号。另外，第三井区及第二井区为相同形式，且第一井区形式与第三井区形式的互补。
基于上述，在本发明的实施例的非易失性记忆胞结构及其装置中，由于第二晶体管作为分压晶体管，其阻隔来自源极线信号的高电压。因此第三晶体管可以通过较低操作电压的晶体管来实现。举例而言，第三晶体管可以通过内核(core)晶体管(又称之为“核心晶体管”)而非输入输出型的(I/O)晶体管来实现，因而使得非易失性存储器装置的电路大小较小，且能源消耗量较低。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示本发明一实施例的非易失性记忆胞结构的示意图。
图2绘示非易失性记忆胞结构100的等效电路图。
图3绘示本发明一实施例的非易失性记忆胞结构的等效电路图。
图4绘示本发明另一实施例的非易失性记忆胞结构的示意图。
图5绘示非易失性记忆胞结构400的等效电路图。
图6绘示本发明一实施例的非易失性记忆胞结构的等效电路图。
图7A～7D绘示本发明的其他实施例的非易失性存储器装置的示意图。
图8A绘示本发明一实施例的一部分的电压产生器730的等效电路图。
图8B绘示偏压电压产生电路800的波形图。
图9绘示本发明一实施例的一部分的电压产生器730的等效电路图。
【符号说明】
100、400、600、700、MC1_11-MC1_33、MC2_11-MC2_33、MC3_11-MC3_33：非易失性记忆胞结构
110、410：基板
121、122、421、422、423：井区
131、132、133、134、135、136、431、432、433、434、436、437：掺杂区
450：深掺杂井区层
610：字线驱动器
71、72、73、700：非易失性存储器装置
710、711、712、713：存储器阵列(记忆阵列)
720：Y路径电路
730：电压产生器
740：感测放大器
750：X解码器
800：偏压电压产生电路
900：参考电压产生电路
BL：位线信号
BL1-BL3：位线
C1：电容
CA：第一控制信号
CB：第二控制信号
CBB：反相第二控制信号
CLOAD：负载电容
GO1、GO2、GO3：栅极氧化层
IV1：反相器
MP、N1、N2、N3、N4、N5、T1、T2、T3：晶体管
OE：输出端
PO1、PO2、PO3：多晶硅栅极
R1-R3：电阻
SL：源极线信号
T1、T2、T3：时间点
VBP：偏压电压
VBST、VEP：电压
VDD、VPP：工作电压
VPW：参考电压
VSS：参考接地
WIR1、WIR2、WIR3：导线
WL、WLN1、WLN2、WLN3：字线信号
YP：Y解码信号
具体实施方式
图1绘示本发明一实施例的非易失性记忆胞结构的示意图。请参考图1，非易失性记忆胞结构100包括基板110、井区121、井区122，以及晶体管T1-T3。井区121以及井区122配置在基板110上。晶体管T3以及晶体管T2形成在井区121上，而晶体管T1形成在井区122上。另外，晶体管T1的第一端耦接至源极线信号SL，且晶体管T1的第二端经由导线WIR1耦接至晶体管T2的第二端。晶体管T1控制端为浮接的。在本实施例中，晶体管T1包括多晶硅栅极PO1、栅极氧化层GO1以及掺杂区135至136。掺杂区135及掺杂区136位于井区122，栅极氧化层GO1覆盖井区122在掺杂区135至136的中间区域，而多晶硅栅极PO1覆盖栅极氧化层GO1。基板110可以为P型基板。晶体管T1可以为具有浮接多晶硅栅极PO1的P型金属氧化物半导体场效应晶体管(MOSFET)。而晶体管T1用以通过存储电荷来存储数据。另外，掺杂区135至136为P+掺杂区，而井区122为N型井区。
在本实施例中，掺杂区136形成晶体管T1的第一端，而掺杂区136耦接至源极线信号SL。掺杂区135形成晶体管T1的第二端，而掺杂区135耦接至导线WIR1。另外，多晶硅栅极PO1形成晶体管T1的控制端，且多晶硅栅极PO1为浮接的。
第二个晶体管T2包括多晶硅栅极PO2、栅极氧化层GO2以及掺杂区133至134。掺杂区133至134位于井区121，栅极氧化层GO2覆盖在井区121于掺杂区133至134之间的区域之上，且多晶硅栅极PO2覆盖在栅极氧化层GO2上。晶体管T2可以是一个N型金属氧化物半导体场效应晶体管。另外，掺杂区133至134可以是N+掺杂区，而井区121可以为P型井区。第三个晶体管T3包括多晶硅栅极PO3、栅极氧化层GO3以及掺杂区131至133。掺杂区131至133位于井区121，栅极氧化层GO3覆盖在井区121于掺杂区132至133之间的区域之上，且多晶硅栅极PO3覆盖在栅极氧化层GO3上。晶体管T3可以是一个N型金属氧化物半导体场效应晶体管。另外，掺杂区132可以是N+掺杂区，而掺杂区131可以为P+掺杂区。
晶体管T2以及T3共用掺杂区133作为其电极，而掺杂区133形成晶体管T2的第二端以及晶体管T3的第一端。掺杂区134形成晶体管T2的第一端，且掺杂区134耦接至导线WIR1。晶体管T2的多晶硅栅极PO2形成晶体管T2的控制端，且多晶硅栅极PO2耦接至偏压电压VBP。晶体管T2的第二端通过共用的掺杂区133耦接至晶体管T3的第一端。除此之外，多晶硅栅极PO3形成晶体管T3的控制端，且多晶硅栅极PO3耦接至字线信号WL。掺杂区132形成晶体管T3的第一端，且掺杂区132耦接至位线信号BL。另外，掺杂区131形成晶体管T3及T2的基极，且掺杂区131耦接至参考接地VSS。
请参考图1以及图2，图2绘示非易失性记忆胞结构100的等效电路图。在图2中，晶体管T2串联耦接在晶体管T1与晶体管T3之间，且晶体管T2用以作为电压分压晶体管来阻挡来自源极线信号SL的高电压。详言之，当晶体管接收到高电压值的源极线信号时，晶体管T2降低来自源极线信号SL的高电压值且防止晶体管T3直接承受此高电压值。在本实施例中，晶体管T1可以是输入输出类型的P型金属氧化物半导体场效应晶体管，其可以承受高电压以进行运作。晶体管T2可以是一个具有额定或低阈值电压的输入输出N型金属氧化物半导体场效应晶体管。当晶体管T2为具有额定阈值电压的输入输出N型金属氧化物半导体场效应晶体管时，偏压电压VBP的电压值高于非易失性记忆胞结构100的工作电压VDD的电压值。除此之外，当晶体管T2为具有低阈值电压的输入输出N型金属氧化物半导体场效应晶体管时，工作电压VDD即设定为偏压电压VBP。
当晶体管T3没有承受来自源极线信号的高电压值时，晶体管T3可以为具较小工作电压的内核(又称之为“核心”)N型金属氧化物半导体场效应晶体管所组成。由于本领域的技术人员了解内核(核心)金属氧化物半导体场效应晶体管的电路大小小于输入输出金属氧化物半导体场效应晶体管的电路大小。因此非易失性记忆胞结构100的电路尺寸可以被缩减。
请参考图3，图3绘示本发明一实施例的非易失性记忆胞结构(non-volatilememory cell structure)的等效电路图。在图3中，多个晶体管T1_1至T1_3取代图2中的晶体管T1。晶体管T1_1至T1_3的栅极皆为浮接的，且用以存储电荷来存储数据。此外，晶体管T1_1至T1_3的数量可由设计者更改，并不受限于此。
请参考图4，图4绘示本发明另一实施例的非易失性记忆胞结构的示意图。非易失性记忆胞结构400包括基板410、深掺杂井区层450、井区421至423，以及晶体管T1至T3。深掺杂井区层450配置在基板410之上，且井区421至423位于深掺杂井区层450之上。晶体管T2及T3分别形成在井区421及422之上，且晶体管T1形成在井区423之上。值得注意的是，井区421和井区422为隔离的。在晶体管T1中，形成自掺杂区437的第一端耦接源极线信号SL，而形成自掺杂区436的第二端经由导线WIR2耦接晶体管T2，且形成自多晶硅栅极PO1的控制端是浮接的。在晶体管T2中，形成自掺杂区434的第一端经由导线WIR2耦接晶体管T1的第二端，形成自掺杂区433的第二端经由导线WIR3耦接晶体管T3，而形成自多晶硅栅极PO2的控制端耦接工作电压VDD，且形成自掺杂区435的基极耦接参考电压VPW。在晶体管T3中，形成自掺杂区432的第一端经由导线WIR3耦接晶体管T2的第二端，而形成自掺杂区431的第二端耦接位线信号BL，且形成自多晶硅栅极PO3的控制端耦接字线信号WL。
在本实施例中，基板410可以是P型基板，深掺杂井区层450是N型深掺杂井区层，井区421及422为P型井区，且井区423为N型井区。除此之外，掺杂区431至434为N型井区，且掺杂区435至437为P型井区。也就是说，晶体管T1是P型金属氧化物半导体场效应晶体管，且晶体管T2至T3为N型金属氧化物半导体场效应晶体管。
请参考图4及图5，图5绘示非易失性记忆胞结构400的等效电路图。在图5中，晶体管T2串联耦接在晶体管T1与晶体管T3之间，且晶体管T2用以作为电压分担晶体管来阻挡来自源极线信号SL的高电压。详言之，晶体管T1可以由输入输出P型金属氧化物半导体场效应晶体管所组成，来接收具高电压值的源极线信号。晶体管T2防止源极线信号SL的高电压值施加在晶体管T3。因此，晶体管T3可以由具有较低工作电压及较小电路大小的内核(核心)N型金属氧化物半导体场效应晶体管所组成。
除此之外，晶体管T2可以是具隔离的额定阈值电压的金属氧化物半导体场效应晶体管。晶体管T2的基极可以耦接施加于P型井区422的参考电压VPW。参考电压VPW的电压值小于井区422与深掺杂井区层450所形成的P-N二极管的导通电压，且晶体管T2的阈值电压由于反主体效应(reverse body effect)而减小。
请参考图6，图6绘示本发明一实施例的非易失性记忆胞结构的等效电路图。不同于非易失性记忆胞结构100，在非易失性记忆胞结构600中，晶体管T4耦接在晶体管T1与源极线信号SL之间。晶体管T4的第一端耦接源极线信号SL，晶体管T4的第二端耦接晶体管T1，且晶体管T4的控制端接收字线信号WL。除此之外，在本实施例中，晶体管T3的控制端接收Y解码信号YP，且晶体管T3的第二端可以直接连接感测放大器。也就是说，晶体管T3可以安排在非易失性存储器装置(non-volatile memory apparatus)的Y路径电路中。由于晶体管可以由具较低工作电压与较小电路大小的内核金属氧化物半导体场效应晶体管所组成，Y路径电路的电路大小可以相对应地被缩小。
值得注意的是，非易失性记忆胞结构600的字线信号WL是由字线驱动器610所产生。字线驱动器610接收电压VBST且根据电压VBST执行负向升压动作来产生字线信号WL。
请参考图7A，图7A绘示本发明的其他实施例的非易失性存储器装置(non-volatile memory apparatus，又称之为“非易失性记忆装置”)的方块示意图。非易失性记忆胞结构700包括存储器阵列(又称之为“记忆阵列”)710、Y路径电路720、电压产生器730、感测放大器740以及X解码器750。存储器阵列(记忆阵列)710由多个非易失性记忆胞结构所组成，例如是图2、3、5以及6之中的非易失性记忆胞结构。工作电压VPP被提供至非易失性记忆胞结构的源极线信号。其他工作电压VDD可以被提供至电压产生器730，且电压产生器730用以产生偏压电压VBP以及参考电压VPW。偏压电压VBP与参考电压VPW被提供至存储器阵列710之中的非易失性记忆胞结构。其中工作电压VPP的电压值大于工作电压VDD的电压值。X解码器750用以解码0地址信息来存取存储器阵列710，且Y路径电路720用以耦接存储器阵列710的位线BL来在感测放大器740与存储器阵列710之间传输数据信息。
请参考图7B，图7B绘示图7A的一实施例的非易失性存储器装置的电路图。在图7B中，非易失性存储器装置71包括存储器阵列711、Y路径电路720以及电压产生器730，而存储器阵列711包括多个非易失性记忆胞结构MC1_11至MC1_33，且每个非易失性记忆胞结构MC1_11至MC1_33可以由非易失性记忆胞结构400所组成。非易失性存储器装置71还包括多个字线、多个位线以及多个源极线。每个同一排的字线耦接至非易失性记忆胞结构。字线分别用以接收多个字线信号WLN1至WLN3。详言之，字线信号WLN1被提供至非易失性记忆胞结构MC1_11至MC1_13，字线信号WLN2被提供至非易失性记忆胞结构MC1_21至MC1_23，而字线信号WLN3被提供至非易失性记忆胞结构MC1_31至MC1_33。源极线信号SL被提供至所有非易失性记忆胞结构MC1_11至MC1_33的源极线。每个同一行的位线BL1-BL3耦接至非易失性记忆胞结构。详言之，位线BL1耦接至非易失性记忆胞结构MC1_11、MC1_21以及MC1_31，位线BL2耦接至非易失性记忆胞结构MC1_12、MC1_22以及MC1_32，而位线BL3耦接至非易失性记忆胞结构MC1_13、MC1_23以及MC1_33。偏压电压VBP与参考电压VPW被提供至所有非易失性记忆胞结构MC1_11至MC1_33。其中偏压电压VBP可以等于非易失性存储器装置700中的工作电压VDD。
举例而言，晶体管N1及N2可以配置在N型深掺杂井区层(deep doping N-typewell，DNW)，而参考电压VPW可以施加于晶体管N1的基极。晶体管N1的控制端接收偏压电压VBP。晶体管N2可以为内核晶体管并串联耦接在位线BL2与晶体管N1之间，且晶体管N2的控制端接收字线信号WLN2。
Y路径电路720经由位线BL1至BL3耦接至存储器阵列711来接收来自存储器阵列711的位线信号。值得注意的是，存储器阵列710的非易失性记忆胞结构之中的晶体管T3可以被安排在Y路径电路720之中。
电压产生器730耦接于存储器阵列710并产生偏压电压VBP与参考电压VPW。在一些实施例中，偏压电压VBP由对工作电压VDD升压来产生。参考电压VPW可以由对工作电压VDD分压来产生。
请参考表一，表一为图7B的非易失性存储器装置71电压设定的一实施例。表一呈现如下：
(表一)
Figure BDA0000689463470000081
Figure BDA0000689463470000091
在表一中，参考电压VPW施加在图7B中晶体管N1的基极。晶体管N1配置在N型深掺杂井区层，且参考电压VPW可以设定为0.5V。偏压电压VBP施加在图7B中晶体管N1的控制端，且偏压电压VBP可以设定为1.0V。
此外，字线电压根据非易失性记忆胞结构(non-volatile memory cellstructure)的工作模式来设定。在读取模式中，施加在所选择的记忆胞的字线电压设定为1.0V，施加在非选择的记忆胞的字线电压设定为0V。在编程模式中，施加在所选择的记忆胞的字线电压设定为1.0V，施加在非选择的记忆胞的字线电压设定为0V。另外，在读取模式中，位线电压保持0V，而在编程模式中，位线电压根据编程数据所选择记忆胞而改变。
请参考图7C，图7C绘示图7A的实施例的非易失性存储器装置的其他电路图。在图7C中，非易失性存储器装置72包括存储器阵列712、Y路径电路720以及电压产生器730，而存储器阵列712包括多个非易失性记忆胞结构MC2_11至MC2_33，且每个非易失性记忆胞结构MC2_11至MC2_33可以由非易失性记忆胞结构100所组成。非易失性存储器装置72还包括多个字线、多个位线以及多个源极线。每个同一列的字线耦接至非易失性记忆胞结构。字线用以分别接收多个字线信号WLN1至WLN3。详言之，字线信号WLN1被提供至非易失性记忆胞结构MC2_11-MC2_13，字线信号WLN2被提供至非易失性记忆胞结构MC2_21-MC2_23，而字线信号WLN3被提供至非易失性记忆胞结构MC2_31-MC2_33。源极线信号SL被提供至所有非易失性记忆胞结构的源极线。每个同一行的位线BL1至BL3耦接只非易失性记忆胞结构。详言之，位线BL1耦接至非易失性记忆胞结构MC2_11、MC2_21、MC2_31，位线BL2耦接至非易失性记忆胞结构MC2_12、MC2_22、MC2_32，而位线BL3耦接至非易失性记忆胞结构MC2_13、MC2_23、MC2_33。偏压电压VBP以及参考电压VPW被提供至所有非易失性记忆胞结构MC2_11-MC2_33。
举例而言，在非易失性记忆胞结构MC2_22中，字线信号WLN2被提供至晶体管N4的控制端，偏压电压VBP被提供至晶体管N3的控制端，且参考电压VPW被提供至晶体管N3的基极与N4的基极。
由于晶体管N3是低阈值输入输出金属氧化物半导体场效应晶体管(原生型(native)输入输出N型金属氧化物半导体场效应晶体管)，当偏压电压VBP的电压值等于工作电压VDD的电压值，晶体管N3被开启。另外，在记忆胞结构在编程模式时，晶体管N3可提供电压分压动作来保护薄的金属氧化物半导体场效应晶体管(晶体管N4)。如此一来，晶体管N4可以为内核金属氧化物半导体场效应晶体管，且可以被工作电压VDD来有效驱动。
除此之外，晶体管N3也可以为一额定(nominal)的金属氧化物半导体场效应晶体管。
请参考表二，表二为图7C的非易失性存储器装置700电压设定的一实施例。表二呈现如下：
(表二)
Figure BDA0000689463470000101
值得注意的是，在表二中，参考电压VPW施加在晶体管N3的基极上，其中晶体管N3可以为图7C中的额定金属氧化物半导体场效应晶体管，且参考电压VPW可以设定为0V(参考接地VSS)。因为晶体管N3及N4配置在相同的井区121，晶体管N4的基极也接收到参考电压VPW。
偏压电压VBP施加在图7C中晶体管N3的控制端。在表二中，晶体管N3为额定晶体管，且偏压电压VBP可以设定为1.5V。
请参考表三，表三为图7C的非易失性存储器装置700电压设定的另一实施例。表三呈现如下：
(表三)
Figure BDA0000689463470000111
在表三中，参考电压VPW施加在晶体管N3的基极，且参考电压VPW可以设定为0V(参考接地VSS)。另外，偏压电压VBP施加在图7C中晶体管N3的控制端，而晶体管N3为原生晶体管，且偏压电压VBP可以设定为1.0V。
接着，请参考图7D，图7D绘示图7A的实施例的非易失性存储器装置的其他电路图。在图7D中，非易失性存储器装置73包括存储器阵列713、Y路径电路720以及电压产生器730，且存储器阵列713包括多个非易失性记忆胞结构MC3_11至MC3_33。非易失性存储器装置73还包括多个字线、多个位线以及多个源极线。每个同一列的字线偶接至非易失性记忆胞结构。字线用以分别接收多个字线信号WLN1至WLN3。详言之，字线信号WLN1被提供至非易失性记忆胞结构MC3_11-MC3_13，字线信号WLN2被提供至非易失性记忆胞结构MC3_21-MC3_23，而字线信号WLN3被提供至非易失性记忆胞结构MC3_31-MC3_33。源极线信号SL被提供至所有非易失性记忆胞结构的源极线MC3_11-MC3_33。每个同一行的位线BL1至BL3耦接只非易失性记忆胞结构。详言之，位线BL1耦接至非易失性记忆胞结构MC3_11、MC3_21、MC3_31，位线BL2耦接至非易失性记忆胞结构MC3_12、MC3_22、MC3_32，而位线BL3耦接至非易失性记忆胞结构MC3_13、MC3_23、MC3_33。偏压电压VBP以及参考电压VPW被提供至所有非易失性记忆胞结构MC3_11-MC3_33。
在记忆胞结构中N型晶体管的控制端耦接至相同的字线。举例而言，在非易失性记忆胞结构MC3_22，晶体管N5的控制端可以改为耦接以接收字线信号WLN2。表四为图7D的非易失性存储器装置700电压设定的一实施例。表四呈现如下：
(表四)
Figure BDA0000689463470000112
Figure BDA0000689463470000121
请参考图8A以及图8B，图8A绘示本发明一实施例之一部分的电压产生器730的等效电路图。在图8A中，偏压电压产生电路800用以产生偏压电压VBP，且偏压电压产生电路800包括晶体管MP、反相器IV1以及电容C1。晶体管MP为P型金属氧化物半导体场效应晶体管耦接在工作电压VDD与电压产生器730的输出端OE之间。晶体管MP执行一开关，且第一控制信号CA控制晶体管MP开启或阻断。反相器IV1接收第二控制信号CB，并传送反相第二控制信号CBB至电容C1的第一端。电容C1的第二端耦接至输出端OE并提供偏压电压VBP来驱动负载电容CLOAD。
请参考图8B，图8B绘示偏压电压产生电路800的波形图。在时间点T1之前，晶体管MP根据第一控制信号CA开启，且偏压电压VBP等于工作电压VDD。在时间点T1上，第一控制信号CA转换至与工作电压VDD相等。在时间点T2上，第二控制信号CB转换，而反相第二控制信号CBB从低电压转换到高电压。在时间点T3上(时间点T1与时间点T2之后)，第一控制信号CA更转换至与电压VEP相等。换句话说，偏压电压VBP的电压值被提高，且在时间点T3之后，偏压电压VBP的电压值高于工作电压VDD。
请参考图9，图9绘示本发明一实施例的一部分的电压产生器730的等效电路图。在图9中，参考电压产生电路900包括多个电阻R1至R3。电阻R1至R3串联耦接在工作电压VDD与参考接地VSS之间。参考电压VPW可以由电阻R2与R3的连接端取得。此外，参考电压产生电路900中的电阻数量可以由设计者进行调整，且电阻R1至R3的电阻值可由设计者根据非易失性存储器装置的设计规范而决定。
综上所述，本发明的实施例提供一晶体管来分担来自源极线信号的高电压，而配置于旁的另一晶体管可以由内核晶体管所组成。也就是说，并非所有非易失性记忆胞结构的晶体管必须由输入输出晶体管所组成，且其中一些晶体管可以由内核晶体管组成，来缩减非易失性记忆胞结构的电路大小。除此之外，由于内核晶体管可以由较低电压值的工作电压来运作，其能源消耗量也因此减少。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (22)

1.一种非易失性记忆胞结构，包括：
基板；
第一井区，配置于该基板上；
第二井区，配置于该基板上；
第三井区，配置在该基板上；
至少一第一晶体管，形成在该第一井区上，具有第一端耦接至源极线信号；
第二晶体管，形成在该第二井区上，具有第一端耦接至该第一晶体管的第二端；以及
第三晶体管，形成在该第三井区上，具有第一端耦接至该第二晶体管的第二端，以及该第三晶体管具有第二端耦接至一位线信号，
其中，该第一晶体管控制端为浮接的，该第二晶体管的控制端接收偏压电压，且该第三晶体管的控制端耦接至字线信号或Y解码信号，其中，该第三井区及该第二井区为相同形式，且该第一井区形式与该第三井区的形式互补。
2.如权利要求1所述的非易失式记忆胞结构，其中该第三井区及该第二井区为相同井区。
3.如权利要求2所述的非易失式记忆胞结构，其中该第二晶体管为原生型金属氧化物半导体场效应晶体管。
4.如权利要求2所述的非易失式记忆胞结构，其中该第一晶体管为P型晶体管，该第二晶体管以及该第三晶体管为N型晶体管，以及该第二晶体管和该第三晶体管的基极耦接至参考接地。
5.如权利要求1所述的非易失式记忆胞结构，其中该第三井区及该第二井区相隔离。
6.如权利要求5所述的非易失式记忆胞结构，还包括：
深掺杂井区层，配置于该基板与该第一井区至该第三井区之间。
7.如权利要求5所述的非易失式记忆胞结构，其中该第一晶体管为P型晶体管，该第二及该第三晶体管为N型晶体管，该第三晶体管的基极耦接至参考接地，且该第二晶体管的基极耦接至参考电压。
8.如权利要求7所述的非易失式记忆胞结构，其中该参考接地的电压值小于该参考电压的电压值。
9.如权利要求1所述的非易失式记忆胞结构，还包括：
第四晶体管，具有耦接该源极线信号的第一端，该第四晶体管具有第二端耦至接该第一晶体管的第一端，以及该第四晶体管具有接收该字线信号的控制端，其中该第三晶体管的控制端接收该Y解码信号。
10.如权利要求1所述的非易失式记忆胞结构，其中该字线信号提供该偏压电压。
11.一种非易失性存储器装置，包括：
多个源极线；
多个位线；
多个字线；以及
多个非易失式记忆胞结构，以阵列排列，其中各该非易失式记忆胞结构包括：
基板；
第一井区，配置在该基板上；
第二井区，配置在该基板上；
第三井区，配置在该基板上；
至少一第一晶体管，形成在该第一井区上，具有第一端耦接至源极线信号；
第二晶体管，形成在该第二井区上，具有第一端耦接至该第一晶体管的第二端；以及
第三晶体管，形成在该第三井区上，具有第一端耦接至该第二晶体管的第二端，以及该第三晶体管具有第二端耦接到该位线信号，
其中，该第一晶体管控制端为浮接的，该第二晶体管控制端接收偏压电压，且该第三晶体管控制端耦接至该字线或Y解码信号，其中，该第三井区及该第二井区为相同形式，且该第一井区形式与该第三井区的形式互补。
12.如权利要求11所述的非易失性存储器装置，其中该第三井区及该第二井区为相同井区。
13.如权利要求12所述的非易失性存储器装置，其中该第二晶体管为原生型金属氧化物半导体场效应晶体管。
14.如权利要求12所述的非易失性存储器装置，其中该第一晶体管为P型晶体管，该第二晶体管以及该第三晶体管为N型晶体管，以及该第二晶体管和该第三晶体管的基极耦接至参考接地。
15.如权利要求11所述的非易失性存储器装置，其中该第三井区及该第二井区相隔离。
16.如权利要求15所述的非易失性存储器装置，还包括：
深掺杂井区层，配置在该基板与该第一井区至该第三井区之间。
17.如权利要求15所述的非易失性存储器装置，其中该第一晶体管为P型晶体管，该第二及该第三晶体管为N型晶体管，该第三晶体管的基极耦接至参考接地，且该第二晶体管的基极耦接至参考电压。
18.如权利要求17所述的非易失性存储器装置，其中参考接地的电压值小于该参考电压的电压值。
19.如权利要求11所述的非易失性存储器装置，还包括
第四晶体管，具有第一端耦接至该源极线信号、该第四晶体管具有第二端耦接至该第一晶体管的第一端，以及该第四晶体管具有控制端以接收该字线信号，其中该第三晶体管的控制端接收该Y解码信号。
20.如权利要求11所述的非易失性存储器装置，还包括：
电压产生器，耦接至这些非易失式记忆胞结构，用以根据工作电压产生该偏压电压。
21.如权利要求11所述的非易失性存储器装置，其中该电压产生器包括：
开关，耦接工作电压以及该电压产生器的输出端，该开关由第一控制信号所控制，其中该电压产生器的输出端产生该偏压电压；以及
电容，具有耦接在第二控制信号的第一端，以及耦接在该电压产生器的输出端的第二端，
其中当该开关被开启，该第二控制信号保持参考接地电压，且当该开关被阻断后，该第二控制信号传送该工作电压。
22.如权利要求11所述的非易失性存储器装置，其中由该非易失性记忆胞结构接收的该偏压电压由该非易失性记忆胞结构的该字线信号提供。
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