CN109658965A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN109658965A
CN109658965A CN201810336667.7A CN201810336667A CN109658965A CN 109658965 A CN109658965 A CN 109658965A CN 201810336667 A CN201810336667 A CN 201810336667A CN 109658965 A CN109658965 A CN 109658965A
Authority
CN
China
Prior art keywords
wiring
node
page buffer
latch cicuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810336667.7A
Other languages
English (en)
Other versions
CN109658965B (zh
Inventor
荒川贤
荒川贤一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN109658965A publication Critical patent/CN109658965A/zh
Application granted granted Critical
Publication of CN109658965B publication Critical patent/CN109658965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种半导体存储装置，改善页面缓冲器/读出电路的面积效率并且抑制布线间的电容耦合所致的误动作。本发明的闪速存储器(100)具有：形成有多个存储胞元的存储胞元阵列(110)，保持自存储胞元阵列(110)所选择的页面读取的数据、或保持编程至所述存储胞元阵列所选择的页面的数据的页面缓冲器/读出电路(170)。在由存储胞元阵列(110)上延伸的p根位线规定的行方向上的1间距内，页面缓冲器/读出电路(170)配置为n列×m段，n为2以上的整数，m为2以上的整数。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种闪速存储器的页面缓冲器/读出电路的排列及布线布局。
背景技术
图1为表示现有的闪速存储器的整体构成的图。在存储胞元阵列10中形成有多个与非(NAND)串NU，各NAND串NU的位线端经由偶数位线GBL_e或奇数位线GBL_o而连接于位线选择电路20。另外，各NAND串NU的源极线端连接于公用源极线SL。位线选择电路20具有：连接于偶数位线GBL_e的偶数选择晶体管SEL_e、连接于奇数位线GBL_o的奇数选择晶体管SEL_o、连接于偶数位线GBL_e与虚拟电位VIR之间的偶数偏压选择晶体管YSEL_e、连接于奇数位线GBL_o与虚拟电位VIR之间的奇数偏压选择晶体管YSEL_o、及连接于偶数选择晶体管SEL_e及奇数选择晶体管SEL_o的公用节点N1的位线选择晶体管BLS。
页面缓冲器/读出电路30具有：用于对全局位线GBL供给预充电电位的预充电晶体管BLPRE、连接于全局位线GBL且在读出动作时对全局位线GBL的电压进行钳位的钳位晶体管BLCLAMP、连接于读出节点SNS的电容器C、及将读出节点SNS的电荷转移至锁存电路40的转移晶体管BLCD等。
位线选择电路20在选择偶数位线GBL_e时将奇数位线GBL_o设为非选择，在选择奇数位线GBL_o时将偶数位线GBL_e设为非选择。例如，在读取动作中，选择偶数位线GBL_e，偶数偏压晶体管YSEL_e断开，奇数偏压晶体管YSEL_o导通，并利用虚拟电位VIR向奇数位线GBL_o供给GND电位。相反，在选择奇数位线GBL_o时，偶数偏压晶体管YSEL_e导通，奇数偏压晶体管YSEL_o断开，并利用虚拟电位VIR向偶数位线GBL_e供给GND电位。专利文献1等中揭示有降低此种邻接的位线间的电容耦合所致的噪声的位线屏蔽件(shield)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开平11-176177号公报
发明要解决的课题
如图2所示，1个页面缓冲器/读出电路30包含将2个反相器交叉耦合而成的锁存电路40，且将为相辅关系的二进制数据存储于节点SLR、节点SLS。锁存电路40经由转移晶体管BLCD而以节点SLR接收读出节点SNS的模拟电位，并保持根据节点SLR的电位而二进制化的数据。例如，在读取动作中，若选择位线经预充电且选择存储胞元为编程状态，则选择存储胞元断开，读出节点SNS的预充电电位并未发生变化，但若选择存储胞元为擦除状态，则选择存储胞元导通，读出节点SNS的预充电电位放电至源极线，读出节点SNS成为GND电平。其后，使转移晶体管BLCD导通，读出节点SNS的电荷转移至节点SLR，锁存电路40保持与选择存储胞元为编程状态或擦除状态相应的二进制数据。
图3表示构成锁存电路40的反相器的电路图。1个反相器包含串联连接的4个晶体管、即、P型晶体管PT1、P型晶体管PT2、N型晶体管NT1、N型晶体管NT2。分别对晶体管PT1、晶体管NT2的各栅极输入使能信号ENb、使能信号EN，在使能信号ENb为L电平时，反相器能够进行动作，在使能信号ENb为H电平时，晶体管PT2、晶体管NT1成为自VDD及GND离开的浮动状态。
图4表示现有的页面缓冲器/读出电路30的布局。页面缓冲器/读出电路30具有与存储胞元阵列10的区块的页数对应的读出电路及锁存电路。如图4所示，页面缓冲器/读出电路30在行方向的1间距内布局为1列×8段，即，在1列中配置有8段页面缓冲器/读出电路30。8段页面缓冲器/读出电路30的各读出节点SNS分别连接于8根全局位线GBL，8根全局位线由位线选择电路20分割为偶数位线及奇数位线。此处，行方向的1间距由布线于存储胞元阵列10上的偶数位线及奇数位线的设计上的根数或布线间距规定，本例中，1间距为16根偶数位线及奇数位线的布线宽度或布线间距。
图5表示用于1个页面缓冲器/读出电路30所含的锁存电路40的金属布线的布局。在行方向的1间距内，在与其正交的方向上配置有7根金属布线。即，布局有电源供给用金属布线PWR、连接于节点SLR的金属布线SLR、连接于节点SLS的金属布线SLS、连接于GND电位的金属布线GND、将全局位线与读出节点SNS之间连接的金属布线SNS这7根金属布线。在金属布线SNS的两侧配置有金属布线GND，且金属布线SNS被屏蔽以不受其他金属布线的电压变化的影响。
例如，在进行读取动作时，锁存电路40的节点SLR以H电平、节点SLS以L电平待机，其后，读出节点SNS所显现的电荷经由转移晶体管BLCD而转移至节点SLR。对读出节点SNS例如预充电1.2V，对锁存电路40例如供给1.5V的VDD。若读出节点SNS为1.2V，则节点SLR的电压稍微降低，节点SLR保持H电平的数据，节点SLS保持L电平的数据。在读出节点SNS对GND放电的情况下，节点SLR的电压大幅降低，节点SLR自H反转为L，节点SLS自L反转为H。
因线宽的微细化而金属布线的电容变大，金属布线间的电容的耦合率变高，从而无法无视邻接的金属布线的电压变化所带来的影响。例如，在页面缓冲器/读出电路的锁存电路邻接、即、一锁存电路的金属布线SLR邻接于另一锁存电路的金属布线SLR的情况下，若自各自的全局位线的选择存储胞元读取的数据不同，则一金属布线SLR为H电平，另一金属布线SLR过度为GND电平，此时，一金属布线SLR的电压因电容耦合而降低。或者，在一金属布线SLR邻接于另一金属布线SLS的情况下，若自各自的全局位线的选择存储胞元读取的数据均为[0](经编程的状态)，则一金属布线SLR为H电平，另一金属布线SLS过度为GND电平，此时，一金属布线SLR的电压因电容耦合而降低。如果，节点SLR的电压降低至超过反相器的阈值的程度，则锁存电路40产生误动作，而在数据的读取或校验中产生错误。
如图4所示，现有的页面缓冲器/读出电路30为1列×8段的布局，因锁存电路并不邻接，因此金属布线SLR并未与其他锁存电路的金属布线SLR或金属布线SLS电容耦合，从而有不受这些金属布线的电压变化的影响的优点。但是，另一方面，页面缓冲器/读出电路30为1列×8段的布局，因此页面缓冲器/读出电路的堆栈的段数变大，从而有页面缓冲器/读出电路30的面积效率不良好的课题。随着电路元件的集成度变高且页数变大，页面缓冲器/读出电路的数量也增加，改善页面缓冲器/读出电路的面积效率对实现芯片尺寸的小型化而言非常重要。
发明内容
本发明的目的在于解决所述现有的课题并且提供一种改善页面缓冲器/读出电路的面积效率、且抑制布线间的电容耦合所致的误动作的半导体存储装置。
解决问题的技术手段
本发明的半导体存储装置包括：形成有多个存储胞元的存储胞元阵列，保持自所述存储胞元阵列所选择的页面读取的数据、或保持编程至所述存储胞元阵列所选择的页面的数据的页面缓冲器/读出电路，在由所述存储胞元阵列上延伸的p根位线规定的行方向上的1间距内，所述页面缓冲器/读出电路配置为n列×m段，其中n为2以上的整数，m为2以上的整数。
在一实施方式中，所述页面缓冲器/读出电路包含锁存电路，且在所述1间距内形成有用于n组锁存电路的多根布线。在一实施方式中，第1锁存电路连接于保持数据的第1节点的第1布线是以远离第2锁存电路连接于保持数据的第2节点的第2布线的方式来配置的。在一实施方式中，在所述第1布线与所述第2布线之间，形成有连接于第1页面缓冲器/读出电路的第1读出节点的第3布线及连接于第2页面缓冲器/读出电路的第2读出节点的第4布线。在一实施方式中，在所述第3布线与所述第4布线之间形成有连接于GND的第5布线。在一形态中，所述第1布线与所述第2布线关于所述第5布线而以线对称的方式配置。在一实施方式中，所述第1节点经由第1转移晶体管而自所述第1读出节点接收电荷，所述第2节点经由第2转移晶体管而自所述第2读出节点接收电荷。在一实施方式中，n组锁存电路形成于以所述1间距规定的N阱区域及P阱区域内。在一实施方式中，在所述N阱区域内形成有n组锁存电路的P沟道金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)晶体管，在所述P阱区域内形成有n组锁存电路的N沟道金属氧化物半导体(N-channel metal oxidesemiconductor，NMOS)晶体管。在一实施方式中，所述页面缓冲器/读出电路在1间距内以2列×4段的布局配置。在一实施方式中，在所述1间距内，在一对电源供给用布线的内侧，依次形成有连接于第1锁存电路的一节点的布线、连接于第1锁存电路的另一节点的布线、连接于第1读出节点的布线、连接于接地的布线、连接于第2锁存电路的一节点的布线、及连接于第2锁存电路的另一节点的布线。
发明的效果
根据本发明，在由存储胞元阵列上延伸的p根位线规定的行方向的1间距内，页面缓冲器/读出电路配置为n列×m段(n为2以上的整数，m为2以上的整数)，因此可改善页面缓冲器/读出电路的面积效率而实现芯片的小型化。进而，使连接于邻接的锁存电路的节点的布线远离，由此可防止布线间的耦合电容所致的锁存电路的误动作。
附图说明
图1是表示现有的闪速存储器的整体构成的图。
图2是表示页面缓冲器/读出电路中所含的锁存电路的图。
图3是构成锁存电路的反相器的电路图。
图4是表示现有的页面缓冲器/读出电路的整体的布局的图。
图5是表示关于行方向的1间距内的锁存电路的金属布线的布局的图。
图6是表示本发明的实施例的闪速存储器的一构成例的区块图。
图7是表示本发明的实施例的页面缓冲器/读出电路的示意性布局的图。
图8是表示本发明的实施例的行方向的1间距内所配置的锁存电路的金属布线的布局的图。
图9是表示本发明的实施例的页面缓冲器/读出电路的详细的布局的图。
图10是表示本发明的实施例的2组页面缓冲器/读出电路的锁存电路的图。
图11是表示本发明的实施例的2组锁存电路的PMOS晶体管的布局的图。
图12是表示本发明的实施例的1间距内形成有4组锁存电路时的布线布局的图。
[符号的说明]
10：存储胞元阵列；
20：位线选择电路；
30：页面缓冲器/读出电路；
40、LAT_A、LAT_B：锁存电路；
100：闪速存储器；
110：存储器胞元阵列；
112：位线选择电路；
120：输入/输出缓冲器；
130：地址寄存器；
140：数据寄存器；
150：控制器；
160：字线选择电路；
170：页面缓冲器/读出电路；
180：列选择电路；
190：内部电压产生电路；
200、200-1～200-4：矩形区域；
210：细长的矩形区域；
212：PMOS区域；
214：NMOS区域；
216、218：元件形成区域；
230、232、234、236：N阱区域；
Ax：行地址信息；
Ay：列地址信息；
BLCD：转移晶体管；
BLCLAMP：钳位晶体管；
BLK(0)、BLK(1)、…、BLK(m)：区块；BLPRE：预充电晶体管；
BLS：位线选择晶体管；
C：电容器；
C1、C2、C3：控制信号；
CT_1～CT_14：接点；
ENb、EN：使能信号；
GBL：全局位线；
GBL_e：偶数位线；
GBL_o：奇数位线；
IN1_A、IN2_A、IN1_B、IN2_B：反相器；
I/O：输入/输出端子；
NT1、NT2：N型晶体管；
NU：NAND串；
N1：公用节点；
PT1、PT2：P型晶体管；
Poly_1～Poly_6：多晶硅布线；
SEL_e：偶数选择晶体管；
SEL_o：奇数选择晶体管；
SL：公用源极线；
SLR、SLS、SRS、SLR_A、SLR_B、SLS_A、SLS_B、SNS_A、SNS_B：节点；
SNS：读出节点；
VIR：虚拟电位；
Vers：擦除电压；
Vpass：通过电压；
Vprog：编程电压；
Vread：读取通过电压；
YSEL_e：偶数偏压选择晶体管(偶数偏压晶体管)；
YSEL_o：奇数偏压选择晶体管(奇数偏压晶体管)；
W1、W2：线宽。
具体实施方式
以下，参照附图对用于实施本发明的方式进行详细说明。再者，应留意的是附图包含为了容易理解发明的特征而以夸张的比例(scale)描绘的部分，未必与实际制品的比例一致。
[实施例]
图6表示本发明的实施例的闪速存储器的构成。本实施例的闪速存储器100包含如下构件而构成：形成有排列为行列状的多个存储胞元的存储胞元阵列110，连接于外部输入/输出端子I/O且保持输入/输出数据的输入/输出缓冲器120，接收来自输入/输出缓冲器120的地址数据的地址寄存器130，保持输入/输出的数据的数据寄存器140，基于来自输入/输出缓冲器120的指令数据及外部控制信号(未图示的芯片使能信号或地址锁存使能信号等)而供给控制各部的控制信号C1、控制信号C2、控制信号C3等的控制器150，对来自地址寄存器130的行地址信息Ax进行解码并基于解码结果进行区块的选择及字线的选择等的字线选择电路160，保持自字线选择电路160所选择的页面读取的数据、或保持对所选择的页面的写入数据的页面缓冲器/读出电路170，对来自地址寄存器130的列地址信息Ay进行解码并基于所述解码结果来选择页面缓冲器170内的列数据的列选择电路180，以及生成数据的读取、编程及擦除等所需的电压(编程电压Vprog、通过电压Vpass、读取通过电压Vread、擦除电压Vers等)的内部电压产生电路190。
存储胞元阵列110具有配置于列方向上的多个区块BLK(0)、区块BLK(1)、…、区块BLK(m)。在区块的一端部配置有页面缓冲器/读出电路170。在1个区块形成有多个将多个存储胞元串联连接而成的NAND串，在1个NAND串中包含串联连接的多个存储胞元、连接于存储胞元的漏极侧的位线选择晶体管以及连接于源极侧的源极线选择晶体管。
在读取动作中，对位线施加某一正电压，对选择字线施加某一电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，使位线选择晶体管、源极线选择晶体管导通，对公用源极线施加0V。在编程动作中，对选择字线施加编程电压(例如15V～20V)，对非选择字线施加中间电压(例如10V)，使位线选择晶体管导通，使源极线选择晶体管断开，对位线施加与[0]或[1]的数据相应的电位。在擦除动作中，对选择区块的选择字线施加0V，对P阱施加高电压(例如20V)。读取或编程以页面为单位进行，擦除以区块为单位进行。
其次，对页面缓冲器/读出电路170进行说明。图7表示本实施例的页面缓冲器/读出电路170的示意性布局。如图7所示，页面缓冲器/读出电路170在行方向的1间距内配置有2列×4段的8个页面缓冲器/读出电路。换句话说，在行方向的1间距内配置有1字节页面缓冲器/读出电路170。如图1所示，1个页面缓冲器/读出电路包含1个读出电路(BLCLAM晶体管、BLCD晶体管、BLPRE晶体管、读出节点SNS)及1个锁存电路40而构成。
行方向的1间距由存储胞元阵列110上延伸的偶数位线GBL_e及奇数位线GBL_o的根数或布线间距、或设计上的规则规定。本例中，将在存储胞元阵列110上的列方向上布线16根偶数位线GBL_e及奇数位线GBL_o时的这些布线的宽度或布线间距设为行方向的1间距。连接于1个页面缓冲器/读出电路170的读出节点SNS的1根全局位线GBL利用位线选择电路112而连接于偶数位线GBL_e或奇数位线GBL_o。因此，在行方向的1间距内，配置有连接于8根全局位线GBL的8个页面缓冲器/读出电路170，在1行内，配置有2组页面缓冲器/读出电路170。
与现有的在行方向的1间距内配置1列×8段的页面缓冲器/读出电路的情况相比较(参照图4)，如本实施例般以2列×4段的布局配置页面缓冲器/读出电路170，由此可减少页面缓冲器/读出电路的列方向的段数并改善布局页面缓冲器/读出电路170时的面积效率。
图8表示关于1间距内所配置的2组页面缓冲器/读出电路的锁存电路的、金属布线的布局。此处，在区分2组页面缓冲器/读出电路时，方便起见将其中一个称为单元A，将其中另一个称为单元B。
如图8所示，在行方向的1间距内，在与其正交的方向上配置有9根金属布线。具体而言，为电源供给用金属布线PWR、连接于单元A的锁存电路的节点SLS_A的金属布线SLS_A、连接于单元A的锁存电路的节点SLR_A的金属布线SLR_A、连接于单元A的读出节点SNS_A的金属布线SNS_A、连接于GND的金属布线GND、连接于单元B的读出节点SNS_B的金属布线SNS_B、连接于单元B的锁存电路的节点SLR_B的金属布线SLR_B、连接于单元B的锁存电路的节点SLS_B的金属布线SLS_B、电源供给用金属布线PWR。金属布线SNS_A及金属布线SNS_B连接于各自对应的全局位线。
在1间距的单侧一半中，布局有用于单元A的锁存电路的金属布线，在剩余的一半中，布局有用于单元B的锁存电路的金属布线。单元A的金属布线与单元B的金属布线正是以关于中心的金属布线GND而线对称的方式配置。一对金属布线PWR的线宽为W1，内侧的7根金属布线的线宽为W2，且为W2<W1的关系。与现有的配置于1间距内的金属布线的根数相比较(参照图5)，本实施例中，为了增加配置的金属布线的根数，7根金属布线的线宽W2及布线间距比图5所示的金属布线的线宽及布线间距窄。
在金属布线SNS_A的一侧，为了消除电容耦合所带来的电压降低的影响而邻接有金属布线GND，在另一侧邻接有金属布线SLR_A。在读出动作时，节点SLR_A连接于读出节点SNS_A，即、节点SLR_A与读出节点SNS_A为相同电位，因此即便邻接于金属布线SNS_A而配置金属布线SLR_A，也不会产生电容耦合所致的问题。关于单元B的金属布线SNS_B，所述情况也相同。进而，单元A的金属布线SLR_A远离单元B的金属布线SLS_B而配置，单元B的金属布线SLR_B远离单元A的金属布线SLS_A而配置。由此，可抑制节点SLS_B、节点SLS_A反转时的电容耦合所带来的影响波及到节点SLR_A、节点SLR_B。
根据本实施例，将配置于1间距内的8个页面缓冲器/读出电路布局为2列×4段，由此可改善页面缓冲器/读出电路的面积效率并实现芯片面积的小型化。同时，即便在行方向的1间距内配置2组页面缓冲器/读出电路，也不会极力地产生锁存电路的金属布线间的电容耦合所带来的不良影响，因此可保证读出电路的正常的动作。
图9表示页面缓冲器/读出电路170的详细的布局。页面缓冲器/读出电路170具备与存储胞元阵列110的页数对应的数量的读出电路及锁存电路。在芯片上的形成周边电路的区域中，在列方向上设置有4段矩形区域200-1～矩形区域200-4，在所述矩形区域内形成有页面缓冲器/读出电路170(再者，在总称时设为矩形区域200)。
1个矩形区域200进而在行方向上包含多个细长的矩形区域210(210_1～210_K)。若页数为2K字节，则细长的矩形区域210在行方向上形成有2K个。1个细长的矩形区域210在其长边方向(列方向)上具有形成单元A、单元B的锁存电路的PMOS晶体管的PMOS区域(例如N阱区域)212、形成单元A、单元B的锁存电路的NMOS晶体管的NMOS区域(例如P阱区域)214、形成页面缓冲器/读出电路170的其他电路元件(例如BLCD、BLCLAMP、BLPRE等的晶体管)的区域(例如N阱区域或P阱区域)216、218。1个细长的矩形区域210的行方向的长度为1间距，在1段矩形区域200的1个细长的矩形区域210中形成有2组页面缓冲器/读出电路170。因此，在4段矩形区域210-1～矩形区域210-4对应的4个细长的矩形区域210中形成有8个(1字节)页面缓冲器/读出电路170。
图10是2组页面缓冲器/读出电路170的电路图，图11是表示细长的矩形区域210的PMOS区域212的布线的布局的图。
如图10所示，单元A的页面缓冲器/读出电路包含经由转移晶体管BLCD而连接于读出节点SNS的锁存电路LAT_A。锁存电路LAT_A包含两个反相器IN1_A、反相器IN2_A，且以反相器IN1_A的输出侧的节点SLR_A输入至反相器IN2_A、反相器IN2_A的输出侧的节点SLS_A输入至反相器IN1_A的方式交叉耦合。
反相器IN1_A、反相器IN2_A是将如图3所示的两个PMOS晶体管PT1、PMOS晶体管PT2与两个NMOS晶体管NT1、NMOS晶体管NT2串联连接而成，对晶体管PT1的源极供给VDD，在晶体管NT2的源极连接有GND。晶体管PT2、晶体管NT1的公用栅极为输入，晶体管PT2、晶体管NT1的漏极为输出。单元B的页面缓冲器/读出电路也同样地构成。
在1个PMOS区域212中形成有单元A、单元B的2个锁存电路LAT_A、锁存电路LAT_B的反相器IN1_A、反相器IN2_A、反相器IN1_B、反相器IN2_B的8个PMOS晶体管PT1、PMOS晶体管PT2，在一个NMOS区域214中形成有反相器IN1_A、反相器IN2_A、反相器IN1_B、反相器IN2_B的8个NMOS晶体管NT1、NMOS晶体管NT2。
如图11所示，PMOS区域212在P阱区域内包含4个N阱区域230、N阱区域232、N阱区域234、N阱区域236。在N阱区域230中形成有反相器IN1_A的晶体管PT1、晶体管PT2，在N阱区域232中形成有反相器IN1_B的晶体管PT1、晶体管PT2，在N阱区域234中形成有反相器IN2_A的晶体管PT1、晶体管PT2，在N阱区域236中形成有反相器IN2_B的晶体管PT1、晶体管PT2。在4个N阱区域230、N阱区域232、N阱区域234、N阱区域236上，图8所示的9根金属布线在列方向上延伸，且在其下层形成有构成晶体管的栅极的多晶硅布线。另外，未图示的8根全局位线由比9根金属布线更上层的金属布线形成。
在N阱区域230中，多晶硅布线Poly_1为晶体管PT1的栅极，在其源极区域中，经由接点CT_1而连接有金属布线PWR，对其供给VDD。金属布线ENb经由接点CT_2而连接于多晶硅布线Poly_1。金属布线ENb形成于金属布线PWR的去除一部分而成的部分。另外，多晶硅布线Poly_2为晶体管PT2的栅极，在其漏极区域，经由接点CT_3而连接有金属布线SLR_A。多晶硅布线Poly_2经由接点CT_4而连接于金属布线SLS_A。
在N阱区域232中，多晶硅布线Poly_1为晶体管PT1的栅极，在其源极区域，经由接点CT_5而连接有金属布线PWR，对其供给VDD。多晶硅布线Poly_3为晶体管PT2的栅极，在其漏极区域，经由接点CT_6而连接有金属布线SLR_B。多晶硅布线Poly_3经由接点CT_7而连接于金属布线SLS_B。
在N阱区域234中形成有单元A的反相器IN2_A的晶体管PT1、晶体管PT2。多晶硅布线Poly_4为晶体管PT1的栅极，在其源极区域，经由接点CT_8而连接有金属布线PWR，对其供给VDD。金属布线ENb经由接点CT_9而连接于多晶硅布线Poly_4。多晶硅布线Poly_5为晶体管PT2的栅极，在其漏极区域，经由接点CT_10而连接有金属布线SLS_A。多晶硅布线Poly_5经由接点CT_11而连接于金属布线SLR_A。
在N阱区域236中形成有单元B的反相器IN2_B的晶体管PT1、晶体管PT2。多晶硅布线Poly_4为晶体管PT1的栅极，在其源极区域，经由接点CT_12而连接有金属布线PWR，对其供给VDD。多晶硅布线Poly_6为晶体管PT2的栅极，在其漏极区域，经由接点CT_13而连接有金属布线SLS_B。多晶硅布线Poly_6经由接点CT_14而连接于金属布线SLR_B。
在NMOS区域214也同样地形成有单元A的锁存电路LAT_A的IN1_A、IN2_A的晶体管NT1、晶体管NT2、单元B的锁存电路LAT_B的IN1_B、IN2_B的晶体管NT1、晶体管NT2(省略图示)。在4个矩形区域200的各细长的矩形区域212的金属布线的上层，8根全局位线以沿列方向的方式延伸，8根全局位线以电性连接于各页面缓冲器/读出电路的读出节点SNS的方式经由接点(省略图示)而连接于金属布线SNS。
本实施例中，在由存储胞元阵列上延伸的全局位线的根数或其设计规则规定的行方向的1间距内布局多个页面缓冲器/读出电路的情况下，将页面缓冲器/读出电路设为2列×4段，但其为一例。例如，若可将布线的宽度与间距进而设为1/2左右，则也可在1间距内以4列×2段的方式布局页面缓冲器/读出电路。所述情况下，如图12所示，在1间距内配置4组锁存电路的金属布线，并进而追加另外1组图8所示的金属布线的图案。在第2组金属布线SLS_B与第3组金属布线SLS_C之间形成金属布线PWR。进而，将行方向的1间距内所配置的页面缓冲器/读出电路的数设为8，但其为一例，可为比其大的数也可为比其小的数。例如，1间距内所配置的页面缓冲器/读出电路可为16，所述情况下，面积效率良好的布局为2列×8段、4列×4段、8列×2段，面积效率差的布局为1列×16段、16列×1段。
所述实施例中，作为用于锁存电路的布线而例示金属布线，但并不限定于金属布线，也可为由多晶硅等具有导电性的材料构成的布线。进而，所述实施例中，页面缓冲器/读出电路示出了包含1个锁存电路的例子，但页面缓冲器/读出电路在对数据的输入/输出进行管线处理时，也可进而包含另外1个锁存电路。即便在此种情况下，追加的锁存电路也可形成于1间距内的细长的矩形区域内。
进而，所述实施例中，示出了由1根偶数位线及1根奇数位线共有1个读出电路的例子，但并不限定于此，也可为1根全局位线使用1个读出电路的构成。即，页面缓冲器/读出电路的读出节点SNS连接于1根全局位线。所述情况下，若行方向的1间距由16根全局位线规定，则在1间距内配置有16个页面缓冲器/读出电路，除了1列×16段、16列×1段的面积效率差的布局以外，16个页面缓冲器/读出电路以2列×8段、4列×4段、或8列×2段进行布局。
对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的本发明的主旨的范围内进行各种变形、变更。

Claims (11)

1.一种半导体存储装置，其特征在于，包括：
存储胞元阵列，形成有多个存储胞元；
页面缓冲器读出电路，保持自所述存储胞元阵列所选择的页面读取的数据、或保持编程至所述存储胞元阵列所选择的页面的数据，
在由所述存储胞元阵列上延伸的p根位线规定的行方向上的1间距内，所述页面缓冲器读出电路配置为n列×m段，其中n为2以上的整数，m为2以上的整数。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述页面缓冲器读出电路包含锁存电路，且在所述1间距内形成有用于n组锁存电路的多根布线。
3.根据权利要求2所述的半导体存储装置，其特征在于：第1锁存电路连接于保持数据的第1节点的第1布线是以远离第2锁存电路连接于保持数据的第2节点的第2布线的方式来配置的。
4.根据权利要求3所述的半导体存储装置，其特征在于：在所述第1布线与所述第2布线之间，形成有连接于第1页面缓冲器读出电路的第1读出节点的第3布线及连接于第2页面缓冲器读出电路的第2读出节点的第4布线。
5.根据权利要求4所述的半导体存储装置，其特征在于：在所述第3布线与所述第4布线之间形成有连接于接地的第5布线。
6.根据权利要求5所述的半导体存储装置，其特征在于：所述第1布线与所述第2布线关于所述第5布线而以线对称的方式配置。
7.根据权利要求4所述的半导体存储装置，其特征在于：所述第1节点经由第1转移晶体管而自所述第1读出节点接收电荷，所述第2节点经由第2转移晶体管而自所述第2读出节点接收电荷。
8.根据权利要求2所述的半导体存储装置，其特征在于：所述n组锁存电路形成于以所述1间距规定的N阱区域及P阱区域内。
9.根据权利要求8所述的半导体存储装置，其特征在于：在所述N阱区域内形成有所述n组锁存电路的P沟道金属氧化物半导体晶体管，在所述P阱区域内形成有所述n组锁存电路的N沟道金属氧化物半导体晶体管。
10.根据权利要求1所述的半导体存储装置，其特征在于：所述页面缓冲器读出电路在所述1间距内以2列×4段的布局配置。
11.根据权利要求10所述的半导体存储装置，其特征在于：在所述1间距内，在一对电源供给用布线的内侧，依次形成有连接于第1锁存电路的一节点的布线、连接于所述第1锁存电路的另一节点的布线、连接于第1读出节点的布线、连接于接地的布线、连接于第2锁存电路的一节点的布线及连接于所述第2锁存电路的另一节点的布线。
CN201810336667.7A 2017-10-12 2018-04-16 半导体存储装置 Active CN109658965B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-198197 2017-10-12
JP2017198197A JP6502452B1 (ja) 2017-10-12 2017-10-12 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN109658965A true CN109658965A (zh) 2019-04-19
CN109658965B CN109658965B (zh) 2020-11-24

Family

ID=65431708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810336667.7A Active CN109658965B (zh) 2017-10-12 2018-04-16 半导体存储装置

Country Status (5)

Country Link
US (1) US10497448B2 (zh)
JP (1) JP6502452B1 (zh)
KR (1) KR102123736B1 (zh)
CN (1) CN109658965B (zh)
TW (1) TWI644316B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210091479A (ko) 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
KR20220010360A (ko) 2020-07-17 2022-01-25 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889553B2 (en) * 2007-04-24 2011-02-15 Novelics, Llc. Single-poly non-volatile memory cell
CN107045887A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置及其加扰方法
CN107093445A (zh) * 2011-03-04 2017-08-25 瑞萨电子株式会社 半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176177A (ja) 1997-12-12 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
KR100706248B1 (ko) * 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치
KR100879387B1 (ko) * 2006-09-22 2009-01-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
CN101740125B (zh) 2006-09-30 2013-04-17 莫塞德技术公司 Nand型快闪存储器的读写方法及其相关页缓冲区
KR100935593B1 (ko) * 2008-02-12 2010-01-07 주식회사 하이닉스반도체 페이지 버퍼를 제어하는 비휘발성 메모리 장치
JP5129309B2 (ja) * 2010-09-22 2013-01-30 株式会社東芝 半導体記憶装置
JP2014049472A (ja) * 2012-08-29 2014-03-17 Toshiba Corp 半導体記憶装置
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
KR101986696B1 (ko) * 2012-12-28 2019-06-10 에스케이하이닉스 주식회사 메모리
JP5714681B2 (ja) 2013-10-25 2015-05-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6114796B1 (ja) 2015-10-05 2017-04-12 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7889553B2 (en) * 2007-04-24 2011-02-15 Novelics, Llc. Single-poly non-volatile memory cell
CN107093445A (zh) * 2011-03-04 2017-08-25 瑞萨电子株式会社 半导体器件
CN107045887A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置及其加扰方法

Also Published As

Publication number Publication date
KR20190041397A (ko) 2019-04-22
JP2019075397A (ja) 2019-05-16
US10497448B2 (en) 2019-12-03
TW201916044A (zh) 2019-04-16
KR102123736B1 (ko) 2020-06-17
US20190115084A1 (en) 2019-04-18
CN109658965B (zh) 2020-11-24
TWI644316B (zh) 2018-12-11
JP6502452B1 (ja) 2019-04-17

Similar Documents

Publication Publication Date Title
KR100882989B1 (ko) 각각이 플로팅 게이트 및 제어 게이트를 갖는 ｍｏｓ트랜지스터를 구비한 반도체 메모리 디바이스
JP5631750B2 (ja) 複合メモリ
US20180342299A1 (en) Semiconductor memory column decoder device and method
US8279673B2 (en) Non-volatile semiconductor memory
JP5626812B2 (ja) 半導体記憶装置
US8363486B2 (en) Nonvolatile semiconductor memory device
US9263144B2 (en) Semiconductor memory device
KR101384316B1 (ko) 반도체 기억장치
US7180789B2 (en) Semiconductor memory device with MOS transistors, each having a floating gate and a control gate, and memory card including the same
TW201503140A (zh) 用於反及閘快閃記憶體裝置之友善光刻局部讀取電路及其製造方法
CN109658965A (zh) 半导体存储装置
US9672922B2 (en) Non-volatile semiconductor memory device
TW379328B (en) Column decoding circuit of flash memory having separated character lines
TWI731521B (zh) 半導體記憶裝置
JP2015015069A (ja) 半導体記憶装置
JP2006048851A (ja) 不揮発性メモリ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant