KR101986696B1 - 메모리 - Google Patents

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Abstract

본 기술은 페이지 버퍼와 페이지 버퍼에 대응하는 비트라인 선택부를 연결하는 메탈라인의 패턴을 간단하게 만들면서도 메모리의 면적을 줄이기 위한 것으로, 본 발명에 따른 메모리는 제1페이지 버퍼; 상기 제1페이지 버퍼로부터 제1방향으로 인접하게 배치된 제2페이지 버퍼; 상기 제1페이지 버퍼 및 상기 제2페이지 버퍼 사이에 배치된 글로벌 패드; 및 상기 제1방향과 수직한 제2방향으로 상기 제1페이지 버퍼 및 상기 제2페이지 버퍼에 인접하게 배치되고, 가운데 제1비트라인 패드가 형성되는 제1비트라인 선택부를 포함한다.

Description

메모리{MEMORY}
본 발명은 메탈라인의 배선 패턴을 간단하게 하면서도 면적을 최소화할 수 있는 메모리에 관한 것이다.
메모리는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리와 비휘발성 메모리로 나누어진다. 휘발성 메모리는 전원공급 차단시 데이터가 소멸되는 메모리로서, DRAM 및 SRAM이 이에 속한다. 비휘발성 메모리는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리로서, 플래시 메모리가 이에 속한다.
도 1은 메모리에서 이븐/오드 비트라인(BLE, BLO), 비트라인 선택부(110) 및 페이지 버퍼(120)를 도시한 도면이다.
도 1에 도시된 바와 같이, 하나의 페이지 버퍼(120)는 2개의 비트라인, 즉 이븐 비트라인(BLE) 및 오드 비트라인(BLO)에 대응하며, 비트라인 선택부(110)는 서로 대응하는 페이지 버퍼(120)와 2개의 비트라인(BLE, BLO) 사이에 연결되며, 비트라인 선택신호(SEL_BLE, SEL_BL0)에 응답하여 2개의 비트라인(BLE, BLO) 중 선택된 비트라인을 페이지 버퍼(120)와 전기적으로 연결한다.
비트라인 선택부(110)는 이븐 비트라인 선택신호(SEL_BLE)에 응답하여 온/오프되는 이븐 선택 트랜지스터(N1) 및 오드 비트라인 선택신호(SEL_BL0)에 응답하여 온/오프되는 오드 선택 트랜지스터(N2)를 포함한다. 이븐 선택 트랜지스터(N1)는 이븐 비트라인 선택신호(SEL_BLE)가 활성화되면 턴온되어 이븐 비트라인(BLE)과 페이지 버퍼(120)를 전기적으로 연결한다. 오드 선택 트랜지스터(N2)은 오드 비트라인 선택신호(SEL_BLO)가 활성화되면 턴온되어 오드 비트라인(BLO)과 페이지 버퍼(120)를 전기적으로 연결한다.
페이지 버퍼(120)는 메모리에 포함된 다수의 메모리 셀(도 1에 미도시 됨)의 프로그램 동작, 검증 동작, 리드 동작 및 이레이즈 동작 등을 수행할 때 전기적으로 연결된 비트라인의 전압을 감지하거나 비트라인을 특정 전압으로 구동하는 등의 동작을 수행한다.
한편 메모리에서 다수의 비트라인 선택부와 다수의 페이지 버퍼는 어레이의 형태로 배치된다. 즉 다수의 비트라인 선택부는 비트라인 선택 영역에 어레이의 형태로 배치되고, 다수의 페이지 버퍼는 페이지 버퍼 영역에 어레이의 형태로 배치된다. 다수의 비트라인 선택부와 다수의 페이지 버퍼 중 서로 대응하는 비트라인 선택부와 페이지 버퍼는 비트라인 선택 영역과 페이지 버퍼 영역을 가로질러 형성되는 연결 메탈라인을 통해 연결된다.
페이지 버퍼 영역는 다수의 페이지 버퍼에 제어신호를 인가하는데 사용되는 다수의 글로벌 패드가 형성되고, 비트라인 선택부에는 비트라인과 비트라인을 연결하는데 사용되는 비트라인 패드가 형성된다. 이때 연결 메탈라인은 다수의 글로벌 패드와 비트라인 패드를 피해 페이지 버퍼와 비트라인 선택부를 연결해야 하기 때문에 다수의 글로벌 패드와 다수의 비트라인 패드의 위치로 인해 다수의 연결 메탈라인의 패턴이 복잡해진다. 특히 페이지 버퍼 영역과 비트라인 선택 영역이 인접한 영역에서의 다수의 연결 메탈라인의 패턴이 문제된다.
본 발명은 페이지 버퍼 영역에 형성된 패드와 비트라인 선택 영역에 형성된 패드를 정렬하여 페이지 버퍼와 비트라인 선택부를 연결하는 다수의 연결 메탈라인의 패턴을 간단하게 만든 메모리를 제공한다.
또한 본 발명은 배치되는 위치에 따라 비트라인 선택부의 크기를 조절하여 면적을 최소화한 메모리를 제공한다.
본 발명에 따른 메모리는 제1페이지 버퍼; 상기 제1페이지 버퍼로부터 제1방향으로 인접하게 배치된 제2페이지 버퍼; 상기 제1페이지 버퍼 및 상기 제2페이지 버퍼 사이에 배치된 글로벌 패드; 및 상기 제1방향과 수직한 제2방향으로 상기 제1페이지 버퍼 및 상기 제2페이지 버퍼에 인접하게 배치되고, 가운데 제1비트라인 패드가 형성되는 제1비트라인 선택부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 6(제1방향)×M(상기 제1방향과 수직한 제2방향) 어레이로 배열된 다수의 페이지 버퍼를 포함하는 페이지 버퍼 영역; 상기 제2방향으로 상기 페이지 버퍼 영역과 인접하여 형성되고, 3×N 어레이로 배열된 다수의 제1비트라인 선택부를 포함하는 제1비트라인 선택 영역; 및 상기 제2방향으로 상기 제1비트라인 선택 영역과 인접하게 형성되고, X(3＜X)×L 어레이로 배열된 다수의 제2비트라인 선택부를 포함할 수 있고, 상기 페이지 버퍼 영역에는 다수의 글로벌 패드가 형성되고, 상기 다수의 제1비트라인 선택부에는 제1비트라인 패드가 형성되고, 상기 다수의 글로벌 패드 중 상기 제1비트라인 선택 영역에 인접하게 형성된 글로벌 패드들과 상기 다수의 제1비트라인 선택부 중 상기 페이지 버퍼 영역에 인접하게 형성된 제1비트라인 선택부들의 상기 제1비트라인 패드는 상기 제2방향으로 일직선상에 위치한다.
본 기술은 페이지 버퍼 영역에 형성된 패드와 비트라인 선택 영역에 형성된 패드를 정렬하여 페이지 버퍼와 비트라인 선택부를 연결하는 다수의 연결 메탈라인이 위 패드들을 쉽게 피해서 연결될 수 있도록 하여 다수의 연결 메탈라인의 패턴을 간단하게 만든다.
또한 본 기술은 배치된 위치에 따라 비트라인 선택부의 면적을 조절하여 메모리의 면적을 최소화할 수 있다.
도 1은 메모리에서 이븐/오드 비트라인(BLE, BLO), 비트라인 선택부(110) 및 페이지 버퍼(120)를 도시한 도면,
도 2는 본 발명의 일 실시예에 따른 메모리의 평면도,
도 3은 페이지 버퍼 영역(PBA)과 제1비트라인 선택 영역(SEL1A)이 인접한 곳에서 연결 메탈라인(ML)의 배선을 도시한 도면,
도 4는 도 3의 XY라인 및 ZW라인을 자른 단면을 나타낸 단면도,
도 5는 서로 대응되는 한 세트의 페이지 버퍼(PB), 연결 메탈라인(ML), 제1비트라인 선택부(SEL1) 및 이븐/오드 비트라인(BLE, BLO)을 회로적으로 표현한 도면,
도 6는 본 발명의 다른 실시 예에 따른 메모리의 평면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하의 메모리는 수평 구조 및 수직 구조를 가지며 수직 구조에서 서로 다른 레벨에 형성된 구성이 연결되는 경우 컨택을 통해 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리의 평면도이다.
도 2에 도시된 바와 같이, 메모리는 6(제1방향(D1))×M(제1방향(D1)과 수직한 제2방향(D2)) 어레이로 배열된 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 영역(PBA), 제2방향(D2)으로 페이지 버퍼 영역(PBA)과 인접하여 형성되고, 3×N 어레이로 배열된 다수의 제1비트라인 선택부(SEL1)를 포함하는 제1비트라인 선택 영역(SEL1A), 및 제2방향(D2)으로 제1비트라인 선택 영역(SEL1A)과 인접하게 형성되고, X(3＜X)×L 어레이로 배열된 다수의 제2비트라인 선택부(SEL2)를 포함하고, 페이지 버퍼 영역(PBA)에는 다수의 글로벌 패드(GP)가 형성되고, 다수의 제1비트라인 선택부(SEL1)에는 제1비트라인 패드(BP1)가 형성되고, 다수의 글로벌 패드(GP) 중 제1비트라인 선택 영역(SEL1A)에 인접하게 형성된 글로벌 패드(GP)들과 다수의 제1비트라인 선택부(SEL1) 중 페이지 버퍼 영역(PBA)에 인접하게 형성된 제1비트라인 선택부(SEL1)들의 제1비트라인 패드(BP1)는 제2방향(D2)으로 일직선상에 위치한다. 또한 메모리는 다수의 페이지 버퍼(PB), 다수의 제1비트라인 선택부(SEL1), 다수의 제2비트라인 선택부(SEL2)가 형성되는 트랜지스터 레벨보다 높은 제1레벨에 형성되는 다수의 연결 메탈라인(ML) 및 제1레벨과 다른 제2레벨에 형성되는 다수의 이븐 비트라인(BLE), 다수의 오드 비트라인(BLO)을 포함한다. 도시의 편의를 위해 도 2에는 하나의 페이지 버퍼(PB) 및 비트라인 선택부(SEL1)에 대응하는 연결 메탈라인(ML) 및 이븐/오드 비트라인(BLE, BLO)만을 도시하였다. 도시되지 않은 나머지 페이지 버퍼(PB) 및 비트라인 선택부(SEL1, SEL2) 세트도 연결 메탈라인(ML) 및 이븐/오드 비트라인(BLE, BLO)과 도시된 것과 비슷하게 연결된다.
도 2를 참조하여 메모리에 대해 설명한다.
도 2에 도시된 다수의 이븐/오드 비트라인(BLE, BLO), 다수의 제1비트라인 선택부(SEL1), 다수의 제2비트라인 선택부(SEL2) 및 다수의 페이지 버퍼(PB)는 동일한 평면상에 배치되어 있지만 서로 다른 레벨에 형성된다. 도 2에서는 다수의 제1비트라인 선택부(SEL1), 다수의 제2비트라인 선택부(SEL2), 다수의 페이지 버퍼(PB)는 트랜지스터 레벨에 형성되고, 다수의 연결 메탈라인(ML)은 트랜지스터와 다른 제1레벨에 형성되고, 다수의 이븐/오드 비트라인(BLE, BLO)은 제1레벨과 다른 제2레벨에 형성된다. 도 2에는 제2레벨은 제1레벨보다 높고, 제1레벨은 트랜지스터 레벨보다 높은 경우에 대해 도시하였다. 다수의 제1비트라인 선택부(SEL1), 다수의 제2비트라인 선택부(SEL2), 다수의 페이지 버퍼(PB)는 트랜지스터 레벨, 다수의 연결 메탈라인(ML) 및 다수의 이븐/오드 비트라인(BLE, BLO)이 형성되는 레벨은 설계에 따라 달라질 수 있다.
페이지 버퍼 영역(PBA)은 제1방향(D1)으로 6 × 제2방향(D2)으로 M 어레이로 배치된 다수의 페이지 버퍼(PB)를 포함한다. 이하에서는 M = 4인 경우, 즉 페이지 버퍼 영역(PBA)에 다수의 페이지 버퍼(PB)가 6(D1) × 4(D2) 어레이로 배치된 경우에 대해 설명한다. 이때 페이지 버퍼 영역(PBA)은 24개의 페이지 버퍼(PB)를 포함한다. 페이지 버퍼(PB)의 제1방향(D1)의 길이는 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이의 절반이다. 즉 2개의 페이지 버퍼(PB)를 제1방향(D1)으로 인접하게 배치했을 때 2개의 페이지 버퍼(PB)의 제1방향(D1)의 길이와 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이는 동일하다.
페이지 버퍼 영역(PBA)의 다수의 글로벌 패드(GP)는 다수의 페이지 버퍼(PB)가 배열된 어레이의 첫번째 컬럼(COL1)과 두번째 컬럼(COL2) 사이, 세번째 컬럼(COL3)과 네번째 컬럼(COL4) 사이, 다섯번째 컬럼(COL5)과 여섯번째 컬럼(COL6) 사이에 형성된다. 다수의 글로벌 패드(GP)는 다수의 페이지 버퍼(PB)를 제어하기 위한 제어신호를 인가하기 위해 사용된다. 페이지 버퍼(PB) 제어하기 위한 제어신호에는 페이지 버퍼(PB)와 전기적으로 연결된 비트라인의 전압이 전달되는 페이지 버퍼(PB)에 포함된 센싱 노드(sensing node)의 전압을 프리차지하기 위한 신호, 비트라인의 전압을 감지하기 위해 비트라인과 센싱 노드를 전기적으로 연결하기 위한 신호, 페이지 버퍼에 포함된 다수의 래치에서 데이터를 입출력하기 위한 신호 등이 있다. 본 발명은 페이지 버퍼의 동작에 대한 것이 아니라 제어신호가 인가되는 패드의 위치에 관한 발명이므로 페이지 버퍼(PB)를 제어하기 위한 제어신호에 대한 자세한 설명은 생략한다. 여기서 비트라인은 페이지 버퍼(PB)에 대응하는 이븐/오드 비트라인(BLE, BLO) 중 선택되어 페이지 버퍼(PB)와 전기적으로 연결된 비트라인을 말한다.
제1비트라인 선택 영역(SEL1A)는 제2방향(D2)으로 페이지 버퍼 영역(PBA)에 인접하여 배치된다. 제1비트라인 선택 영역(SEL1A)은 제1방향(D1)으로 3 × 제2방향(D2)으로 N 어레이로 배치된 다수의 제1비트라인 선택부(SEL1)를 포함한다. 이하에서는 N = 2인 경우, 즉 제1비트라인 선택 영역(SEL1A)에 다수의 제1비트라인 선택부(SEL1)가 3(D1) × 2 (D2) 어레이로 배치된 경우에 대해 설명한다. 이때 제1비트라인 선택 영역(SEL1A)는 6개의 제1비트라인 선택부(SEL1)를 포함한다.
다수의 제1비트라인 선택부(SEL1) 각각은 다수의 페이지 버퍼(PB) 중 하나의 페이지 버퍼(PB)에 대응하고, 다수의 연결 메탈라인(ML) 중 자신에게 대응하는 연결 메탈라인(ML)으로 통해 자신에게 대응하는 페이지 버퍼(PB)와 연결된다. 다수의 제1비트라인 선택부(SEL1) 각각은 다수의 이븐 비트라인(BLE) 및 다수의 오드 비트라인(BLO) 중 하나의 이븐 비트라인(BLE) 및 하나의 오드 비트라인(BLO)에 대응한다.
평면도 왼쪽에 제1도(210)는 다수의 제1비트라인 선택부(SEL1) 중 하나의 제1비트라인 선택부(SEL1)를 확대하여 도시한 것이다. 제1도(210)에 도시된 바와 같이, 제1비트라인 선택부(SEL1)는 제1 내지 제3액티브 영역(ACT1, ACT2, ACT3), 제1 및 제2게이트(G1, G2), 제1비트라인 패드(BP1), 제2비트라인 패드(BP2) 및 연결 패드(CP)를 포함한다.
제1비트라인 패드(BP1)는 제1비트라인 선택부(SEL1)의 제1방향(D1) 길이의 중앙선상(CEN_LINE)에 형성되며, 제1액티브 영역(ACT1) 상에 위치한다. 제1비트라인 패드(BP1)를 통해 제1액티브 영역(ACT1)과 제1비트라인 선택부(SEL1)에 대응하는 이븐 비트라인(BLE) 및 오드 비트라인(BLO) 중 하나의 비트라인이 전기적으로 연결된다.
제2비트라인 패드(BP2)는 제1비트라인 선택부(SEL1)의 제1방향(D1) 길이의 중앙선상(CEN_LINE)에 형성되며, 제3액티브 영역(ACT3) 상에 위치한다. 제2비트라인 패드(BP2)를 통해 제3액티브 영역(ACT3)과 제1비트라인 선택부(SEL1)에 대응하는 이븐 비트라인(BLE) 및 오드 비트라인(BLO) 중 제1비트라인 패드(BP1)에 연결되지 않은 나머지 비트라인이 전기적으로 연결된다.
연결 패드(CP)는 제1비트라인 선택부(SEL1)의 제1방향(D1) 길이의 중앙선(CEN_LINE)에 형성되며, 제2액티브 영역(ACT2) 상에 위치한다. 연결 패드(CP)를 통해 제2액티브 영역(ACT3)과 연결 메탈라인(ML)이 전기적으로 연결된다. 연결 메탈라인(ML)은 제1비트라인 선택부(SEL1)에 대응하는 페이지 버퍼(PB)와 연결된다.
도 2에서 표시된 부분(A)을 살펴보면 페이지 버퍼 영역(PBA)과 인접한 곳에 배치된 제1비트라인 선택부(SEL1)들의 제1비트라인 패드(BP1)와 제1비트라인 선택 영역(SEL1A)과 인접한 곳에 배치된 글로벌 패드(GP)들이 제2방향(D1)으로 일직선 상에 위치한 것을 알 수 있다. 이는 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이가 페이지 버퍼(PB)의 제1방향(D1)의 길이의 두 배이고, 제1비트라인 패드(BP1)가 제1비트라인 선택부(SEL1)의 제1방항(D1)의 길이의 중앙선 상에 위치하고, 글로벌 패드(GP)가 2개의 인접한 페이지 버퍼(BP)의 사이에 위치하기 때문에 가능하다.
제2비트라인 선택 영역(SEL2A)는 제2방향(D2)으로 제1비트라인 선택 영역(SEL1A)에 인접하여 배치된다.
제2비트라인 선택 영역(SEL2A)은 제1방향(D1)으로 X(3＜X) × 제2방향(D2)으로 L어레이로 배치된 다수의 제2비트라인 선택부(SEL2)를 포함한다. 이하에서는 X = 4이고 L = 5인 경우, 즉 다수의 제2비트라인 선택 영역(SEL2A)에 다수의 제2비트라인 선택부(SEL2)가 4(D1) × 5(D2) 어레이로 배치된 경우에 대해 설명한다. 이때 제2비트라인 선택 영역(SEL2A)은 20개의 제2비트라인 선택부(SEL1)를 포함한다.
다수의 제2비트라인 선택부(SEL2) 각각은 다수의 페이지 버퍼(PB) 중 하나의 페이지 버퍼(PB)에 대응하고, 다수의 연결 메탈라인(ML) 중 자신에게 대응하는 연결 메탈라인(ML)으로 통해 자신에게 대응하는 페이지 버퍼(PB)와 연결된다. 다수의 제2비트라인 선택부(SEL2) 각각은 다수의 이븐 비트라인(BLE) 및 다수의 오드 비트라인(BLO) 중 하나의 이븐 비트라인(BLE) 및 하나의 오드 비트라인(BLO)에 대응한다.
제2비트라인 선택부(SEL2)는 제1방향(D1)의 길이가 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이보다 짧다는 점을 제외하면 세부적인 구성 및 세부 구성이 형성된 위치가 제1도(210)로 도시한 제1비트라인 선택부(SEL1)의 구성과 완전히 동일하다. 즉, 제1비트라인 선택부(SEL1)와 제2비트라인 선택부(SEL2)는 세부적인 구성은 완전히 동일하고, 다만 제1방향(D1)의 길이는 제1비트라인 선택부(SEL1)가 제2비트라인 선택부(SEL2)보다 길다.
페이지 버퍼 영역(PBA)의 제1방향(D1)의 길이, 제1비트라인 선택 영역(SEL1A)의 제1방향(D1)의 길이 및 제2비트라인 선택 영역(SEL2A)의 제1방향(D1)의 길이는 모두 같다. 상술한 바와 같이, 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이는 제2비트라인 선택부(SEL2)의 제1방향(D1)의 길이보다 길다. 따라서 제2비트라인 선택부(SEL2)가 차지하는 면적은 제1비트라인 선택부(SEL1)가 차지하는 면적보다 작다.
본 발명에 따른 메모리는 비트라인 선택 영역(SEL1A)에 인접한 페이지 버퍼 영역(PBA)에 형성된 글로벌 패드(GP)들과 페이지 버퍼 영역에 인접합 비트라인 선택 영역(SEL1A)에 형성된 제1비트라인 패드(BP1)들이 일직선상에 위치하도록 하여 비트라인 선택 영역(SEL1A)과 페이지 버퍼 영역(PBA)이 인접한 부분에서 비트라인 선택부(SEL1, SEL2)와 페이지 버퍼(PB)를 연결하기 위한 연결 메탈라인(ML)의 패턴이 간단하게 형성되도록 한다. 또한 연결 메탈라인(ML)의 패턴이 간단하게 하기 위해 페이지 버퍼 영역(PBA)과 인접한 비트라인 선택부(SEL1A)의 제1방향(D1)의 길이를 늘인다. 이때 모든 비트라인 선택부(SEL1)의 제1방향(D1)의 길이를 페이지 버퍼의 제1방향(D1)의 길이의 2배가 되도록 늘리게 되면 비트라인 선택 영역(SEL1A)이 너무 커지게 한다. 본 발명의 경우 페이지 버퍼 영역(PBA)과 인접한 비트라인 선택부(SEL1)의 제1방향(D1)의 길이를 늘이되, 페이지 버퍼 영역(PBA)과 인접하지 않은 비트라인 선택부(SEL2)의 제1방향(D1) 길이는 페이지 버퍼 영역(PBA)과 인접한 비트라인 선택부(SEL1)보다 작게 하여 페이지 버퍼 영역(PBA)과 인접하지 않은 비트라인 선택부(SEL2)의 면적은 줄여서 메모리의 면적을 줄일 수 있다.
도 3은 페이지 버퍼 영역(PBA)과 제1비트라인 선택 영역(SEL1A)이 인접한 곳에서 연결 메탈라인(ML)의 배선을 도시한 도면이다(즉 메모리의 제1레벨의 평면도임). 제1도(310)는 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이가 제2비트라인 선택부(SEL2)의 제1방향(D1)의 길이와 동일한 경우 연결 메탈라인(ML)의 배선을 도시한 도면이고, 제2도(320)는 본 발명에 따른 도 2의 메모리의 경우 연결 메탈라인(ML)의 배선을 도시한 도면이다. 제1비트라인 선택부(SEL1)와 페이지 버퍼(PB)는 제1레벨에 형성되지 않으므로 도 3에서 점선으로 표시하였다. 또한 메탈라인(ML)의 간단한 도시를 위해 실선으로 표시하였다.
제1도(310)에 도시된 바와 같이, 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이가 제2비트라인 선택부(SEL2)의 제1방향(D1)의 길이와 동일한 경우 제1비트라인 선택 영역(SEL1A)에 인접하여 배치된 글로벌 패드(GP)들과 페이지 버퍼 영역(PBA)에 인접하여 배치된 제1비트라인 선택부(SEL1)의 제1비트라인 패드(BP1)가 제2방향(D2)으로 일직선상에 위치하지 않는다. 즉 서로 인접한 글로벌 패드(GP)들과 제1비트라인 패드(BP1)가 정렬되어 있지 않다. 따라서 페이지 버퍼 영역(PBA)과 비트라인 선택 영역(SEL1A)이 인접한 영역에서 연결 메탈라인(ML)의 패턴이 복잡하다.
제2도(320)에 도시된 바와 같이, 본 발명에 따른 도 2의 메모리의 경우 제1비트라인 선택 영역(SEL1A)에 인접하여 배치된 글로벌 패드(GP)들과 페이지 버퍼 영역(PBA)에 인접하여 배치된 제1비트라인 선택부(SEL1)의 제1비트라인 패드(BP1)가 제2방향(D2)으로 일직선상에 위치한다. 즉 서로 인접한 글로벌 패드(GP)들과 제1비트라인 패드(BP1)가 정렬되어 있다. 따라서 페이지 버퍼 영역(PBA)과 비트라인 선택 영역(SEL1A)이 인접한 영역에서 연결 메탈라인(ML)의 패턴이 간단하다.
도 4는 도 3의 XY라인 및 ZW라인을 자른 단면을 나타낸 단면도이다.
제1도(410)는 XY라인을 자른 단면도이고, 제2도(420)는 ZW라인을 자른 단면도이다.
제1도(410)에 도시된 바와 같이, 제1비트라인 선택 영역(SEL1A)에 인접한 페이지 버퍼 영역(PBA)의 트랜지스터 레벨(TRL)에는 페이지 버퍼(PB)에 포함된 트랜지스터(TR)가 형성되고, 제1레벨(L1)에는 다수의 연결 메탈라인(ML)과 글로벌 패드(PAD)가 형성되고, 제2레벨(L2)에는 이븐 비트라인(BLE) 및 오드 비트라인(BLO)이 형성된다.
제2도(420) 에 도시된 바와 같이, 페이지 버퍼 영역(PBA)에 인접한 제1비트라인 선택 영역(SEL1A)의 트랜지스터 레벨(TRL)에는 제1비트라인 선택부(SEL1)가 형성되고, 제1레벨(L1)에는 다수의 연결 메탈라인(ML)과 제1비트라인 패드(BP1)가 형성되고, 제2레벨(L2)에는 이븐 비트라인(BLE) 및 오드 비트라인(BLO)이 형성된다.
도 5는 서로 대응되는 한 세트의 페이지 버퍼(PB), 연결 메탈라인(ML), 제1비트라인 선택부(SEL1) 및 이븐/오드 비트라인(BLE, BLO)을 회로적으로 표현한 도면이다.
도 5에 도시된 바와 같이, 제1비트라인 선택부(SEL1)는 서로 연결된 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)를 포함한다. 제1트랜지스터(TR1)의 일단(A)은 도 2에서 설명한 제1액티브 영역(ACT1)에 대응한다. 제2트랜지스터(TR2)의 일단(C)은 도 2에서 설명한 제3액티브 영역(ACT3)에 대응한다. 서로 연결된 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)이 타단(B)은 도 2에서 설명한 제2액티브 영역(ACT2)에 대응한다.
제1트랜지스터(TR1)는 이븐 비트라인(BLE)과 페이지 버퍼(PB) 사이에 접속되며 이븐 선택신호(SEL_EV)가 활성화된 경우 턴온되어 이븐 비트라인(BLE)과 제1트랜지스터(TR1)를 전기적으로 연결한다. 도 2를 참조하면 이븐 비트라인(BLE)은 제1비트라인 패드(BP1)를 통해 제1액티브 영역(ACT1)과 전기적으로 연결된다.
제2트랜지스터(TR2)는 오드 비트라인(BLO)과 페이지 버퍼(PB) 사이에 접속되며 오드 선택신호(SEL_OD)가 활성화된 경우 턴온되어 오드 비트라인(BLO)과 제2트랜지스터(TR2)를 전기적으로 연결한다. 도 2를 참조하면 이븐 비트라인(BLO)은 제2비트라인 패드(BP2)를 통해 제3액티브 영역(ACT3)과 전기적으로 연결된다.
제2액티브 영역(ACT2)은 제1트랜지스터(TR1)와 제2트랜지스터(TR2)에 의해 공유된다. 제2액티브 영역(ACT2)은 연결 패드(CP)를 통해 연결 메탈라인(ML)과 전기적으로 연결된다. 연결 메탈라인(ML)은 제1트랜지스터(TR1)와 제2트랜지스터(TR2)의 연결된 타단(B, 제2액티브 영역(ACT2)에 대응함)과 페이지 버퍼(PB)를 연결한다.
페이지 버퍼(PB)는 메모리의 프로그램 동작, 검증 동작, 리드 동작 및 이레이즈 동작 등을 수행할 때 자신과 전기적으로 연결된 비트라인의 전압을 감지하거나 비트라인을 적절한 전압으로 구동한다. 프로그램 동작은 메모리 셀에 프로그램 펄스를 인가하여 데이터를 저장하는 동작이고, 검증 동작은 메모리 셀이 제대로 프로그램되었는지 확인하는 동작이고, 리드 동작은 메모리 셀에 저장된 데이터를 읽어내는 동작이고, 이레이즈 동작은 메모리 셀에 저장된 지우는 동작이다. 페이지 버퍼(PB)가 수행하는 동작은 본 발명이 속한 기술분야의 통상의 기술자에게 널리 알려진 사항이고, 본 발명은 페이지 버퍼(PB)의 기능에 관한 발명이 아니므로 자세한 사항은 생략한다.
도 6는 본 발명의 다른 실시 예에 따른 메모리의 평면도이다.
도 6에 도시된 바와 같이, 메모리는 제1페이지 버퍼(PB1), 제1페이지 버퍼(PB1)로부터 제1방향(D1)으로 인접하게 배치된 제2페이지 버퍼(PB2), 제1페이지 버퍼(PB1) 및 제2페이지 버퍼(PB2) 사이에 배치된 글로벌 패드(GP) 및 제1방향(D1)과 수직한 제2방향(D2)으로 제1페이지 버퍼(PB1) 및 제2페이지 버퍼(PB2)에 인접하게 배치되고, 가운데 제1비트라인 패드(BP1)가 형성되는 제1비트라인 선택부(SEL1)를 포함한다. 또한 메모리는 제1비트라인 선택부(SEL1)로부터 제1방향(D1)으로 인접하여 또는 이격하여 배치되고, 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이보다 제1방향(D1)의 길이가 짧은 제2비트라인 선택부(SEL2)를 포함한다.
도 6를 참조하여 메모리에 대해 설명한다.
도 6에 도시된 다수의 이븐/오드 비트라인(BLE, BLO), 제1비트라인 선택부(SEL1), 제2비트라인 선택부(SEL2), 제1페이지 버퍼(PB1) 및 제2페이지 버퍼(PB2)는 동일한 평면상에 배치되어 있지만 서로 다른 레벨에 형성된다. 도 5에서는 제1비트라인 선택부(SEL1), 제2비트라인 선택부(SEL2), 제1페이지 버퍼(PB1) 및 제2페이지 버퍼(PB2)는 트랜지스터 레벨에 형성되고, 다수의 연결 메탈라인(ML)은 트랜지스터와 다른 제1레벨에 형성되고, 이븐/오드 비트라인(BLE, BLO)은 제1레벨과 다른 제2레벨에 형성된다. 도 5에는 제2레벨은 제1레벨보다 높고, 제1레벨은 트랜지스터 레벨보다 높은 경우에 대해 도시하였다. 제1비트라인 선택부(SEL1), 제2비트라인 선택부(SEL2), 제1페이지 버퍼(PB1) 및 제2페이지 버퍼(PB2)는 트랜지스터 레벨, 다수의 연결 메탈라인(ML) 및 다수의 이븐/오드 비트라인(BLE, BLO)이 형성되는 레벨은 설계에 따라 달라질 수 있다.
제1페이지 버퍼(PB1)의 제1방향(D1)의 길이 및 제2페이지 버퍼(PB2)의 제1방향(D1)의 길이의 합은 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이와 같고, 제1페이지 버퍼(PB1)의 제1방향(D1)의 길이 및 제2페이지 버퍼(PB2)의 제1방향(D1)의 길이는 제1비트라인 선택부(SEL1)의 제1방향(D1)의 길이의 절반이다. 따라서 도 2에 도시된 바와 같이 글로벌 패드(GP)는 제1비트라인 선택부(SEL1)의 중앙선(CEN_LINE) 상에 배치된다.
제1비트라인 선택부(SEL1)와 제2비트라인 선택부(SEL2)에 관한 설명은 도 2의 설명에서 상술한 바와 동일하다. 제1비트라인 선택부(SEL1)의 제1비트라인 패드(BP1)는 제1비트라인 선택부(SEL1)의 중앙선(CEN_LINE) 상에 형성되므로 글로벌 패드(GP)와 제1비트라인 선택부(SEL1)의 제1비트라인 패드(BP1)는 제2방향(D2)으로 일직선 상에 정렬된다. 따라서 페이지 버퍼들(B1, PB2) 및 제1비트라인 선택부(SEL1)가 인접한 영역에서 도 2의 설명에서 상술한 연결 메탈라인(ML)의 패턴을 간단하게 할 수 있다. 또한 제2비트라인 선택부(SEL2)의 제1방향(D1)의 길이가 제1비트라인 선택부(SEL1)이 제1방향(D1)의 길이보다 짧으므로 제2비트라인 선택부(SEL2)가 차지하는 면적은 제1비트라인 선택부(SEL1)가 차지하는 면적보다 작다.
제1비트라인 선택부(SEL1)는 이븐 비트라인(BLE), 오드 비트라인(BLO) 및 페이지 버퍼(도 6에서는 제1페이지 버퍼(PB1)에 대응하는 경우에 대해 도시함)에 대응하며 이븐 비트라인(BLE) 및 오드 비트라인(BLO) 중 하나의 비트라인은 제1비트라인 패드(BP1)에 전기적으로 연결되고, 나머지 비트라인은 제2비트라인 패드(BP2)에 전기적으로 연결되고, 제1비트라인 선택부(SEL1)에 대응하는 페이지 버퍼(BP1)는 연결 패드(CP)에 전기적으로 연결된다. 제2비트라인 선택부(SEL2)는 이븐 비트라인(BLE), 오드 비트라인(BLO) 및 제2페이지 버퍼(PB2)에 대응하며 자신에게 대응하는 비트라인들(BLE, BLO) 및 제2페이지 버퍼(PB2)와 상술한 바와 비슷하게 연결된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (18)

  1. 제1페이지 버퍼;
    상기 제1페이지 버퍼로부터 제1방향으로 인접하게 배치된 제2페이지 버퍼;
    상기 제1페이지 버퍼 및 상기 제2페이지 버퍼 사이에 배치된 글로벌 패드; 및
    상기 제1방향과 수직한 제2방향으로 상기 제1페이지 버퍼 및 상기 제2페이지 버퍼에 인접하게 배치되고, 가운데 제1비트라인 패드가 형성되는 제1비트라인 선택부
    를 포함하는 메모리.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1페이지 버퍼의 상기 제1방향의 길이 및 상기 제2페이지 버퍼의 상기 제1방향의 길이의 합은 상기 제1비트라인 선택부의 상기 제1방향의 길이와 같고, 상기 제1페이지 버퍼의 상기 제1방향의 길이 및 상기 제2페이지 버퍼의 상기 제1방향의 길이는 상기 제1비트라인 선택부의 상기 제1방향의 길이의 절반인 메모리.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 글로벌 패드 및 상기 제1비트라인 패드는 상기 제2방향으로 일직선상에 위치한 메모리.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1비트라인 선택부로부터 제1방향으로 인접하여 또는 이격하여 배치되고, 상기 제1비트라인 선택부의 상기 제1방향의 길이보다 상기 제1방향의 길이가 짧은 제2비트라인 선택부
    를 더 포함하는 메모리.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1비트라인 선택부는 가운데 연결 패드 및 제2비트라인 패드가 형성된 메모리.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제1비트라인 선택부는 이븐 비트라인, 오드 비트라인 및 페이지 버퍼에 대응하며 상기 이븐 비트라인 및 상기 오드 비트라인 중 하나의 비트라인은 상기 제1비트라인 패드에 전기적으로 연결되고, 나머지 비트라인은 상기 제2비트라인 패드에 전기적으로 연결되고, 상기 비트라인 선택부에 대응하는 페이지 버퍼는 상기 연결 패드에 전기적으로 연결되는 메모리.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 글로벌 패드는 상기 제1페이지 버퍼 또는 상기 제2페이지 버퍼의 제어신호를 인가하기 위해 사용되는 메모리.
  8. 6(제1방향)×M(상기 제1방향과 수직한 제2방향) 어레이로 배열된 다수의 페이지 버퍼를 포함하는 페이지 버퍼 영역;
    상기 제2방향으로 상기 페이지 버퍼 영역과 인접하여 형성되고, 3×N 어레이로 배열된 다수의 제1비트라인 선택부를 포함하는 제1비트라인 선택 영역; 및
    상기 제2방향으로 상기 제1비트라인 선택 영역과 인접하게 형성되고, X(3＜X)×L 어레이로 배열된 다수의 제2비트라인 선택부를 포함하고,
    상기 페이지 버퍼 영역에는 다수의 글로벌 패드가 형성되고, 상기 다수의 제1비트라인 선택부에는 제1비트라인 패드가 형성되고, 상기 다수의 글로벌 패드 중 상기 제1비트라인 선택 영역에 인접하게 형성된 글로벌 패드들과 상기 다수의 제1비트라인 선택부 중 상기 페이지 버퍼 영역에 인접하게 형성된 제1비트라인 선택부들의 상기 제1비트라인 패드는 상기 제2방향으로 일직선상에 위치하는 메모리.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 페이지 버퍼의 상기 제1방향의 길이는 상기 제1비트라인 선택부의 상기 제1방향의 길이의 절반인 메모리.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 페이지 버퍼 영역의 다수의 글로벌 패드는 상기 다수의 페이지 버퍼가 배열된 어레이의 첫번째 컬럼과 두번째 컬럼 사이, 세번째 컬럼과 네번째 컬럼 사이, 다섯번째 컬럼과 여섯번째 컬럼 사이에 형성되고, 상기 다수의 제1비트라인 패드는 상기 다수의 제1비트라인 선택부의 상기 제1방향의 중앙선상에 형성되는 메모리.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 다수의 제1비트라인 선택부의 상기 제1방향의 중앙선상에 연결 패드 및 제2비트라인 패드가 형성되고, 상기 다수의 제2비트라인 선택부의 상기 제1방향의 중앙선상에 상기 제1비트라인 패드, 상기 연결 패드 및 상기 제2비트라인 패드가 형성되는 메모리.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 다수의 페이지 버퍼, 상기 다수의 제1비트라인 선택부, 상기 다수의 제2비트라인 선택부가 형성되는 트랜지스터 레벨보다 높은 제1레벨에 형성되는 다수의 연결 메탈라인; 및
    상기 제1레벨과 다른 제2레벨에 형성되는 다수의 이븐 비트라인, 다수의 오드 비트라인
    을 더 포함하는 메모리.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 다수의 제1비트라인 선택부 및 상기 다수의 제2비트라인 선택부 각각은 상기 다수의 이븐 비트라인 중 하나의 이븐 비트라인 및 상기 다수의 오드 비트라인 중 하나의 오드 비트라인에 대응하고,
    상기 비트라인 선택부에 대응하는 이븐 비트라인 및 오드 비트라인 중 하나의 비트라인은 상기 비트라인 선택부의 상기 제1비트라인 패드에 전기적으로 연결되고, 나머지 비트라인은 상기 비트라인 선택부의 상기 제2비트라인 패드에 전기적으로 연결되는 메모리.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 다수의 제1비트라인 선택부 및 상기 다수의 제2비트라인 선택부 각각은 상기 다수의 페이지 버퍼 중 하나의 페이지 버퍼에 대응하고, 상기 비트라인 선택부에 대응하는 페이지 버퍼는 상기 다수의 연결 메탈라인 중 자신에게 대응하는 연결 메탈라인을 통해 상기 비트라인의 연결 패드에 전기적으로 연결되는 메모리.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제2레벨은 상기 제1레벨 보다 높은 메모리.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 다수의 글로벌 패드는
    상기 다수의 페이지 버퍼의 제어신호를 인가하기 위해 사용하는 메모리.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제1비트라인 선택부의 상기 제1방향 길이는 상기 제2비트라인 선택부의 상기 제2방향 길이보다 긴 메모리.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 페이지 버퍼 영역의 상기 제1방향 길이, 상기 제1비트라인 선택 영역의 상기 제1방향 길이 및 상기 제2비트라인 선택 영역의 상기 제1방향 길이는 모두 같은 메모리.
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