TWI714150B - 半導體記憶裝置 - Google Patents

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末松靖弘
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日商東芝記憶體股份有限公司
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Abstract

實施形態的半導體記憶裝置是具備：記憶格陣列、被輸入資料的焊墊、被連接至焊墊的ODT電路、驅動ODT電路的ODT驅動器、及供給賦能信號與電阻值控制信號至ODT驅動器的控制電路。焊墊是被配置於記憶格陣列與半導體記憶裝置的第1端邊之間，ODT電路是被配置於焊墊與第1端邊之間，ODT驅動器是被配置於ODT電路與第1端邊之間。在ODT驅動器與第1端邊之間配置有：傳達電阻值控制信號的ODT控制信號線、及傳達賦能信號的ODT賦能信號線。

Description

半導體記憶裝置
實施形態是有關半導體記憶裝置。
作為半導體記憶裝置，有NAND快閃記憶體為人所知。
本實施形態是提供一種可抑制晶片面積的增加之半導體記憶裝置。 本實施形態的半導體記憶裝置，係具備： 記憶格陣列，其係配列有複數的記憶格； 焊墊(pad)，其係輸入被寫入於前述記憶格陣列的資料； 終端電路，其係被連接至前述焊墊； 驅動電路，其係根據賦能信號來選擇賦能(enable)狀態或去能(disable)狀態，當藉由前述賦能信號來設為前述賦能狀態時，根據電阻值控制信號來驅動前述終端電路成為預定的電阻值；及 控制電路，其係供給前述賦能信號及前述電阻值控制信號至前述驅動電路。 前述半導體記憶裝置，係具有：在第1方向延伸的第1端邊及第2端邊、在與前述第1方向正交的第2方向延伸的第3端邊及第4端邊， 在前述第2方向，前述焊墊，係被配置於前述記憶格陣列與前述第1端邊之間， 在前述第2方向，前述終端電路，係被配置於前述焊墊與前述第1端邊之間， 在前述第2方向，前述驅動電路，係被配置於前述終端電路與前述第1端邊之間， 在前述第2方向的前述驅動電路與前述第1端邊之間配置有：延伸於前述第1方向傳達前述電阻值控制信號的電阻值控制信號線、及傳達前述賦能信號的賦能信號線。
以下，參照圖面來說明實施形態。 (第1實施形態) (1.構成) (1-1.記憶系統(memory system)的構成) 圖1是表示本發明的實施形態的記憶系統的構成例的方塊圖。本實施形態的記憶系統是具備：記憶體控制器(Memory controller)1，及作為半導體記憶裝置的非揮發性記憶體2。記憶系統是可與主機(host)連接。 主機是例如個人電腦、攜帶型終端裝置等的電子機器。非揮發性記憶體2是不揮發地記憶資料的記憶體，例如具備NAND記憶體(NAND快閃記憶體)。非揮發性記憶體2是例如具有每記憶格可記憶3bit的記憶格的NAND記憶體，亦即3bit/Cell(TLC: Triple Level Cell)的NAND記憶體。另外，非揮發性記憶體2是即使為1bit/Cell、2bit/Cell、或4bit/Cell的NAND記憶體也無妨。 記憶體控制器1是按照來自主機的寫入要求，控制往非揮發性記憶體2的資料的寫入。又，記憶體控制器1是按照來自主機的讀出要求，控制來自非揮發性記憶體2的資料的讀出。在記憶體控制器1與非揮發性記憶體2之間，傳送接收晶片賦能信號/CE、就緒/忙(ready/busy)信號/RB、命令鎖存賦能(Command Latch Enable)信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE、寫保護(write protect)信號/WP、資料的信號DQ＜7：0＞、資料選通(data strobe)信號DQS、/DQS的各信號。 例如，非揮發性記憶體2與記憶體控制器1是分別作為半導體晶片(以下亦簡稱“晶片”)形成。 晶片賦能信號/CE是用以將非揮發性記憶體2賦能的信號。就緒/忙信號/RB是用以顯示非揮發性記憶體2為就緒狀態(受理來自外部的命令的狀態)或忙狀態(不受理來自外部的命令的狀態)的信號。命令鎖存賦能信號CLE是表示信號DQ＜7：0＞為命令的信號。位址鎖存賦能信號ALE是表示信號DQ＜7：0＞為位址的信號。寫賦能信號/WE是用以將接收的信號取入至非揮發性記憶體2的信號，藉由記憶體控制器1來接收命令、位址及資料的每次主張。在信號/WE為“L(Low)”水準的期間對非揮發性記憶體2指示取入信號DQ＜7：0＞。 讀賦能信號RE、/RE是用以記憶體控制器1從非揮發性記憶體2讀出資料的信號。例如，為了控制輸出信號DQ＜7：0＞時的非揮發性記憶體2的動作時機而使用。寫保護信號/WP是用以對非揮發性記憶體2指示資料寫入及消去的禁止的信號。信號DQ＜7：0＞是在非揮發性記憶體2與記憶體控制器1之間被傳送接收的資料的實體，包含命令、位址及資料。資料選通信號DQS、/DQS是用以控制信號DQ＜7：0＞的輸出入的時機的信號。 記憶體控制器1是具備RAM(Random Access Memory)11、處理器12、主機介面13、ECC(Error Check and Correct)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15是彼此以內部匯流排16來連接。 主機介面13是將從主機接收的要求、使用者資料(寫入資料)等輸出至內部匯流排16。又，主機介面13是將從非揮發性記憶體2讀出的使用者資料、來自處理器12的回應等傳送至主機。 記憶體介面15是根據處理器12的指示，控制將使用者資料等寫入至非揮發性記憶體2的處理及從非揮發性記憶體2讀出的處理。 處理器12是統括性地控制記憶體控制器1。處理器12是例如CPU(Central Processing Unit)、MPU(Micro Processing Unit)等。處理器12是在從主機經由主機介面13來接受要求時，進行按照該要求的控制。例如，處理器12是按照來自主機的要求，對記憶體介面15指示往非揮發性記憶體2的使用者資料及同位的寫入。又，處理器12是按照來自主機的要求，對記憶體介面15指示來自非揮發性記憶體2的使用者資料及同位的讀出。 處理器12是對於被積蓄於RAM11的使用者資料，決定非揮發性記憶體2上的儲存區域(記憶區域)。使用者資料是經由內部匯流排16來儲存於RAM11。處理器12是對於寫入單位的頁單位的資料(頁資料)實施記憶區域的決定。在本說明書中，將被儲存於非揮發性記憶體2的1頁的使用者資料定義成單位(unit)資料。單位資料是一般被編碼作為編碼語言來儲存於非揮發性記憶體2。在本實施形態中，編碼不是必須。記憶體控制器1是亦可不編碼地將單位資料儲存於非揮發性記憶體2，但在圖1是顯示進行編碼的構成，作為一構成例。在記憶體控制器1不進行編碼時，頁資料是與單位資料一致。又，亦可根據1個的單位資料來產生1個的編碼語言，或亦可根據單位資料被分割的分割資料來產生1個的編碼語言。又，亦可使用複數的單位資料來產生1個的編碼語言。 處理器12是按每個單位資料，決定寫入去處的非揮發性記憶體2的記憶區域。在非揮發性記憶體2的記憶區域是分配有物理位址。處理器12是利用物理位址來管理單位資料的寫入去處的記憶區域。處理器12是以能指定決定後的記憶區域(物理位址)來將使用者資料寫入至非揮發性記憶體2的方式指示給記憶體介面15。處理器12是管理使用者資料的邏輯位址(主機所管理的邏輯位址)與物理位址的對應。當處理器12接收包含來自主機的邏輯位址的讀出要求時，特定對應於邏輯位址的物理位址，指定物理位址來將使用者資料的讀出指示給記憶體介面15。 ECC電路14是將被儲存於RAM11的使用者資料編碼，產生編碼語言。並且，ECC電路14是將從非揮發性記憶體2讀出的編碼語言解碼。 RAM11是將從主機接收的使用者資料一時儲存至往非揮發性記憶體2記憶為止，或將從非揮發性記憶體2讀出的資料一時儲存至往主機傳送為止。RAM11是例如SRAM (Static Random Access Memory)或DRAM(Dynamic Random Access Memory)等的泛用記憶體。 在圖1是表示記憶體控制器1分別具備ECC電路14與記憶體介面15的構成例。然而，ECC電路14亦可被內藏於記憶體介面15。又，ECC電路14亦可被內藏於非揮發性記憶體2。 從主機接收寫入要求時，記憶系統是如其次般動作。處理器12是使成為寫入對象的資料一時記憶於RAM11。處理器12是讀出被儲存於RAM11的資料，輸入至ECC電路14。ECC電路14是將被輸入的資料編碼，且將編碼語言輸入至記憶體介面15。記憶體介面15是將被輸入的編碼語言寫入至非揮發性記憶體2。 從主機接收讀出要求時，記憶系統是如其次般動作。記憶體介面15是將從非揮發性記憶體2讀出的編碼語言輸入至ECC電路14。ECC電路14是將被輸入的編碼語言解碼，將被解碼的資料儲存於RAM11。處理器12是將被儲存於RAM11的資料經由主機介面13來傳送至主機。 (1-2.非揮發性記憶體的構成) 圖2是表示本實施形態的非揮發性記憶體的構成例的方塊圖。非揮發性記憶體2是具備：記憶格陣列21、輸出入電路22、邏輯控制電路24、寄存器26、定序器(sequencer) 27、電壓產生電路28、列解碼器(row decoder)30、感測放大器(sense amplifier)31、輸出入用焊墊群32、邏輯控制用焊墊群34、及電源輸入用端子群35。 記憶格陣列21是包含與字元線及位元線建立關聯的複數的非揮發性記憶格(未圖示)。 輸出入電路22是在與記憶體控制器1之間，傳送接收信號DQ＜7：0＞及資料選通信號DQS、/DQS。輸出入電路22是將信號DQ＜7：0＞內的命令及位址轉送至寄存器26。又，輸出入電路22是在與感測放大器31之間傳送接收寫入資料及讀出資料。 邏輯控制電路24是從記憶體控制器1接收晶片賦能信號/CE、命令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE及寫保護信號/WP。又，邏輯控制電路24是將就緒/忙信號/RB轉送至記憶體控制器1，將非揮發性記憶體2的狀態通知給外部。 電壓產生電路28是根據來自定序器27的指示，產生資料的寫入、讀出及消去等的動作所必要的電壓。 列解碼器30是從寄存器26接受位址內的區塊位址及列位址，根據該區塊位址來選擇對應的區塊，且根據該列位址來選擇對應的字元線。 感測放大器31是在資料的讀出時，感測從記憶格讀出至位元線的讀出資料，將感測到的讀出資料轉送至輸出入電路22。感測放大器31是在資料的寫入時，經由位元線來將被寫入的寫入資料轉送至記憶格。 輸出入用焊墊群32是為了在與記憶體控制器1之間進行包含資料的各信號的傳送接收，而具備對於信號DQ＜7：0＞及資料選通信號DQS、/DQS的複數的端子(焊墊)。 邏輯控制用焊墊群34是為了在與記憶體控制器1之間進行各信號的傳送接收，而具備對應於晶片賦能信號/CE、命令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE及寫保護信號/WP的複數的端子(焊墊)。 電源輸入用端子群35是為了從外部供給各種的動作電源至非揮發性記憶體2，而具備輸入電源電壓Vcc、VccQ、Vpp與接地電壓Vss的複數的端子。電源電壓Vcc是作為動作電源一般從外部給予的電路電源電壓，例如輸入3.3V程度的電壓。電源電壓VccQ是例如輸入1.2V的電壓。電源電壓VccQ是在記憶體控制器1與非揮發性記憶體2之間傳送接收信號時使用。電源電壓Vpp是比電源電壓Vcc更高壓的電源電壓，例如輸入12V的電壓。往記憶格陣列21寫入資料或消去資料時，須20V程度的高的電壓。此時，在電壓產生電路28的昇壓電路，昇壓約12V的電源電壓Vpp，要比昇壓約3.3V的電源電壓Vcc，更能高速且以低消費電力來產生所望的電壓。另一方面，例如，在無法供給高電壓的環境中使用非揮發性記憶體2時，在電源電壓Vpp是亦可不供給電壓。即使為電源電壓Vpp不被供給的情況，非揮發性記憶體2是只要電源電壓Vcc被供給，便可實行各種的動作。亦即，電源電壓Vcc是被標準地供給至非揮發性記憶體2的電源，電源電壓Vpp是例如按照使用環境來被追加性･任意性地供給的電源。 (1-3.ODT電路的構成) 圖3是模式性表示輸出入端子及輸出入電路的連接的電路圖。如圖3所示般，在輸出入電路22是按對應的每個端子(焊墊)，具備：由ODT(on die termination)電路60、ODT驅動器62及輸入接收器(receiver)64所構成的輸入電路，及由輸出驅動器65所構成的輸出電路。 輸入接收器64是例如作為緩衝器機能，將來自記憶體控制器1的輸入信號變換成例如用以在非揮發性記憶體2內處理的適當的電壓水準，而轉送至包含記憶格陣列21的非揮發性記憶體2內的其他的電路。 輸出驅動器65是例如作為緩衝器機能，將從記憶格陣列21轉送的信號變換成適當的電壓水準，輸出至記憶體控制器1。另外，輸出驅動器65是亦被稱為OCD(off chip driver)，例如，在輸入電源電壓VccQ的端子與輸入接地電壓Vss的端子之間，串聯配置p通道MOS電晶體及n通道MOS電晶體而構成。 ODT電路60是作為終端電路機能。ODT電路60是被設在輸出入用焊墊群32的各焊墊33與輸入接收器64之間。ODT電路60是包含：作為第1電阻值調節電路機能的p側ODT電路67a，及作為第2電阻值調節電路機能的n側ODT電路67b。p側ODT電路67a是由p通道MOS電晶體61a及可變電阻元件63a所構成。n側ODT電路67b是由n通道MOS電晶體61b及可變電阻元件63b所構成。另外，以可變電阻元件63a、63b為首的電阻、或電容器、二極體是可使用MOS電晶體來實現。 ODT驅動器62是作為驅動電路機能。ODT驅動器62是將切換ODT電路60的ON(賦能狀態)･OFF(去能狀態)的賦能信號，及用以指示終端電阻值的電阻值控制信號輸入至ODT電路60。ODT驅動器62是由作為第1驅動電路機能的p側驅動器66a及作為第2驅動電路機能的n側驅動器66b所構成。 ODT電路60的p側ODT電路67a是連接ODT驅動器62的p側驅動器66a。p側ODT電路67a是按照從p側驅動器66a輸入的賦能信號來動作。又，ODT電路60的n側ODT電路67b是連接ODT驅動器62的n側驅動器66b。n側ODT電路67b是按照從n側驅動器66b輸入的賦能信號來動作。 p通道MOS電晶體61a是在閘極從p側驅動器66a輸入賦能信號，在源極施加電源電壓VccQ，汲極會被連接至可變電阻元件63a的一端。p通道MOS電晶體61a是作為用以連接施加電源電壓VccQ的電壓線(電源電壓線)與可變電阻元件63a之第1開關部機能。 可變電阻元件63a的另一端是被連接至連接焊墊33與輸入接收器64的配線及可變電阻元件63b的一端。作為第1電阻值調整部機能的可變電阻元件63a的電阻值是按照從p側驅動器66a輸入的電阻值控制信號來設定。又，作為第2電阻值調整部機能的可變電阻元件63b的電阻值是按照從n側驅動器66b輸入的電阻值控制信號來設定。另外，使用MOS電晶體來實現可變電阻元件63a、63b時，例如，並聯複數的MOS電晶體來構成電阻值調整部。按照電阻值控制信號，從該等複數的MOS電晶體，將預定的電晶體選擇性地切換成ON，藉此調整電阻值。 n通道MOS電晶體61b是在閘極從n側驅動器66b輸入賦能信號，汲極會被連接至可變電阻元件63b的另一端，在源極施加接地電壓Vss。n通道MOS電晶體61b是作為用以連接施加接地電壓Vss的電壓線(接地電壓線)與可變電阻元件63b之第2開關部機能。 對應於各焊墊而設的ODT驅動器62是被連接至解碼器68。解碼器68是從定序器27連接ODT電阻值設定信號線71及製程修整信號線72。解碼器68是根據從ODT電阻值設定信號線71與製程修整信號線72輸入的信號，產生作為電阻值控制信號的ODT控制信號。各驅動器62是連接傳達ODT控制信號至對應的ODT電路60的控制信號線74。又，各驅動器62是連接傳達切換對應的ODT電路60的ON･OFF的賦能信號的ODT賦能信號線73。另外，定序器27與解碼器68是作為控制電路機能。 (2.佈局) (2-1.晶片的焊墊佈局) 圖4是晶片上的非揮發性記憶體的概略佈局圖。亦即，圖4是從Z方向看的非揮發性記憶體的XY平面的概略佈局圖。 如圖4所示般，本實施形態的非揮發性記憶體2是在具有大致矩形形狀的晶片上，在Y方向(第2方向)大致區劃成2個的區域(記憶電路(memory circuit)100、周邊電路200)。並且，在周邊電路200是設有焊墊部300。2個的區域(記憶電路100、周邊電路200)是在各自的Y方向上的位置，遍及X方向(第1方向)的幾乎全域而設。另外，在以下的說明中，有關非揮發性記憶體2的各構成要素在晶片上所佔的區域，有時將該區域的X方向的長度表示成「寬度」，將Y方向的長度表示成「高度」。並且，將該區域的Z方向的長度表示成「深度」。 在被配置於晶片的高度方向上方側(Y方向的一端側、第2端邊側)的記憶電路100內，主要配置有記憶格陣列21、列解碼器30及感測放大器31。 在被配置於晶片的高度方向下方側(Y方向的另一端側、第1端邊側)的周邊電路200內，除了焊墊部300以外，還配置有輸出入電路22(但，在I/O部301所含的構成要素是除外)、寄存器26、定序器27、電壓產生電路28、邏輯控制電路24等。 在被配置於晶片的高度方向下方側(Y方向的另一端側、第1端邊側)的端部的焊墊部300內，複數的I/O部301會沿著晶片端部來一維地以預定的間隔配列而形成。在各者的I/O部301是輸出入用焊墊群32及邏輯控制用焊墊群34中所含的焊墊會各配置一個。並且，在各者的I/O部301是對應於各者的焊墊的ODT電路60、ODT驅動器62、輸出驅動器65也被配置。 (2-2.焊墊部的佈局) 在本實施形態的焊墊部300的佈局的說明時，首先，利用圖5來說明有關比較例的焊墊部300的佈局。圖5是比較例的非揮發性記憶體的焊墊部的佈局圖。在焊墊部300是配置有複數的I/O部301及解碼器68。又，配置有對於被設在I/O部301的ODT電路60，從定序器27傳達控制信號之ODT電阻值設定信號線71、製程修整信號線72、及ODT賦能信號線73。 I/O部301a~301j是沿著高度方向(Y方向)的晶片端部的一邊，在寬度方向(X方向)以預定的間隔配列。在大致矩形的I/O部301a~301j的各者中，對應的焊墊(在圖5中不圖示)會被配置於中央部。例如，在I/O部301a是配置有用以輸入信號DQ<0>的焊墊，在I/O部301h是配置有用以輸入信號DQ<7>的焊墊。並且，在I/O部301i是配置有用以輸入資料選通信號DQS的焊墊，在I/O部301j是配置有用以輸入資料選通信號/DQS的焊墊。
ODT電路60是在I/O部301a~301j中，被配置於高度方向(Y方向)的晶片端部側。例如圖5所示般，在大致矩形的I/O部301中，在晶片端部側的二個的角落部配置有p側ODT電路67a及n側ODT電路67b。
ODT驅動器62是在各I/O部301a~301j中，被配置於高度方向(Y方向)的晶片上方側的一邊的中央附近。因此，為了連接ODT驅動器62與ODT電路60(p側ODT電路67a及n側ODT電路67b)，而在焊墊的寬度方向(X方向)的兩側配置有信號線。並且，以接近於各I/O部301a~301j的ODT驅動器62的方式，配置有解碼器68。如圖5所示般，解碼器68是以對應於各ODT驅動器62的方式，與ODT驅動器62的個數同數設置。
在解碼器68的高度方向(Y方向)的晶片上方側是配置有ODT電阻值設定信號線71、製程修整信號線72及ODT賦能信號線73。
在如以上般被佈局的比較例的焊墊部300中，I/O部301a~301j的寬度(X方向的長度)是將焊墊的寬度(X方向的長度)與連接ODT驅動器62及ODT電路60的信號線的配置區域的寬度(X方向的長度)加起來的大小。又，I/O部301a~301j的高度(Y方向的長度)是將ODT驅動器62的高度(Y方 向的長度)、焊墊的高度(Y方向的長度)及ODT電路60的高度(Y方向的長度)加起來的大小。又，焊墊部300的高度(Y方向的長度)是將I/O部301a~301j的高度(Y方向的長度)、解碼器68的高度(Y方向的長度)及信號線71~73的配置區域的高度(Y方向的長度)加起來的大小。
其次，利用圖6來說明有關本實施形態的焊墊部300的佈局。圖6是第1實施形態的焊墊部的佈局圖。被配置於本實施形態的焊墊部300的要素是與比較例的非揮發性記憶體的焊墊部同樣。亦即，配置有複數的I/O部301及解碼器68，且配置有從定序器27傳達控制信號之ODT電阻值設定信號線71、製程修整信號線72及ODT賦能信號線73。
並且，在各I/O部301a~301j的高度方向上端側(Y方向的另一端側)的一邊的中央附近是配置有對應的焊墊(在圖6中是不圖示)。更在晶片端部側的二個的角落部配置有p側ODT電路67a及n側ODT電路67b。
ODT驅動器62是在各I/O部301a~301j中，被配置於晶片的高度方向下方側(Y方向的另一端側或晶片端部側)的一邊的中央附近。因此，ODT驅動器62與ODT電路60(p側ODT電路67a及n側ODT電路67b)是鄰接配置。
並且，在I/O部301a~301j的高度方向下方側(Y方向的另一端側或晶片端部側)是配置有ODT賦能信號線73、及用以從解碼器68輸入ODT控制信號至各ODT驅動器62的ODT控制信號線74。更在配置有該等的信號線73、74的區域中，在寬度方向(X方向)不與I/O部301a~301j重疊的區域配置有解碼器68。在解碼器68的高度方向上方側(Y方向的一端側)，亦即I/O部301j的右側的區域是配置有從被設在周邊電路200的定序器27傳達控制信號之ODT電阻值設定信號線71、製程修整信號線72及ODT賦能信號線73。 亦即，在焊墊部300是在晶片端部側(Y方向的另一端側)配置有信號線73、74及解碼器68，在該等的高度方向上方側(Y方向的一端側)配置有I/O部301a~301j及信號線71~73。由於將解碼器68以I/O部301a~301j來共通化，且配置於與I/O部301a~301j在寬度方向(X方向)不重疊的位置，因此相較於圖5所示的比較例的焊墊部300，可削減焊墊部300的高度(Y方向的長度)。 其次，利用圖7來說明有關被輸入至I/O部301及I/O部301的信號線71~73的配置例。圖7是I/O部的佈局圖。在圖7是以配置有用以輸入信號DQ＜0＞的焊墊33a之I/O部301a作為一例表示，但其他的I/O部301也為同樣的構成。 在大致矩形區域的I/O部301a的寬度方向(X方向)的中央附近是焊墊33a會沿著高度方向上方側(Y方向的一端側)的端部的一邊來配置。並且，在焊墊33a的寬度方向(X方向)的兩側是配置有輸出驅動器65。輸出驅動器65，例如，在輸入電源電壓VccQ的端子與輸入接地電壓Vss的端子之間，串聯地配置p通道MOS電晶體及n通道MOS電晶體而構成時，例如，將p通道MOS電晶體配置於焊墊33a的寬度方向右側(X方向的一端側)，將n通道MOS電晶體配置於焊墊33a的寬度方向左側(X方向的另一端側)。 在焊墊33a的高度方向下方側(Y方向的另一端側)是配置有ODT電路60。具體而言，p側ODT電路67a會被配置於寬度方向右側(X方向的一端側)，n側ODT電路67b會被配置於寬度方向左側(X方向的另一端側)。 在p側ODT電路67a的高度方向下方側(Y方向的另一端側)是配置有構成ODT驅動器62的p側驅動器66a。並且，在n側ODT電路67b的高度方向下方側(Y方向的另一端側)是配置有構成ODT驅動器62的n側驅動器66b。 在圖5所示的比較例的焊墊部300中，ODT電路60及ODT驅動器62會分別被配置於I/O部301a的高度方向上方側(Y方向的一端側)的端邊近旁及高度方向下方側(Y方向的另一端側)的端邊近旁，因此為了從ODT驅動器62輸入控制信號至ODT電路60，而在焊墊33a的寬度方向(X方向)的兩側配置有信號線。相對於此，在本實施形態中，ODT電路60及ODT驅動器62皆接近於I/O部301a的高度方向下方側(Y方向的另一端側)的端邊而配置，因此可縮短用以傳達從ODT驅動器62往ODT電路60的控制信號的信號線。所以，可削減配線延遲，因此可縮短ODT電路60的建立(set up)時間。 又，藉由將ODT電路60及ODT驅動器62接近配置，可削減用以補償配線延遲的緩衝器的大小，因此可削減ODT驅動器62的面積。更由於使p側ODT電路67a與n側ODT電路67b同時地ON･OFF的時機控制的精度會提升，因此可抑制故障(glitch)的發生。又，由於焊墊33a的寬度方向(X方向)的兩側的往高度方向(Y方向)的信號線的配置不需要，因此可縮小I/O部301a的寬度(X方向的長度)。 在ODT驅動器62的高度方向下方側(Y方向的另一端側)，亦即沿著高度方向下方側(Y方向的另一端側)的晶片端部的一邊來設置配線區域36。在配線區域36，除了ODT賦能信號線73或ODT控制信號線74以外，傳達電源電壓Vpp或接地電壓Vss的信號線也被配置。配線區域36是在深度方向(Z方向)具有複數的配線層，該等的信號線是被分配於複數的配線層的任一。 利用圖8來說明有關配線區域36的剖面構造。圖8是沿著圖7的A-A’線的剖面圖。又，圖8的例子是表示設有4層的配線層的情況。 如圖8所示般，在半導體基板上，4層的配線層會隔著絕緣層來形成。絕緣層是例如使用矽氧化膜來形成。一般，配線層是越下層越高電阻。因此，須高速地傳達的信號線是分配於上層。 在4層的配線層之中，最下層及由下算起的第二層的配線層是分配有ODT控制信號線74。並且，在最下層及由下算起的第二層的配線層的一部分是傳達接地電壓Vss的信號線也被分配。在由下算起的第三層的配線層是分配有傳達接地電壓Vss的信號線。此配線層是傳達接地電壓Vss，且亦具有屏蔽最上層的配線層及ODT控制信號線74的任務。 在最上層的配線層是分配有傳達電源電壓Vpp或接地電壓Vss的信號線，及ODT賦能信號線73。特別是ODT賦能信號線73為了傳達控制ODT電路60的ON･OFF的信號(賦能信號)，須高速地傳達。因此，藉由配置於最上層的配線層，可縮短ODT電路60的建立時間。另外，最上層的傳達接地電壓Vss的信號線及由上算起的第二層的配線層是藉由接點配線來連接。又，由上算起的第二層的配線層及半導體基板是藉由被分配於最下層及由下算起的第二層的配線層的傳達接地電壓Vss的信號線、及連接該等的配線層的接點配線層來連接。亦即，被構成為若從外部輸入接地電壓Vss至最上層的信號線，則半導體基板的電壓也可控制成Vss。 如以上般，配線區域36是具有複數層的配線層，因此可在傳達電源電壓Vpp或接地電壓Vss的信號線的下層配置ODT控制信號線74。因此，可抑制配線區域36的面積增大。 如以上般，若根據本實施形態，則在焊墊部300的各I/O部301中，接近晶片端部側來配置ODT電路60及ODT驅動器62。並且，構成為：在複數的I/O部301，共有1個的解碼器68。更在ODT驅動器62的高度方向下方側(Y方向的另一端側)，亦即，沿著高度方向下方側(Y方向的另一端側)的晶片端部的一邊來設置配線區域36，在該配線區域36在深度方向(Z方向)形成複數的配線層，將ODT控制信號線74形成於傳達電源電壓Vpp或接地電壓Vss的信號線的下層。因此，可削減焊墊部300的面積，可抑制晶片面積的增加。 又，藉由將ODT電路60及ODT驅動器62接近配置，可削減配線延遲，縮短建立時間。又，由於使p側ODT電路67a與n側ODT電路67b同時地ON･OFF的時機控制的精度會提升，因此可抑制故障的發生。 (第2實施形態) 其次，說明有關本發明的第2實施形態的半導體記憶裝置。本實施形態的半導體記憶裝置是構成I/O部301的ODT電路60與ODT驅動器62的佈局會與上述的第1實施形態的半導體記憶裝置不同。本實施形態的半導體記憶裝置的構成或I/O部301以外的佈局是與上述的第1實施形態的半導體記憶裝置同樣，因此省略說明，以下只說明有關與第1實施形態不同的點。 圖9是第2實施形態的焊墊部的佈局圖。在被配置於晶片的高度方向下方側(Y方向的另一端側)的端部之焊墊部300內是複數的I/O部301會沿著晶片端部，在寬度方向(X方向)以預定的間隔配列而形成。在各I/O部301a~301j的高度方向上方端側(Y方向的一端側)的一邊的中央附近是配置有對應的焊墊。更在晶片端部側(Y方向的另一端側)的二個的角落部配置有p側ODT電路67a及n側ODT電路67b。 各I/O部301的ODT電路60是在彼此相鄰的I/O部301間，以p側ODT電路67a與n側ODT電路67b的左右的配置會形成相反的方式配置。具體而言，從寬度方向左側(X方向的另一端側)算起第奇數個的I/O部301a、…301i是在高度方向(Y方向)，在晶片端部側的左角落部配置有n側ODT電路67b，在高度方向(Y方向)，在晶片端部側的右角落部配置有p側ODT電路67a。又，從寬度方向左側(X方向的另一端側)算起第偶數個的I/O部301b、…、301h、301j是在高度方向(Y方向)，在晶片端部側的左角落部配置有p側ODT電路67a，在高度方向(Y方向)，在晶片端部側的右角落部配置有n側ODT電路67b。 亦即，隔壁的I/O部301彼此間，以構成接近配置的ODT電路60的MOS電晶體形成同型的方式，配置p側ODT電路67a及n側ODT電路67b。 又，ODT驅動器62是在各I/O部301a~301j中，被配置於晶片的高度方向晶片下方側(Y方向的另一端側或晶片端部側)的一邊。但，寬度方向(X方向)的位置是被配置於相鄰的I/O部301的大致中央附近。進一步，當接近配置的ODT電路60為p側ODT電路67a時，配置p側驅動器66a作為ODT驅動器62。當接近配置的ODT電路60為n側ODT電路67b時，配置n側驅動器66b作為ODT驅動器62。亦即，相鄰的I/O部301彼此間，以共有ODT驅動器62的方式配置。 如以上般，若根據本實施形態，則在相鄰的I/O部301，接近配置進行同樣的控制的p側ODT電路67a彼此間或n側ODT電路67b。而且，在接近配置的2個的p側ODT電路67a或n側ODT電路67b彼此間，將一個的ODT驅動器62共有化。因此，可更削減焊墊部300的面積。 (第3實施形態) 其次，說明有關本發明的第3實施形態的半導體記憶裝置。本實施形態的半導體記憶裝置是在ODT賦能信號線73的途中設置延遲電路69的點會與上述的第1實施形態的半導體記憶裝置不同。本實施形態的半導體記憶裝置的構成或延遲電路69以外的I/O部301的佈局是與上述的第1實施形態的半導體記憶裝置同樣，因此省略說明，以下只說明有關與第1實施形態不同的點。 圖10是第3實施形態的焊墊部的佈局圖。被配置於配線區域36的ODT賦能信號線73串聯配置複數的延遲電路69。各個的延遲電路69是例如以2段的反相器(inverter)所構成，使ODT賦能(賦能信號)的傳達延遲預定時間。各延遲電路69是被設在從ODT賦能信號線73往各I/O部301的ODT驅動器62的信號線分歧點之前。 藉由如此在ODT賦能信號線73的途中設置延遲電路69，可在不同的時機，將各I/O部301的ODT電路60切換ON･OFF。因此，藉由複數的ODT電路60一起切換成ON，可防止大電流流動，可削減峰值電流。 說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，非意圖限定發明的範圍。該等新穎的實施形態是可用其他的各種的形態實施，可在不脫離發明要旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是被含在發明的範圍或其要旨，且含在申請專利範圍記載的發明及其均等的範圍。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:記憶格陣列 22:輸出入電路 24:邏輯控制電路 26:寄存器 27:定序器 28:電壓產生電路 30:列解碼器 31:感測放大器 32:輸出入用焊墊群 33:焊墊 34:邏輯控制用焊墊群 35:電源輸入用端子群 60:ODT電路 61a:p通道MOS電晶體 61b:n通道MOS電晶體 62:ODT驅動器 63a:可變電阻元件 63b:可變電阻元件 64:輸入接收器 65:輸出驅動器 66a:p側驅動器 66b:n側驅動器 67a:p側ODT電路 67b:n側ODT電路 68:解碼器 69:延遲電路 71:ODT電阻值設定信號線 72:製程修整信號線 73:ODT賦能信號線 74:控制信號線 200:周邊電路 300:焊墊部 301:I/O部
圖1是表示本發明的實施形態的記憶裝置的構成例的方塊圖。 圖2是表示本發明的實施形態的非揮發性記憶體的構成例的方塊圖。 圖3是模式性地表示輸出入端子及輸出入電路的連接的電路圖。 圖4是晶片上的非揮發性記憶體的概略佈局圖。 圖5是比較例的非揮發性記憶體的焊墊部的佈局圖。 圖6是第1實施形態的焊墊部的佈局圖。 圖7是I/O部的佈局圖。 圖8是沿著圖7的A-A’線的剖面圖。 圖9是第2實施形態的焊墊部的佈局圖。 圖10是第3實施形態的焊墊部的佈局圖。
62:ODT驅動器
67a:p側ODT電路
67b:n側ODT電路
68:解碼器
71:ODT電阻值設定信號線
72:製程修整信號線
73:ODT賦能信號線
74:控制信號線
301a、301h、301i、301j:I/O部
DQ<0>:輸入信號
DQ<7>:輸入信號
DQS、/DQS:資料選通信號

Claims (13)

  1. 一種半導體記憶裝置，係具備： 記憶格陣列，其係配列有複數的記憶格； 焊墊，其係輸入被寫入於前述記憶格陣列的資料； 終端電路，其係被連接至前述焊墊； 驅動電路，其係根據賦能信號來選擇賦能狀態或去能狀態，當藉由前述賦能信號來設為前述賦能狀態時，根據電阻值控制信號來驅動前述終端電路成為預定的電阻值；及 控制電路，其係供給前述賦能信號及前述電阻值控制信號至前述驅動電路， 其特徵為： 前述半導體記憶裝置，係具有：在第1方向延伸的第1端邊及第2端邊、在與前述第1方向正交的第2方向延伸的第3端邊及第4端邊， 在前述第2方向，前述焊墊，係被配置於前述記憶格陣列與前述第1端邊之間， 在前述第2方向，前述終端電路，係被配置於前述焊墊與前述第1端邊之間， 在前述第2方向，前述驅動電路，係被配置於前述終端電路與前述第1端邊之間， 在前述第2方向的前述驅動電路與前述第1端邊之間配置有：延伸於前述第1方向傳達前述電阻值控制信號的電阻值控制信號線、及傳達前述賦能信號的賦能信號線。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，更具有低壓側電源線， 前述電阻值控制信號線，係被配置於前述低壓側電源線的下層。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中，前述控制電路，係包含將前述電阻值控制信號線傳送信號的解碼器， 沿著前述第1方向來配置複數的前述焊墊， 前述解碼器，係被配置於前述複數的焊墊的前述第1方向的側部， 從前述第2方向來看時，前述解碼器，係與前述複數的焊墊的任一皆不重疊。
  4. 如申請專利範圍第3項之半導體記憶裝置，其中，分別對應於前述複數的焊墊來配置複數的前述終端電路， 前述複數的終端電路的各者，係包含分別被配置於對應的前述焊墊的前述第1方向的兩端的第1電阻值調節電路及第2電阻值調節電路， 前述第1電阻值調節電路，係包含：被連接至對應的前述焊墊的第1電阻值調整部、及電性連接前述第1電阻值調整部與高壓側電源線的第1開關部， 前述第2電阻值調節電路，係包含：被連接至對應的前述焊墊的第2電阻值調整部、及電性連接前述第2電阻值調整部與前述低壓側電源線的第2開關部。
  5. 如申請專利範圍第4項之半導體記憶裝置，其中，配置有複數的前述驅動電路， 前述複數的驅動電路的各者，係包含： 第1驅動電路，其係驅動對應的前述第1電阻值調整電路；及 第2驅動電路，其係驅動對應的前述第2電阻值調整電路， 前述複數的驅動電路的各者，係於前述第2方向，被配置在對應的前述終端電路與前述第1端邊之間。
  6. 如申請專利範圍第4項之半導體記憶裝置，其中，有關在前述第1方向的相鄰的2個的前述焊墊，對應於一方的前述焊墊的前述第1電阻值調節電路、對應於前述一方的前述焊墊的前述第2電阻值調節電路、對應於另一方的前述焊墊的前述第2電阻值調節電路、及對應於前述另一方的前述焊墊的前述第1電阻值調節電路，係於前述第1方向依序被配置。
  7. 如申請專利範圍第6項之半導體記憶裝置，其中，前述驅動電路，係包含：複數的第1驅動電路、及複數的第2驅動電路， 前述複數的第1驅動電路的各者，係被構成為驅動在前述第1方向相鄰的2個的前述第1電阻值調節電路， 前述複數的第2驅動電路的各者，係被構成為驅動在前述第1方向相鄰的2個的前述第2電阻值調節電路。
  8. 如申請專利範圍第5項之半導體記憶裝置，其中， 前述複數的第1電阻值調節電路的各者，係包含具有第1半導體型的複數的第1電晶體， 前述複數的第2電阻值調節電路的各者，係包含具有與前述第1半導體型不同的第2半導體型的複數的第2電晶體， 前述複數的第1驅動電路的各者，係於前述賦能狀態，使對應的前述第1電阻值調節電路的前述複數的第1電晶體的至少一部分形成ON， 前述複數的第2驅動電路的各者，係於前述賦能狀態，使對應的前述第2電阻值調節電路的前述複數的第2電晶體的至少一部分形成ON。
  9. 如申請專利範圍第7項之半導體記憶裝置，其中， 前述複數的第1電阻值調節電路的各者，係包含具有第1半導體型的複數的第1電晶體， 前述複數的第2電阻值調節電路的各者，係包含具有與前述第1半導體型不同的第2半導體型的複數的第2電晶體， 前述複數的第1驅動電路的各者，係於前述賦能狀態，使對應的前述第1電阻值調節電路的前述複數的第1電晶體的至少一部分形成ON， 前述複數的第2驅動電路的各者，係於前述賦能狀態，使對應的前述第2電阻值調節電路的前述複數的第2電晶體的至少一部分形成ON。
  10. 如申請專利範圍第4項之半導體記憶裝置，其中，更具有被構成為使前述賦能信號延遲的延遲電路， 前述延遲電路，係被配置於前述賦能信號線和一前述終端電路的第1連接點與前述賦能信號線和其他的前述終端電路的第2連接點之間。
  11. 如申請專利範圍第4項之半導體記憶裝置，其中，從前述控制電路至一前述終端電路的信號傳達路徑，係包含： 前述賦能信號線；及 被構成為使前述賦能信號延遲的延遲電路。
  12. 一種半導體記憶裝置，係具備： 記憶格陣列，其係配列有複數的記憶格； 焊墊，其係輸入被寫入於前述記憶格陣列的資料； 終端電路，其係被連接至前述焊墊； 驅動電路，其係根據賦能信號來選擇賦能狀態或去能狀態，當藉由前述賦能信號來設為前述賦能狀態時，根據電阻值控制信號來驅動前述終端電路成為預定的電阻值；及 控制電路，其係供給前述賦能信號及前述電阻值控制信號至前述驅動電路， 其特徵為： 前述半導體記憶裝置，係具有：在第1方向延伸的第1端邊及第2端邊、在與前述第1方向正交的第2方向延伸的第3端邊及第4端邊， 在前述第2方向，前述焊墊，係被配置於前述記憶格陣列與前述第1端邊之間， 在前述第2方向，前述終端電路，係被配置於前述焊墊與前述第1端邊之間， 在前述第2方向，前述驅動電路，係被配置於前述終端電路與前述第1端邊之間。
  13. 一種半導體記憶裝置，係具備： 記憶格陣列，其係配列有複數的記憶格； 焊墊，其係輸入被寫入於前述記憶格陣列的資料； 終端電路，其係被連接至前述焊墊； 驅動電路，其係根據賦能信號來選擇賦能狀態或去能狀態，當藉由前述賦能信號來設為前述賦能狀態時，根據電阻值控制信號來驅動前述終端電路成為預定的電阻值；及 控制電路，其係供給前述賦能信號及前述電阻值控制信號至前述驅動電路， 其特徵為： 前述半導體記憶裝置，係具有：在第1方向延伸的第1端邊及第2端邊、在與前述第1方向正交的第2方向延伸的第3端邊及第4端邊， 在前述第2方向，複數的前述焊墊，係於前述記憶格陣列與前述第1端邊之間，沿著前述第1方向來配置， 在前述第2方向，複數的前述終端電路，係於前述焊墊與前述第1端邊之間，沿著前述第1方向來配置， 在前述第2方向，複數的前述驅動電路，係於前述終端電路與前述第1端邊之間，沿著前述第1方向來配置， 在前述第2方向的前述驅動電路與前述第1端邊之間配置有：延伸於前述第1方向傳達前述電阻值控制信號的電阻值控制信號線、及傳達前述賦能信號的賦能信號線， 前述控制電路，係包含將前述電阻值控制信號線傳送信號至複數的前述驅動電路之解碼器。
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