JP6545786B2 - メモリデバイスの制御方法、及び、メモリデバイス - Google Patents

メモリデバイスの制御方法、及び、メモリデバイス Download PDF

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Description

本発明の実施形態は、メモリデバイスの制御方法、及び、メモリデバイスに関する。
近年、スマートフォンやタブレット端末などのモバイルデバイスが、急速に普及している。モバイルデバイスは、データを記憶するために、不揮発にデータ記憶するフラッシュメモリや、一時的にデータの記憶するＤＲＡＭなどの、半導体メモリを含んでいる。半導体メモリは、メモリインターフェイスを介して、コントローラに接続される。
デバイスの操作性の向上のため、半導体メモリとコントローラとの間のデータ転送は、年々高速化（高周波化）している。これに伴って、コントローラ及び半導体メモリにおける消費電力量は、増加する傾向がある。
モバイルデバイスに対する電力の供給に、電池が用いられている。電池で駆動されるデバイスを長時間にわたって動作させるために、デバイスの消費電力量の低減が、望まれる。
米国特許第７，４０９，４７３号明細書
メモリデバイスの消費電力量を低減する。
実施形態のメモリデバイスの制御方法は、コントローラから送信された読み出しコマンドを、第１の半導体メモリが受信し、前記コントローラから送信された書き込みコマンドを、第２の半導体メモリが受信し、前記読み出しコマンドに基づいて、前記第１の半導体メモリ内からデータを読み出し、前記データ及び前記データが出力されたことを示す制御信号のみを、前記第１の半導体メモリは前記第２の半導体メモリに対して送信し、前記第２の半導体メモリが、前記第１の半導体メモリからの前記データ及び前記制御信号を、前記コントローラを介することなく受信し、受信した前記データを前記第２の半導体メモリ内に書き込む。
図１は、実施形態のメモリバイスの構成例を説明するための図である。 図２は、実施形態のメモリデバイスの制御方法を説明するための図である。 図３は、第１の実施例のメモリデバイスの構成例を説明するための図である。 図４は、第１の実施例のメモリデバイスの構成例を説明するための図である。 図５は、第１の実施例のメモリデバイスの構成例を説明するための図である。 図６は、第１の実施例のメモリデバイスの動作例を説明するための図である。 図７は、第１の実施例のメモリデバイスの動作例を説明するための図である。 図８は、第１の実施例のメモリデバイスの動作例を説明するための図である。 図９は、第１の実施例のメモリデバイスの動作例を説明するための図である。 図１０は、第２の実施例のメモリデバイスの動作例を説明するための図である。 図１１は、第３の実施例のメモリデバイスの動作例を説明するための図である。 図１２は、第４の実施例のメモリデバイスの制御方法を説明するための図である。 図１３は、第４の実施例のメモリデバイスの動作例を説明するための図である。 図１４は、第５の実施例のメモリデバイスの動作例を説明するための図である。 図１５は、第６の実施例のメモリデバイスの動作例を説明するための図である。
以下、図面を参照しながら、本実施形態についての詳細が、説明される。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
［実施形態］
図１乃至図１５を参照して、実施形態のメモリデバイス及びメモリデバイスの制御方法が、説明される。
（１） 基本例
図１及び図２を参照して、実施形態のメモリデバイス及びその制御方法の基本例が、説明される。
図１は、実施形態のメモリデバイスの基本構成を説明するための模式図である。
図１に示されるように、実施形態のメモリデバイス１００は、コントローラ２００と共に、ストレージデバイス９００内に設けられている。ストレージデバイス９００は、インターフェイス（ホストインターフェイス）８００を介して、ストレージデバイス９００の外部のホストデバイス（図示せず）に結合されている。ホストデバイスは、例えば、ＭＰＵである。
メモリデバイス１００は、インターフェイス（以下では、メモリインターフェイスとよばれる）５００を介して、コントローラ２００に接続されている。
メモリデバイス１００の動作は、メモリインターフェイス５００を介してコントローラ２００によって、制御される。
コントローラ２００は、ホストデバイスからの要求に基づいて、メモリデバイス１００の動作を制御するためのコマンド及び制御信号を、メモリデバイス１００に出力する。
メモリデバイス１００は、メモリデバイス１００の動作状況を、メモリインターフェイス５００を介して、コントローラ２００に通知できる。
メモリデバイス１００は、少なくとも２つの半導体メモリ１０Ａ，１０Ｂを、含む。半導体メモリ１０Ａ，１０Ｂは、１つのパッケージ内に設けられたメモリ（メモリチップ）であってよいし、互いに異なるパッケージ内に設けられたメモリであってもよい。
例えば、２つのメモリ１０Ａ，１０Ｂは、同じ種類のメモリである。例えば、半導体メモリ１０Ａ，１０Ｂは、不揮発性メモリである。
半導体メモリ１０Ａ，１０Ｂは、外部接続端子１９としての複数のパッドを含む。半導体メモリ１０Ａ，１０Ｂは、データの入出力のためのパッド、各種の制御信号の入出力のためのパッド、コマンドの受信のためのパッド、及び、アドレスの受信のためのパッドなどを含む。尚、外部接続端子１９は、ピン、又は、バンプでもよい。
例えば、半導体メモリ１０Ａ，１０Ｂにおいて、同一の機能を有するパッド（同一の信号を入出力するためのパッド）１９のそれぞれは、メモリインターフェイス５００の接続端子に、共通に接続されている。この場合、複数の半導体メモリ１０Ａ，１０Ｂは、メモリインターフェイス５００に対して、並列接続されている。
本実施形態のメモリデバイス１００は、コントローラ２００を介さずに、２つの半導体メモリ１０Ａ，１０Ｂ間における直接のデータ転送を、実行できる。
図２を参照して、本実施形態のメモリデバイス１００の動作（制御方法）の基本例が、説明される。
図２は、本実施形態のメモリデバイス１００のデータ転送に関する基本動作を説明するための、模式的な概念図である。
図２に示されるように、メモリコントローラ２００は、データの読み出し要求を示すコマンド（以下、読み出しコマンドとよばれる）ＲＣを、データの読み出し対象の半導体メモリ（以下では、コピー元の半導体メモリとよぶ）１０Ａに送信する。
メモリコントローラ２００は、データの書き込み要求を示すコマンド（以下、書き込みコマンドとよばれる）ＷＣを、データを書き込み対象の半導体メモリ（以下では、コピー先の半導体メモリとよぶ）１０Ｂに送信する。
本実施形態のメモリデバイス１００は、データの送信のタイミングを制御する制御信号ＣＮＴ１を、メモリコントローラ２００から受信する。コピー元の半導体メモリ１０Ａは、制御信号ＣＮＴ１に基づいて、データの送信を開始する。
本実施形態のメモリデバイス１００において、コピー元の半導体メモリ１０Ａは、ＣＮＴ１に基づいて、データの出力状態を通知する制御信号ＣＮＴ２を生成し、生成した制御信号ＣＮＴ２を、コピー先の半導体メモリ１０Ｂに送信する。
コピー先の半導体メモリ１０Ｂは、制御信号ＣＮＴ２に基づいて、データの受信タイミングを制御する。コピー先の半導体メモリ１０Ｂは、制御信号ＣＮＴ２に基づいたタイミングで、コピー先の半導体メモリ１０Ａからのデータ（以下では、コピーデータともよばれる）ＤＴを取り込み、そのデータＤＴを記憶する。
このように、コピー元の半導体メモリ１０Ａにおけるデータの送受信（入出力）に関する制御信号ＣＮＴ１，ＣＮＴ２を用いて、本実施形態のメモリデバイス１００は、メモリコントローラ２００を介さずに、半導体メモリ１０Ａから半導体メモリ１０Ｂへ、直接データＤＴを転送する。
これによって、本実施形態のメモリデバイス１００及びその制御方法は、データ転送の消費電力量を低減できる。
（１） 第１の実施例
図３乃至図９を参照して、第１の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
（ａ）構成例
図３乃至図５を用いて、第１の実施例のメモリデバイスが、説明される。
図３は、第１の実施例のメモリデバイスの構造例を説明するための模式な平面図である。図４は、第１の実施例のメモリデバイスの構造例を説明するための模式な断面図である。図４は、図３のＩＶ−ＩＶ線に沿う断面構造を示している。
図３及び図４のメモリデバイス１００は、図１のストレージデバイス９００内に設けられている。
図３及び図４に示されるように、メモリデバイス１００は、複数の半導体メモリ（メモリチップ）１０１，１０２，１０３，１０ｎ−１，１０ｎ（ｎは、２以上の整数）を含む。これによって、メモリデバイス１００は、高い記憶密度及び大きい記憶容量を実現する。以下では、半導体メモリ１０１，１０２，１０３，１０ｎ−１，１０ｎのそれぞれが区別されない場合において、各半導体メモリは、半導体メモリ１０と表記される。
複数のメモリチップ１０は、パッケージのサイズ（面積）を小さくするために、基板上に積層されている。積層されたメモリチップ１０は、ボンディングワイヤ又は貫通電極などを用いて、互いに接続されている。
例えば、図３及び図４に示されるように、ボンディングワイヤによって、上層のメモリチップ１０ｎと下層のメモリチップ１０ｎ−１とが接続される場合、上層のメモリチップ１０ｎが、下層のメモリチップ１０ｎ−１に対して一定間隔ずらして、積層される。これによって、下層のメモリチップ１０ｎ−１に設けられたパッド１９Ａが上層のメモリチップ１０ｎに覆われること無しに、下層のメモリチップ１０ｎ−１のボンディングのためのスペースが、確保される。
例えば、各メモリチップ１０のパッド１９Ａは、共通のボンディングワイヤ９０に接続されている。このように、複数のメモリチップ１０は、各信号の入出力のための配線を共有している。そのため、複数のメモリチップ１０は、同時にデータ線を駆動できない。したがって、データ線を共有する複数のフラッシュメモリ（及びコントローラ）のうち、データの出力の可能なチップは、１つのチップのみである。尚、ボンディングワイヤ（又は貫通電極）が、メモリインターフェイスの構成要素の一部として扱われてもよい。
尚、メモリデバイス１００が、図３及び図４のメモリチップの積層体（マルチチップパッケージ）を、複数個、含んでいてもよい。
メモリチップ１０は、例えば、ＮＡＮＤ型フラッシュメモリである。
図５は、ＮＡＮＤ型フラッシュメモリの主要部を示すブロック図である。
図５に示されるように、フラッシュメモリ１０は、メモリセルアレイ１を含む。
例えば、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１は、複数のメモリユニット（ＮＡＮＤストリング）ＮＳを含む。複数のメモリユニットＮＳは、ロウ方向に配列される。
各メモリユニットＮＳは、複数のメモリセルＭＣと、２つのセレクトゲートトランジスタＳＴＤ，ＳＴＳを、含んでいる。
各メモリユニットＮＳにおいて、複数のメモリセルＭＣの電流経路は、直列接続されている。メモリセルＭＣは、例えば、電荷蓄積層を含むトランジスタである。電荷蓄積層は、フローティング電極及び電荷トラップ膜（例えば、ＳｉＮ層）の少なくとも一方を含む。
直列接続されたメモリセルＭＣの一端（ドレイン側）に、ドレイン側セレクトゲートトランジスタＳＴＤの電流経路が、直列接続されている。直列接続されたメモリセルＭＣの他端（ソース側）に、ソース側セレクトゲートトランジスタＳＴＳの電流経路が、直列接続されている。
複数のワード線ＷＬが、メモリセルアレイ１のロウを制御するために、メモリセルアレイ１内に設けられている。１本のワード線ＷＬは、ロウ方向に配列された複数のメモリセルＭＣのゲートに、共通に接続されている。
複数のビット線ＢＬが、メモリセルアレイ１内に、設けられている。１本のビット線ＢＬが、ドレイン側セレクトゲートトランジスタＳＴＤの電流経路の一端に接続されている。
ソース線ＳＬが、メモリセルアレイ１内に、設けられている。ソース線ＳＬは、ソース側セレクトゲートトランジスタＳＴＳの電流経路の一端に接続されている。
ドレイン側及びソース側セレクトゲート線ＳＧＤＬ，ＳＧＳＬが、メモリセルアレイ1内に、設けられている。ドレイン側セレクトゲート線ＳＧＤＬは、ロウ方向に配列された複数のドレイン側セレクトゲートトランジスタＳＴＤのゲートに、接続されている。ソース側セレクトゲート線ＳＧＳＬは、ロウ方向に配列された複数のソース側セレクトゲートトランジスタＳＴＳのゲートに、接続されている。
尚、ＮＡＮＤフラッシュメモリにおいて、メモリセルアレイ１内に、複数のブロック（ブロックアドレス）が割り付けられている。ブロックは、フラッシュメモリの消去単位である。ＮＡＮＤ型フラッシュメモリのデータの書き込み及び読み出しは、ページ単位で実行される。１つのワード線ＷＬに、１以上のページ（ロウアドレス）が、割り付けられている。
フラッシュメモリ１０は、メモリセルアレイ１の動作を制御するための複数の回路（周辺回路）を、含む。
ロウ制御回路２は、メモリセルアレイ１のロウを制御できる。ロウ制御回路２は、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接続されている。ロウ制御回路２は、アドレスバッファ６から転送されたロウアドレスに基づいて、ワード線ＷＬを選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御できる。例えば、ロウ制御回路２は、ロウデコーダとドライバとを含む。
カラム制御回路３は、メモリセルアレイ１のカラムを制御する。カラム制御回路３は、ある制御単位で、メモリセルのカラム（ビット線）の選択及び活性化を行う。カラム制御回路３は、データの読み出し時（メモリセルアレイ１からのデータの出力時）、ビット線ＢＬの電位の変動（又は、電流の発生）を検知し、検知された電位に基づいた信号を増幅する。これによって、メモリセルＭＣ内に記憶されているデータが、判別される。カラム制御回路３は、データの書き込み時（メモリセルアレイ１に対するデータの入力時）、メモリセルＭＣに書き込むべきデータに応じてビット線ＢＬの電位を制御できる。カラム制御回路３は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むべきデータを、一時的に記憶する。これらの動作を実行するために、カラム制御回路３は、カラムデコーダ、センスアンプ回路、及び、データラッチ回路などを含む。
ソース線・ウェル制御回路４は、ソース線ＳＬの電位、メモリセルアレイ１内及びブロック内の各ウェル領域の電位を、制御できる。
電圧生成回路５は、データの書き込み（プログラム）時、データの読み出し時及び消去時に用いられる各種の電圧を、生成する。
アドレスバッファ６は、コントローラ２００からのアドレス信号Ａｄｄを、一時的に保持する。コントローラ２００からのアドレス信号Ａｄｄは、物理アドレスを示し、物理ロウアドレス及び物理カラムアドレスを含んでいる。
入出力回路７は、メモリチップ内部におけるデータの入出力のインターフェイスとなる。入出力回路７は、フラッシュメモリ１０に用いられる各種の制御信号ＣＮＴを入出力できる。入出力回路７は、コントローラ２００からのデータＤＴを、一時的に保持し、データＤＴを、カラム制御回路３を経由してメモリセルアレイ１へ制御信号ＣＮＴに基づいたタイミングで出力する。入出力回路７は、メモリセルアレイ１から出力されたデータを一時的に保持し、データＤＴをメモリコントローラ２００へ制御信号ＣＮＴに基づいたタイミングで出力する。
ステートマシン（内部制御回路）８は、フラッシュメモリ１０内部の動作を管理する。ステートマシン８は、コントローラ２００からのコマンドＣＭＤを受信及び解析する。コマンドＣＭＤは、入出力回路７を介して、ステートマシン８に供給されてもよい。ステートマシン８は、コマンドＣＭＤの解析（デコード）結果と共に、制御信号ＣＮＴに基づいて、フラッシュメモリ内の各回路の動作を制御できる。ステートマシン８は、フラッシュメモリ１０の内部の動作状況（ステータス）を示す制御信号ＣＮＴを、メモリコントローラ２００へ、送信する。これによって、フラッシュメモリ１０の動作状況が、メモリコントローラ２００又は他のメモリチップに通知される。
本実施形態のメモリデバイス１００に用いられるＮＡＮＤ型フラッシュメモリ１０は、データの転送をメモリ間の直接のデータ転送を実行するための回路７０，８０を含む場合がある。これらの回路７０，８０については、後述する。
ＮＡＮＤ型フラッシュメモリ１０の動作は、あるメモリ規格（例えば、ＪＥＤＥＣ規格）に基づいた制御信号、例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、データストローブ信号ＤＱＳなどによって、制御される。
これらの制御信号及びコマンドに基づいて、データ信号（データＤＴ）は、データ線（以下では、ＤＱ線と表記される場合もある）９０を介して、半導体メモリ１０Ａ，１０Ｂ間に転送される。以下において、ＤＱ線上に出力されるデータ信号は、便宜的に、データ信号ＤＱと表記される場合もある。
例えば、１バイト（８ビット）単位のデータ信号ＤＱ＜７：０＞が、８本のデータ線９０のそれぞれに１ビットずつ出力される。データ信号ＤＱ＜７：０＞は、データストローブ信号ＤＱＳに基づいたタイミングで、半導体メモリ１０又はコントローラ２００の内部に取り込まれる。
これらの各種の信号毎に、信号ＤＱ，ＤＱＳ，／ＲＥが供給されるパッド１９Ａ，１９Ｘ，１９Ｚは、特定されている。尚、図３及び図４中のパッドのレイアウトは、実施例の説明のために模式的に示しているのみで、半導体メモリの仕様及び規格に応じて、適宜変更される。
メモリデバイス１００におけるメモリ１０Ａ，１０Ｂ間のデータ転送（データのコピー）時において、メモリデバイス１００内に含まれる複数のフラッシュメモリ（メモリチップ）１０のうち、１つのフラッシュメモリが、コピー元のメモリ（データが読み出されるメモリ）１０Ａとして、選択及び駆動され、他の１つのフラッシュメモリが、コピー先のメモリ（データが書き込まれるメモリ）１０Ｂとして、選択及び駆動される。
第１の実施例のメモリデバイスにおいて、フラッシュメモリ間のデータ転送は、ＳＤＲ(Single Data Rate)規格に基づいて、実行される。ＳＤＲ規格に基づいて、データの受信のためのデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとが確保され、コピー元のフラッシュメモリ１０Ａからのコピーデータが、コピー先のフラッシュメモリ１０Ｂに受信される。
本実施例のメモリデバイス１００において、フラッシュメモリ１０Ａからフラッシュメモリ１０Ｂへのデータのコピーは、読み出しコマンドＲＣａ，ＲＣｂ及び書き込みコマンドＷＣａ，ＷＣｂに加えて、リードイネーブル信号／ＲＥ及びデータストローブ信号ＤＱＳを用いて、制御される。
リードイネーブル信号／ＲＥは、コピー元のフラッシュメモリ１０Ａのデータを、データ線上に出力するのを可能にする制御信号である。
リードイネーブル信号／ＲＥによって、コピー元のフラッシュメモリ１０Ａのデータの読み出しタイミングが、制御される。リードイネーブル信号／ＲＥによって、コピー元のフラッシュメモリ１０Ａのデータストローブ信号ＤＱＳの生成タイミング及びデータ信号ＤＱの出力タイミングが、制御される。
データストローブ信号ＤＱＳは、コピー元のフラッシュメモリ１０Ａにおけるデータの出力状態を示す信号であり、且つ、コピー先のフラッシュメモリ１０Ｂにおけるデータの取り込みタイミングを制御する信号である。
コピー元のフラッシュメモリ１０Ａは、リードイネーブル信号／ＲＥに基づいて、データストローブ信号ＤＱＳを、フラッシュメモリ１０Ａの内部で、生成する。
ＳＤＲ規格のフラッシュメモリにおいて、データ信号ＤＱの位相（エッジ）は、データストローブ信号ＤＱＳの位相（エッジ）と揃っている。ＳＤＲ規格のフラッシュメモリ１０は、データ信号ＤＱとデータストローブ信号ＤＱＳとがエッジアラインされた状態で、各信号ＤＱ，ＤＱＳを出力する。
データストローブ信号ＤＱＳによって、コピー先のフラッシュメモリ１０Ｂにおけるデータの取り込みのタイミングが、制御される。
コピー先のフラッシュメモリ１０Ｂは、取り込んだデータを、フラッシュメモリ１０Ｂ内のメモリ領域内に、書き込む。これによって、フラッシュメモリ１０Ａ，１０Ｂ間において直接転送されたデータのコピーが、完了する。
本実施形態のように、データストローブ信号ＤＱＳが、コピー元のフラッシュメモリ１０Ａによって制御されることによって、コピー先のフラッシュメモリ１０Ｂは、そのデータストローブ信号ＤＱＳに基づいて、コピー元のフラッシュメモリ１０Ａから出力されたデータ信号の取り込みを制御できる。
これによって、本実施例のメモリデバイス１００は、メモリコントローラ２００を介さずに、半導体メモリ１０間で、直接データ転送できる。
（ｂ） 動作例
図６乃至図８を参照して、第１の実施例のメモリデバイスの動作例（制御方法）が、説明される。ここでは、図１乃至図５も、適宜参照し、本実施例のメモリデバイスの制御方法が、説明される。
図６は、本実施例のメモリデバイスの動作例を説明するための模式図である。図７及び図８は、本実施例のメモリデバイスの動作例を説明するための各信号のタイミングチャートである。
図６及び図７に示されるように、メモリデバイス１００の半導体メモリ１０間のデータ転送（データのコピー）が要求及び実行される場合、メモリコントローラ２００は、チップイネーブル信号／ＣＥを、Ｈ（High）レベルからＬ（low）レベルへ遷移し、メモリデバイス１００及びその内部の複数のフラッシュメモリ１０を、イネーブル状態（活性化状態）にする。
メモリコントローラ２００は、コマンドラッチイネーブル信号ＣＬＥを、Ｈレベルに設定する。Ｈレベルのコマンドラッチイネーブル信号ＣＬＥによって、各フラッシュメモリ１０は、メモリコントローラ２００からのコマンドＣＭＤを取り込み可能な状態になる。
メモリコントローラ２００は、読み出しコマンドＲＣａを、メモリインターフェイス５００及びデータ線９０を介して、メモリデバイス１００に送信する（ステップＳＴ１）。メモリデバイス１００内の各フラッシュメモリ１０は、Ｈレベルのコマンドラッチイネーブル信号ＣＬＥがＨレベルの期間中に、読み出しコマンドＲＣａを取り込む。
メモリコントローラ２００は、コマンドラッチイネーブル信号ＣＬＥをＨレベルからＬレベルに遷移させるタイミングに同期して、アドレスラッチイネーブル信号ＡＬＥを、ＬレベルからＨレベルに設定する。Ｈレベルのアドレスラッチイネーブル信号ＡＬＥによって、各フラッシュメモリ１０は、メモリコントローラ２００からのアドレスを取り込み可能な状態になる。
メモリコントローラ２００は、読み出しコマンドＲＣａに続いて、コピー元のＮＡＮＤ型フラッシュメモリのアドレス（以下では、読み出しアドレスとよばれる）ＡｄｄＲを、メモリインターフェイス５００及びデータ線９０を介して、メモリデバイス１００に送信する。メモリデバイス１００内の各フラッシュメモリ１０は、アドレスラッチイネーブル信号ＡＬＥがＨレベルの期間中に、読み出しアドレスＡｄｄＲを取り込む。読み出しアドレスＡｄｄＲは、ページアドレス、ブロックアドレスなど、各制御単位に対応する複数のアドレスａｒ１，ａｒ２，ａｒ３，ａｒ４，ａｒ５を含む。
メモリデバイス１００内の複数のフラッシュメモリ１０のそれぞれは、読み出しコマンドＲＣ及び読み出しアドレスＡｄｄＲを、受信する。読み出しアドレスＡｄｄＲ内に含まれるチップアドレスａｒ５に基づいて、コピー元となるフラッシュメモリ１０Ａが選択される。コピー元のフラッシュメモリ１０Ａは、読み出しコマンドＲＣａと対をなすコマンドＲＣｂを取り込み、データの読み出しのための準備を行う。チップアドレスａｒ５に基づいて、コピー元のメモリ１０Ａ以外のフラッシュメモリは、非選択状態（例えば、停止状態）になる。
以下において、先頭の読み出しコマンドＲＣａと終端の読み出しコマンドＲＣｂとが区別されない場合には、それらの読み出しコマンドＲＣａ，ＲＣｂは、読み出しコマンドＲＣと表記される。
メモリデバイス１００が、読み出しコマンドＲＣ及びアドレスＡｄｄＲを受信した後、メモリコントローラ２００は、読み出しコマンドＲＣ及び読み出しアドレスＡｄｄＲの送信と同様に、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥをそれぞれ制御し、書き込みコマンドＷＣａ，ＷＣｂ及びコピー先のＮＡＮＤ型フラッシュメモリのアドレス（以下では、書き込みアドレスとよばれる）ＡｄｄＷを、メモリインターフェイス５００を介して、メモリデバイス１００に順次送信する（ステップＳＴ２）。書き込みアドレスＡｄｄＷは、読み出しアドレスＡｄｄＲと同様に、ページアドレス、ブロックアドレスなどの各制御単位に対応する複数のアドレスａｗ１，ａｗ２，ａｗ３，ａｗ４，ａｗ５を含む。
これらの制御信号ＣＬＥ，ＡＬＥによって、コピー元の第１のフラッシュメモリとして選択されたチップ１０Ａを除く複数のフラッシュメモリ１０は、書き込みコマンドＷＣａ及び書き込みアドレスＡｄｄＷを、それぞれ取り込む。書き込みアドレスＡｄｄＷに含まれるチップアドレスａｗ５に基づいて、コピー先となる第２のフラッシュメモリ１０Ｂが、選択される。コピー先の第２のフラッシュメモリ１０Ｂは、データの書き込みのための準備を行う。チップアドレスａｒ５に基づいて、コピー元及びコピー先のメモリ１０Ａ，１０Ｂ以外のフラッシュメモリは、非選択状態（例えば、停止状態）になる。
これによって、メモリ間のデータ転送（コピー動作）の要求の開始から時間Ｔ１までの期間において、メモリコントローラ２００の制御によって、コピー元及びコピー先のフラッシュメモリ１０Ａ，１０Ｂが、それぞれ選択される。
尚、コマンドＲＣ，ＷＣ及びアドレスＡｄｄＲ，ＡｄｄＷの送受信の間、ライトイネーブル信号／ＷＥは、コマンド及びアドレスの受信のためにあるクロック周波数で出力されている。この時、リードイネーブル信号／ＲＥは、Ｈレベルに維持されている。
図８に示されるように、コピー元及びコピー先のフラッシュメモリ１０Ａ，１０Ｂが選択された後の時間Ｔ１において、メモリコントローラ２００は、リードイネーブル信号／ＲＥを駆動し、メモリデバイスの動作速度に基づくあるクロック周波数のリードイネーブル信号／ＲＥを、送信する。あるクロック周波数のリードイネーブル信号／ＲＥが出力されている間、ライトイネーブル信号／ＷＥは、例えば、Ｈレベルに維持されている。
コピー元のフラッシュメモリ１０Ａは、メモリコントローラ２００からのあるクロック周波数のリードイネーブル信号／ＲＥを受信する。
コピー元のフラッシュメモリ１０Ａは、アドレスＡｄｄＲに示されたメモリ領域から、データＤＴを読み出す（ステップＳＴ４Ａ）。また、コピー元のフラッシュメモリ１０Ａは、データストローブ信号ＤＱＳと読み出したデータＤＴとを出力する（ステップＳＴ４Ｂ）。
フラッシュメモリ１０Ａは、リードイネーブル信号／ＲＥに基づいて、データストローブ信号ＤＱＳが出力される配線（データストローブ線）を、駆動する。
フラッシュメモリ１０Ａは、あるクロック周波数のデータストローブ信号ＤＱＳを生成し、生成したデータストローブ信号ＤＱＳを、データストローブ線上（及びメモリインターフェイス５００）に出力する。生成されたデータストローブ信号ＤＱＳのクロック周波数は、メモリコントローラ２００からのリードイネーブル信号／ＲＥのクロック周波数と同じである。
フラッシュメモリ１０Ａは、リードイネーブル信号／ＲＥに基づいて、データストローブ信号ＤＱＳと共に、データ信号ＤＱ（データＤＴ）を、データ線９０上（及びメモリインターフェイス５００）に出力する。データ信号ＤＱは、例えば、１以上のデータユニット（例えば、８ビット分のデータ）ＤＵを含む。
ＳＤＲ規格のインターフェイスのフラッシュメモリ１０Ａにおいて、データ信号ＤＱの位相は、データストローブ信号ＤＱＳの位相と揃っている。データ信号ＤＱの出力タイミングは、データストローブ信号ＤＱＳの立ち上がりエッジと同期している。
ＳＤＲ規格に基づいたフラッシュメモリのデータ転送において、データストローブ信号ＤＱＳのクロック周波数は、例えば、データ信号の切り替え周波数の２倍である。例えば、データ信号の切り替え周波数は、各データユニットの出力期間に基づいて決まる。例えば、切り替え周波数の１周期は、２つ分のデータユニットＤＵの出力期間に実質的に対応する。
コピー先のフラッシュメモリ１０Ｂは、データストローブ信号ＤＱＳを受信する。データストローブ信号ＤＱＳの受信に基づいて、フラッシュメモリ１０Ｂは、データ線９０上のデータを、取り込む。
データを受信する側となるコピー先の半導体メモリ１０Ｂから見ると、データストローブ信号ＤＱＳの立ち下りエッジに対して、十分なデータセットアップ時間ｔＤＳ及びデータホールド時間ｔＤＨが、それぞれ確保されている。
これによって、コピー先の第２のフラッシュメモリ１０Ｂは、データ信号ＤＱを、メモリコントローラ２００を介さずに、コピー先のフラッシュメモリ１０Ａから直接受信できる。
フラッシュメモリ１０Ｂは、取り込んだデータ信号ＤＱを、書き込みアドレスＡｄｄＷが示すメモリ領域に、書き込む（ステップＳＴ５）。これらの各ステップＳＴ４Ａ，ＳＴ４Ｂ，ＳＴ５によって、データのコピーが実行される。
フラッシュメモリ１０Ｂは、データの書き込みが終了するタイミングで、先頭の書き込みコマンドＷＣａと対をなすコマンドＷＣｂを取り込む。以下において、先頭の書き込みコマンドＷＣａと終端の書き込みコマンドＷＣｂが区別されない場合には、それらの書き込みコマンドＷＣａ，ＷＣｂは、書き込みコマンドＷＣと表記される。
例えば、第２のフラッシュメモリ１０Ｂは、データの書き込みの完了を、メモリコントローラ２００に通知する。
以上のように、本実施例のメモリデバイスの制御方法において、メモリコントローラ２００を介したデータ転送無しに、フラッシュメモリ１０Ａのデータが、フラッシュメモリ１０Ｂ内にコピーされる。
（ｃ） 効果
メモリデバイスに用いられるＮＡＮＤ型フラッシュメモリが、データ信号を出力する（読み出す）場合、フラッシュメモリのデータ出力は、コントローラから出力されるデータ出力用の制御信号／ＲＥに基づいて、データ信号とデータストローブ信号との間のエッジを揃えて出力する。
一方、ＮＡＮＤ型フラッシュメモリが、データ信号を受信するためには、データストローブ信号ＤＱＳのエッジに対して十分なデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとを確保する必要がある。そのため、フラッシュメモリに対するデータの転送の規格に応じて、十分なデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとを確保するために、データ信号とデータストローブ信号との間の位相がずらされる場合がある。
例えば、トグルＤＤＲ（Double Data Rate）規格のフラッシュメモリは、データの受信時において、データ信号の位相とデータストローブ信号の位相（エッジ）とが、９０度ずれている状態が、規定されている。但し、上述のように、フラッシュメモリからデータの出力時、出力されたデータ信号とデータストローブ信号との位相が揃っている場合、ＤＤＲ規格のフラッシュメモリにおいて、データを受信する側のフラッシュメモリにおけるデータセットアップ時間及びデータホールド時間の確保は、困難である。
このため、データ信号とデータストローブ信号との間の位相をずらした場合には、ある半導体メモリから出力されたデータを、メモリコントローラを介さずに、他のメモリに直接転送することができない。
この場合、半導体メモリ間におけるデータの転送（データのコピー）は、コピー元の半導体メモリからメモリコントローラにデータが転送されるステップと、メモリコントローラからコピー先の半導体メモリチップにデータが転送されるステップとを、実行することができる。
このような、メモリコントローラを経由した半導体メモリ間のデータの転送は、メモリデバイス及びストレージデバイスのデータ転送効率を低くし、デバイスの消費電力量の増大を引き起こす可能性がある。
本実施形態のメモリデバイスは、コピー先の第１の半導体メモリ１０Ａからコピー元の第２の半導体メモリ１０Ｂに、メモリコントローラ２００を経由せずに、直接データを転送できる。すなわち、２つの半導体メモリ間のデータ転送が、１つのステップで完了する。
本実施形態のメモリデバイス１００は、半導体メモリ１０Ａ，１０Ｂとメモリコントローラ２００との間のデータ転送を削減できる結果として、データ転送時に発生する消費電力量を、従来のメモリデバイスの消費電力量の半分程度にできる。また、本実施形態のメモリデバイス１００は、メモリ間の直接のデータ転送の結果として、データ転送の時間を短縮できる。
また、製造工程に起因するチップ間の特性のばらつき、又は、半導体メモリとインターフェイス（コントローラ）との位置関係に応じた半導体メモリとインターフェイスとを接続する配線長の違い、などに起因して、半導体メモリの特性に、ばらつきが生じる可能性がある。
例えば、ＮＡＮＤ型フラッシュメモリの出力応答時間ｔＲＥＡは、５ｎｓｅｃから２０ｎｓｅｃ程度の範囲で、ばらつく。一方、フラッシュメモリのデータ信号の切り替えは、数ｎｓｅｃで行われる。
コピー元の半導体メモリから出力されたデータを、データの入出力のタイミングを示す制御信号無しに、コピー先の半導体メモリが取り込む場合、コピー先の半導体メモリは、出力応答時間ｔＲＥＡのばらつきを含む状態において、コピー元の半導体メモリからのデータの出力のタイミングを検知できない。
それゆえ、データ入出力のタイミングに関する制御信号の送受信無しに２つの半導体メモリでデータが直接転送される場合、出力応答時間ｔＲＥＡのばらつきより早い周期で、出力データの取り込みタイミングを切り替えることはできない。
そのため、データ入出力のタイミングに関する制御信号が、データ転送に用いられていない場合、メモリデバイスのデータ転送を高速化できない。
本実施形態のメモリデバイスは、リードイネーブル信号／ＲＥ及びデータストローブ信号ＤＱＳによって、データの出力タイミング及びデータの出力状態が、コピー先及びコピー元のメモリ１０Ａ，１０Ｂにそれぞれ通知される。
それゆえ、図９に示されるメモリデバイスの各信号のタイミングチャートのように、メモリデバイス内の複数の半導体メモリにおいて、データの出力の早い（出力応答時間ｔＲＥＡの短い）メモリチップＣｐ１とデータの出力の遅い（出力応答時間ｔＲＥＡの長い）メモリチップＣｐ２とが存在したとしても、各メモリに供給される制御信号／ＲＥ，ＤＱＳによって、コピー先の半導体メモリ１０Ｂは、コピー元の半導体メモリ１０Ａからのデータの出力タイミングを、検知できる。
したがって、本実施形態のメモリデバイス１００は、データの出力状態を示す制御信号／ＲＥ，ＤＱＳを用いて、半導体メモリ間の直接のデータ転送を制御することによって、メモリ毎の出力応答時間ｔＲＥＡのばらつきに依存せずに、高速なデータ転送を実現できる。
以上のように、本実施形態のメモリデバイス及びメモリデバイスの制御方法によれば、メモリデバイスの消費電力量を低減できる。
（３） 第２の実施例
図１０を参照して、第２の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相がシフトされることによって、ＤＤＲ規格に基づいたデータ転送を実行するメモリデバイス１００において、データセットアップ時間ｔＤＳ及びデータホールド時間ｔＤＨがそれぞれ確保されてもよい。
本実施例において、図５のＮＡＮＤ型フラッシュメモリ１０は、位相変換回路７０を含む。位相変換回路７０は、例えば、入出力回路７内に、設けられている。位相変換回路７０は、データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相を、シフトさせることができる。
図１０は、本実施例のメモリデバイスのデータ転送時における各制御信号の波形を示すタイミングチャートである。
上述の実施例と同様に、図７に示されるように、メモリコントローラ２００は、読み出しコマンドＲＣ及び読み出しアドレスＡｄｄＲの送信、及び、書き込みコマンドＷＣ及び書き込みアドレスＡｄｄＷの送信の後、リードイネーブル信号／ＲＥを、ＤＤＲ規格のメモリデバイス１００に送信する。
図１０に示されるように、コピー元の第１のフラッシュメモリ１０Ａは、データストローブ信号ＤＱＳを生成する。ＤＤＲ規格のメモリデバイス１００内の第１のフラッシュメモリ１０Ａは、メモリコントローラ２００から受信したリードイネーブル信号／ＲＥに基づいて、リードイネーブル信号／ＲＥと同じクロック周波数のデータストローブ信号ＤＱＳを生成する。
コピー元の第１の半導体メモリ１０Ａは、位相変換回路７０によって、データ信号ＤＱの位相に対して位相のずれたデータストローブ信号ＤＱＳを、メモリ１０Ａの外部へ出力する。第１のフラッシュメモリ１０Ａは、データストローブ信号ＤＱＳと共に、データ信号ＤＱを出力する。
例えば、生成されたデータストローブ信号ＤＱＳの周波数は、データ信号ＤＱの切り替え周波数と実質的に同じである。
コピー先の第２のフラッシュメモリ１０Ｂから各信号ＤＱ，ＤＱＳを見たときに、データストローブ信号ＤＱＳの位相とデータ信号ＤＱの位相が、理想的に９０度ずれていれば、メモリ間の直接のデータ転送を実行するメモリデバイスは、データストローブ信号ＤＱＳの立ち上りエッジと立ち下りエッジの両方に対して、データの送受信に十分なデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとを確保できる。
本実施例のメモリデバイスのように、位相変換回路７０によって、データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相がシフトされることによって、ＤＤＲ規格に基づいたデータ転送が実行される場合であっても、コントローラ２００を介さずに、コピー元のフラッシュメモリ１０Ａからコピー先のフラッシュメモリ１０Ｂへ、データＤＴを直接転送できる。
したがって、第２の実施例のメモリデバイス及びその制御方法は、ＤＤＲに基づいたデータの送受信のための時間を確保可能な状態で、メモリデバイスの消費電力量を低減できる。
（４） 第３の実施例
図１１を参照して、第３の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
第２の実施例のメモリデバイスにおいて、コピー元のフラッシュメモリ（第１の半導体メモリ）１０Ａが、データを送信する際に、データ信号とデータストローブ信号との位相をずらしている。
これに対して、第３の実施例のメモリデバイス１００は、コピー先の第２のフラッシュメモリ（第２の半導体メモリ）１０Ｂによって、データ信号ＤＱとデータストローブ信号ＤＱＳとの位相をずらす。
例えば、第２のフラッシュメモリ１０Ｂ内の位相変換回路７０によって、データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相が、ずらされる。データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相がフラッシュメモリ１０Ｂの内部でずれた状態で、データ信号ＤＱが、第２の半導体メモリ１０Ｂ内に、取り込まれる。
図１１は、本実施例のメモリデバイス１００のデータ転送時における各制御信号の波形を示すタイミングチャートである。
図１１に示されるように、上述の例と同様に、メモリコントローラ２００からの各種の信号が送信された後、コピー元の第１のフラッシュメモリ１０Ａは、メモリコントローラ２００からのリードイネーブル信号／ＲＥに基づいて、リードイネーブル信号／ＲＥと同じクロック周波数のデータストローブ信号ＤＱＳを生成する。
コピー元のフラッシュメモリ１０Ａは、データストローブ信号ＤＱＳに対してエッジアラインのデータ信号ＤＱを、出力する。データストローブ信号ＤＱＳの周波数は、データ信号ＤＱの切り替え周波数と同じである。
フラッシュメモリ１０Ａは、データ信号ＤＱとデータストローブ信号ＤＱＳとがエッジアラインされた状態で、データ信号ＤＱ及びデータストローブ信号ＤＱＳの両方を、配線上に出力する。
ここで、データストローブ信号ＤＱＳのエッジとデータ信号ＤＱのエッジが、コピー先の第２のフラッシュメモリ１０Ｂから見て揃っている場合、第２のフラッシュメモリ１０Ｂは、データ信号ＤＱを取り込むために十分なデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとを確保できない。
本実施例において、第２のフラッシュメモリ１０Ｂは、データ信号ＤＱとデータストローブ信号ＤＱＳの受信時、第２のフラッシュメモリ１０Ｂは、第２のフラッシュメモリ１０Ｂ内の位相変換回路７０によって、データ信号ＤＱ及びデータストローブ信号ＤＱＳのいずれか一方を、遅延させる。位相変換回路７０は、データ信号ＤＱとデータストローブ信号ＤＱＳとのエッジを、例えば、９０度程度、シフトさせる。
図１１に示されるように、第２のフラッシュメモリ１０Ｂ内部のデータストローブ信号ＤＱＳＺの位相が、データ信号ＤＱの位相に対して、シフトしている。
これによって、データストローブ信号ＤＱＳＺの立ち上りエッジと立ち下りエッジとの両方に対して、フラッシュメモリ１０Ｂの内部に取り込まれるデータ信号ＤＱは、十分なデータセットアップ時間ｔＤＳとデータホールド時間ｔＤＨとを確保できる。
このように、第３の実施例のメモリデバイス及びその制御方法は、ＤＤＲに基づいたデータの送受信のための時間を確保可能な状態で、データ転送のための消費電力量を低減できる。
（５） 第４の実施例
図１２及び図１３を参照して、第４の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
図１２及び図１３は、本実施例のメモリデバイスの制御方法及び動作例を説明するための図である。
半導体メモリは、データリテンションの劣化など、メモリセルの特性の劣化により、記憶すべきデータから他のデータに変化する可能性がある。この結果として、半導体メモリから読み出されたデータが、誤りを含む場合がある。
図１２に示されるように、第４の実施例において、メモリコントローラ２００は、ＥＣＣ（Error checking and correcting）回路２０を、含む。
以下のように、メモリコントローラ２００内のＥＣＣ回路２０によって、メモリ１０Ａ，１０Ｂ間で転送されるコピーデータ内のエラーが訂正される。
図１２及び図１３に示されるように、コピー元の第１のフラッシュメモリ１０Ａがデータを出力した際、コピー先の第２のフラッシュメモリ１０Ｂが、データ信号ＤＱを受信するのと共に、メモリコントローラ２００も、同じデータ信号ＤＱを受信する（ステップＳＴ４Ｚ）。
メモリコントローラ２００は、コピー元のフラッシュメモリ１０Ａからコピー先のフラッシュメモリ１０Ｂに転送するために出力されたデータ線９０上（インターフェイス内）のデータ信号ＤＱを、取り込む。
メモリコントローラ２００は、ＥＣＣ回路２０によって、コピー元のフラッシュメモリ１０Ａからのデータ信号ＤＱに対して、ＥＣＣ処理を施す（ステップＳＴ６）。ＥＣＣ回路２０は、データ信号ＤＱ内のエラーの有無を、チェックする。データ信号に誤りが検出された場合、ＥＣＣ回路２０は、検出されたエラーを、訂正する。
第１のフラッシュメモリ１０Ａから第２のフラッシュメモリ１０Ｂへのデータの転送が完了した後、メモリコントローラ２００は、訂正されたデータ（以下では、訂正データとよばれる）ＤＴｃを、コピー先の第２のフラッシュメモリ１０Ｂに、転送する（ステップＳＴ７）。例えば、訂正データＤＴｃの書き込みのために、メモリコントローラ２００は、書き込みコマンドＷＣ及び訂正データＤＴｃが書き込まれるべきデータのアドレスを、訂正データＤＴｃと共に、メモリインターフェイス５００を介して、第２のフラッシュメモリ１０Ｂに出力する。
第２のフラッシュメモリは、訂正データＤＴｃを、エラーを含むデータが記憶されていたアドレスに対応する第２のフラッシュメモリ１０Ｂのメモリ領域内に、書き直す（ステップＳＴ８）。尚、訂正データＤＴｃは、エラーを含むデータが記憶されていたアドレスとは別のメモリ領域内に、書き込まれてもよい。
これによって、コピー元のフラッシュメモリ１０Ａからコピー先のフラッシュメモリ１０Ｂへ転送されたデータ（コピーデータ）内のエラーを、訂正できる。
尚、訂正データＤＴｃの上書きは、訂正データを含むコピーデータの全体が、コピー先のフラッシュメモリ１０Ｂに書き込まれるように、実行されてもよいし、コピーデータの一部分としての訂正データが、書き込みのための最小の制御単位で、部分的に書き込まれるように、実行されてもよい。
以上のように、第４の実施例のメモリデバイス及びその制御方法によれば、データ転送の消費電力量の増大を抑制しつつ、メモリデバイス内に記憶されるデータの信頼性を向上できる。
（６） 第５の実施例
図１４を参照して、第５の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
上述のように、データ転送が半導体メモリ間で直接実行される場合、コントローラを介したデータ転送と異なった動作が、実行される場合がある。
第５の実施例における、メモリデバイス１００及びメモリコントローラ２００を含むストレージデバイスにおいて、これから実行される処理が半導体メモリ間の直接のデータ転送であることを通知するためのコマンドが、用いられる。
本実施例において、図５のフラッシュメモリ１０は、メモリ間の直接のデータ転送を通知するコマンド（以下では、直接データ転送コマンドとよぶ）ＣＭＤＸを、受信及び保持するためのレジスタ（コマンドレジスタ）８０を、ステートマシン８内に、含む。
図１４は、第５の実施例のメモリデバイス及びメモリコントローラ２００の動作を説明するためのタイミングチャートである。
図１４に示されるように、直接データ転送コマンドＣＭＤＸは、読み出しコマンドＲＣがコントローラ２００から送信される前に、メモリコントローラ２００からメモリデバイス１００に送信される。メモリデバイス１００内の各フラッシュメモリ１０は、直接データ転送コマンドＣＭＤＸを、ステートマシン８内のコマンドレジスタ８０内に、取り込む。
このコマンドＣＭＤＸに基づいて、メモリデバイス１００内の各フラッシュメモリ１０は、メモリ間の直接データ転送を可能にするように、データ転送を制御するための回路を切り替え、各回路を駆動する。
このように、本実施例のメモリデバイス１００及びコントローラ２００を含むストレージデバイスは、メモリ間の直接のデータ転送の実行を通知するコマンドＣＭＤＸを、含む。
これによって、第５の実施例のメモリデバイス及びその制御方法は、メモリインターフェイスの構成を大きく変更すること無しに、メモリ間における直接データ転送を、実行できる。
（７） 第６の実施形態
図１５を参照して、第６の実施例のメモリデバイス及びメモリデバイスの制御方法が、説明される。
メモリ間のデータ転送時、メモリデバイス内の複数のフラッシュメモリのうち、どのフラッシュメモリがコピー元のメモリとなるかは、チップアドレスが各フラッシュメモリに供給されるまで、各フラッシュメモリは、認識できない。それゆえ、読み出しアドレスのチップアドレスが、各フラッシュメモリに受信されるまで、各フラッシュメモリは、読み出しコマンド及びアドレスを受信及び解析し、コマンドに基づいた動作のための準備を、実行する。
また、読み出しコマンド及びアドレスの送受信時と同様に、コピー先となる可能性がある各フラッシュメモリは、チップアドレスを受信するまで、どのフラッシュメモリがコピー先のフラッシュメモリとなるか、認識できない。それゆえ、コピー先のフラッシュメモリを除く複数のフラッシュメモリは、書き込みアドレスのチップアドレスが受信されるまで、駆動される。
上述のように、選択チップを示す信号は、コマンドの送信からあるタイミング、例えば、コマンドの受信の完了から５サイクル目のアドレス（ａｒ５，ａｗ５）として、メモリデバイス１００内の各フラッシュメモリ（メモリチップ）１０に、入力される。
この場合、コピー元となるフラッシュメモリが識別されるまでの期間において、及び、コピー先となるフラッシュメモリが識別されるまでの期間において、非選択のフラッシュメモリを含めたすべてのメモリチップが、コマンドやアドレスを、受信する。
データ転送に用いられない非選択チップも、コマンドやアドレスの解析処理を実行するため、非選択チップにおいて、データ転送に寄与しない電力が、発生する。
第６の実施例のメモリデバイス１００は、複数のフラッシュメモリ（メモリチップ）うちどのメモリが、直接データ転送に用いられる選択メモリであるかを、データ転送の開始前に、コマンドＣＭＤＳ，ＣＭＤＤによって、メモリコントローラ２００からフラッシュメモリ１０に事前に通知される。例えば、第５の実施例と同様に、図５のフラッシュメモリは、このコマンドＣＭＤＳ，ＣＭＤＤを受信するためのコマンドレジスタ８０を、ステートマシン８内に、含む。コマンドＣＭＤＳ，ＣＭＤＤは、コピー元及びコピー先のフラッシュメモリのチップアドレスを、それぞれ含む。
これによって、データ転送の対象のコピー元及びコピー先のフラッシュメモリ１０Ａ，１０Ｂのみが、選択的に駆動され、コピー元及びコピー先のフラッシュメモリ以外のフラッシュメモリ（非選択メモリ）の動作は、停止される。
この結果として、本実施例のメモリデバイス１００は、非選択メモリにおける電力の消費を、削減できる。
図１５は、本実施形態のメモリデバイスの制御方法を説明するためのタイミングチャートである。
図１５に示されるように、メモリコントローラ２００は、コピー元のフラッシュメモリ１０Ａのチップアドレスを示すコマンド（以下では、コピー元通知コマンドとよばれる）ＣＭＤＳを、読み出しコマンドＲＣの送信前に、インターフェイス５００を介してメモリデバイス１００に送信する。
メモリデバイス１００内のフラッシュメモリ１０のそれぞれは、コマンドＣＭＤＳをコマンドレジスタ８０内に取り込み及び解析し、自身がコピー元のメモリチップ１０であるか否か、判定する。
コピー元通知コマンドＣＭＤＳ内のチップアドレスに基づいて、コピー元として指定されたフラッシュメモリ１０Ａは、選択状態となり、メモリコントローラ２００からのコマンドＲＣ及びアドレスＡｄｄＲの送信を待つ。他のフラッシュメモリ１０は、停止状態（非選択状態）となる。
コピー元通知コマンドＣＭＤＳの受信後、コピー元のフラッシュメモリ１０Ａは、メモリコントローラ２００からの読み出しコマンドＲＣ及び読み出しアドレスＡｄｄＲを受信する。コピー元のフラッシュメモリ１０Ａにおける読み出しコマンド及び読み出しアドレスの受信期間中、停止状態のフラッシュメモリは、駆動されること無しに、読み出しコマンドＲＣ及び読み出しアドレスＡｄｄＲを取り込まない。
メモリコントローラ２００は、コピー先のフラッシュメモリ１０Ｂのチップアドレスを示すコマンド（以下では、コピー先通知コマンド）ＣＭＤＤを、書き込みコマンドＷＣの送信前に、メモリインターフェイス５００を介して、メモリデバイス１００に送信する。尚、例えば、コマンドラッチイネーブル信号ＣＬＥによって、フラッシュメモリ１０は、停止状態からコマンドが受信可能状態に、復帰する。
メモリデバイス１００内の複数のフラッシュメモリ１０は、コピー先通知コマンドＣＭＤＤを取り込み及び解析し、自身がコピー先のメモリチップであるか否か、判定する。
コピー先通知コマンドＣＭＤＤのチップアドレスに基づいて、コピー先として指定されたフラッシュメモリ１０Ｂは、選択状態となり、メモリコントローラ２００からのコマンドＷＣ及びアドレスＡｄｄＷの送信を待つ。コピー先のフラッシュメモリ１０Ａを除く他のフラッシュメモリは、停止状態となる。
コピー先のフラッシュメモリ１０Ｂは、メモリコントローラ２００からの書き込みコマンドＷＣ及び書き込みアドレスＡｄｄＷを受信する。コピー先のフラッシュメモリ１０Ｂにおける書き込みコマンド及び書き込みアドレスの受信期間中、停止状態のフラッシュメモリは、書き込みコマンドＷＣ及び書き込みアドレスＡｄｄＷを取り込まない。
この後、上述の各実施例と同様に、メモリコントローラ２００を介さずに、リードイネーブル信号／ＲＥ及びストローブ信号ＤＱＳを用いて、２つのフラッシュメモリ１０Ａ，１０Ｂ間における直接のデータ転送が、実行される。
尚、コピー元及びコピー先通知コマンドＣＭＤＳ，ＣＭＤＤの前に、第６の実施例の直接データ転送コマンドＣＭＤＸが、インターフェイス５００を介して、メモリコントローラ２００からメモリデバイス１００に、さらに送信されてもよい。
以上のように、コピー元及びコピー先のチップ１０Ａ，１０Ｂを除く非選択チップは、チップアドレスを示すコマンドＣＭＤＳ，ＣＭＤＤの受信と同時に、そのコマンドＣＭＤＳ，ＣＭＤＤに基づいて、停止する。
この結果として、本実施例のメモリデバイス１００は、データ転送時において、非選択チップにおける消費電力の発生及びメモリデバイスの消費電力量の増大を、抑制できる。
また、本実施形態のメモリデバイス１００は、非選択チップにおける消費電力の発生を抑制するためのコマンド及びアドレスを制御するための回路を、比較的単純な回路で、実現できる。
以上のように、本実施例のメモリデバイス及びメモリデバイスの制御方法は、メモリデバイスの消費電力及び消費電力量を、削減できる。
［その他］
上述の実施形態において、図１のストレージデバイス９００は、ストレージデバイスの種類及び特性に応じて、半導体メモリ１０Ａ，１０Ｂ以外のメモリや、コントローラ２００以外の制御デバイスを、さらに含んでいてもよい。例えば、上述の実施形態のメモリデバイスは、ＳＤＴＭメモリカード、ＳＳＤ、ｅＭＭＣ又はＵＳＢメモリなどのストレージデバイスに、適用できる。例えば、実施形態のメモリデバイスを含むストレージデバイスは、携帯電話、タブレット型端末、デジタルカメラなどの、モバイルデバイス内に設けられている。
実施形態のメモリデバイスに用いられる半導体メモリは、３次元構造のメモリセルアレイを含むＮＡＮＤ型フラッシュメモリでもよい。
上述の実施形態において、ＮＡＮＤ型フラッシュメモリが、メモリデバイス内の半導体メモリ（メモリチップ）として、示されている。しかし、本実施形態のメモリデバイスに用いられる半導体メモリは、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭ、ＤＲＡＭ、ＳＲＡＭなどでもよい。
上述の実施形態において、直接のデータ転送を実行する２つの半導体メモリは、同じインターフェイス規格に基づくメモリである。しかし、本実施形態のメモリデバイス及びその制御方法によるメモリ間の直接のデータ転送は、互いに異なるインターフェイス規格の複数の半導体メモリを含むメモリデバイスに、適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：メモリデバイス、１０：半導体メモリ（メモリチップ）、２００：コントローラ、５００：インターフェイス。

Claims (14)

  1. コントローラから送信された読み出しコマンドを、第１の半導体メモリが受信し、
    前記コントローラから送信された書き込みコマンドを、第２の半導体メモリが受信し、
    前記読み出しコマンドに基づいて、前記第１の半導体メモリ内からデータを読み出し、前記データ及び前記データが出力されたことを示す制御信号のみを、前記第１の半導体メモリは前記第２の半導体メモリに対して送信し、
    前記第２の半導体メモリが、前記第１の半導体メモリからの前記データ及び前記制御信号を、前記コントローラを介することなく受信し、受信した前記データを前記第２の半導体メモリ内に書き込む、
    メモリデバイスの制御方法。
  2. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＳＤＲ（Single Data Rate）に基づいて、実行される、
    請求項１に記載のメモリデバイスの制御方法。
  3. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＤＤＲ（Double Data Rate）に基づいて実行され、
    前記第１の半導体メモリは、位相変換回路を含み、
    前記データと前記データが出力されたことを示す前記制御信号とを、前記第１の半導体メモリが送信する際、前記データの位相に対して、前記位相変換回路によって位相が変換された前記制御信号を送信する、
    請求項１のメモリデバイスの制御方法。
  4. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＤＤＲ（Double Data Rate）に基づいて実行され、
    前記第２の半導体メモリは、位相変換回路を含み、
    前記データと前記データが出力されたことを示す前記制御信号とを、前記第１の半導体メモリが送信する際、前記データの位相と前記制御信号の位相とを揃えて送信し、
    前記第２の半導体メモリが、前記データを、前記制御信号に基づいたタイミングで受信する際、受信した前記データと前記制御信号のエッジの位相を前記位相変換回路によって変換する、
    請求項１のメモリデバイスの制御方法。
  5. ＥＣＣ回路を含む前記コントローラが、前記第１の半導体メモリから出力された前記データを、受信するステップと、
    受信された前記データ内にエラーが検出された場合、前記エラーを、前記ＥＣＣ回路を用いて訂正するステップと、
    前記コントローラが、前記エラーが訂正されたデータを、前記コントローラから前記第２の半導体メモリへ送信するステップと、
    をさらに具備する請求項１のメモリデバイスの制御方法。
  6. 前記第１及び第２の半導体メモリは、前記第１の半導体メモリから前記第２の半導体メモリに前記データを直接転送するための第１のコマンドを、前記読み出しコマンド及び前記書き込みコマンドの受信の前に、前記コントローラから受信する、
    請求項１のメモリデバイスの制御方法。
  7. 前記第１の半導体メモリは、前記読み出しコマンド及び前記読み出しコマンドに続く読み出しアドレスを受信する前に、前記データの読み出し対象のメモリのチップアドレスを含む第２のコマンドを受信し、前記第２のコマンドに基づいて選択され、
    前記第２の半導体メモリは、前記書き込みコマンド及び前記書き込みコマンドに続く書き込みアドレスを受信する前に、前記データの書き込み対象のメモリのチップアドレスを含む第３のコマンドを受信し、前記第３のコマンドに基づいて、選択される、
    請求項１のメモリデバイスの制御方法。
  8. コントローラによって制御される第１の半導体メモリと、
    前記コントローラによって制御される第２の半導体メモリと、
    を具備し、
    前記第１の半導体メモリは、前記コントローラから送信された読み出しコマンドを、受信し、
    前記第２の半導体メモリは、前記コントローラから送信された書き込みコマンドを、受信し、
    前記第１の半導体メモリは、前記読み出しコマンドに基づいて、前記第１の半導体メモリ内からデータを読み出し、前記データ及び前記データが出力されたことを示す制御信号のみを、前記第２の半導体メモリに対して送信し、
    前記第２の半導体メモリは、前記第１の半導体メモリからのデータ及び前記制御信号を、前記コントローラを介することなく受信し、受信した前記データを前記第２の半導体メモリ内に書き込む、
    メモリデバイス。
  9. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＳＤＲ（Single Data Rate）に基づいて、実行される、
    請求項８に記載のメモリデバイス。
  10. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＤＤＲ（Double Data Rate）に基づいて実行され、
    前記第１の半導体メモリは、位相変換回路を含み、
    前記第１の半導体メモリは、前記データの送信時、前記データの位相に対して、前記位相変換回路によって位相を変更した前記制御信号を送信する、
    請求項８のメモリデバイス。
  11. 前記第１の半導体メモリの前記データの送信と、前記第２の半導体メモリの前記データの受信は、ＤＤＲ（Double Data Rate）に基づいて実行され、
    前記第２の半導体メモリは、位相変換回路を含み、
    前記第１の半導体メモリは、前記データの位相と前記制御信号の位相とを揃えて送信し、
    前記第２の半導体メモリは、受信した前記データと前記制御信号のエッジの位相を前記位相変換回路によって変換する、
    請求項８のメモリデバイス。
  12. 前記第１の半導体メモリから送信された前記データを、ＥＣＣ回路を含む前記コントローラは受信し、
    前記コントローラに受信された前記データ内にエラーが検出された場合、前記ＥＣＣ回路は前記エラーを訂正し、
    前記第２の半導体メモリは、前記コントローラからの前記エラーが訂正されたデータを、受信する、
    請求項８のメモリデバイス。
  13. 前記第１及び第２の半導体メモリは、前記第１の半導体メモリから前記第２の半導体メモリに前記データを直接転送するための第１のコマンドを、前記読み出しコマンド及び前記書き込みの受信の前に、前記コントローラから受信する、
    請求項８のメモリデバイス。
  14. 前記第１の半導体メモリは、前記読み出しコマンド及び前記読み出しコマンドに続く読み出しアドレスを受信する前に、前記データの読み出し対象のメモリのチップアドレスを含む第２のコマンドを受信し、前記第２のコマンドに基づいて、選択され、
    前記第２の半導体メモリは、前記書き込みコマンド及び前記書き込みコマンドに続く書き込みアドレスを受信する前に、前記データの書き込み対象のメモリのチップアドレスを含む第３のコマンドを受信し、前記第３のコマンドに基づいて、選択される、
    請求項８のメモリデバイス。
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