TW201633053A - 記憶裝置之控制方法、及記憶裝置 - Google Patents

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Kosuke Yanagidaira
Shouichi Ozaki
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Toshiba Kk
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Abstract

實施形態之記憶裝置之控制方法係第1半導體記憶體接收自控制器發送之讀取指令，第2半導體記憶體接收自上述控制器發送之寫入指令，基於上述讀取指令，自上述第1半導體記憶體內讀取資料；上述第1半導體記憶體發送上述資料與表示已輸出上述資料之控制信號；上述第2半導體記憶體基於上述寫入指令，按基於上述控制信號之時序接收上述資料，並將接收到之上述資料寫入至上述第2半導體記憶體內。

Description

記憶裝置之控制方法、及記憶裝置
本發明之實施形態係關於記憶裝置之控制方法及記憶裝置。
近年來，智慧型手機或平板終端等移動裝置已急速普及。移動裝置包含於記憶資料時，非揮發性記憶資料之快閃記憶體，或暫時記憶資料之DRAM等半導體記憶體。半導體記憶體係藉由記憶體介面而連接於控制器。
為提高裝置之操作性，半導體記憶體與控制器之間之資料傳送正逐年高速化(高頻化)。與之相應，控制器及半導體記憶體之耗電量亦有增加之趨勢。
對於移動裝置之電力供給時係使用電池。為使以電池驅動之裝置能夠長時間動作，期望減少裝置之耗電量。
本發明之實施形態能減少記憶裝置之耗電量。
實施形態之記憶裝置之控制方法係為，第1半導體記憶體接收自控制器發送之讀取指令，第2半導體記憶體接收自上述控制器發送之寫入指令；上述第1半導體記憶體基於上述讀取指令，自上述第1半導體記憶體內讀取資料，並發送上述資料與表示已輸出上述資料之控制信號；上述第2半導體記憶體基於上述寫指令，按基於上述控制信號之時序接收上述資料，並將接收到之上述資料寫入至上述第2半導體記憶體內。
1‧‧‧記憶胞陣列
2‧‧‧列控制電路
3‧‧‧行控制電路
4‧‧‧源極線及阱控制電路
5‧‧‧電壓產生電路
6‧‧‧位址緩衝器
7‧‧‧輸入輸出電路
8‧‧‧狀態機
10‧‧‧快閃記憶體(半導體記憶體、記憶晶片)
10A‧‧‧半導體記憶體
10B‧‧‧半導體記憶體
19‧‧‧外部連接端子
19A‧‧‧焊墊
19X‧‧‧焊墊
19Z‧‧‧焊墊
20‧‧‧ECC電路
70‧‧‧電路
80‧‧‧電路(指令暫存器)
90‧‧‧接合線(資料線)
100‧‧‧記憶裝置
200‧‧‧控制器
500‧‧‧記憶體介面
800‧‧‧介面(主機介面)
900‧‧‧儲存裝置
ar1‧‧‧位址
ar2‧‧‧位址
ar3‧‧‧位址
ar4‧‧‧位址
ar5‧‧‧位址
aw1‧‧‧位址
aw2‧‧‧位址
aw3‧‧‧位址
aw4‧‧‧位址
aw5‧‧‧位址
Add‧‧‧位址信號
AddR‧‧‧讀取位址
AddW‧‧‧位址
ALE‧‧‧位址鎖存啟動信號
BL‧‧‧位元線
CE‧‧‧晶片啟動信號
CLE‧‧‧指令鎖存啟動信號
CMD‧‧‧指令
CMDD‧‧‧指令
CMDX‧‧‧直接資料傳送指令
CNT‧‧‧控制信號
CNT1‧‧‧控制信號
CNT2‧‧‧控制信號
Cp1‧‧‧記憶晶片
Cp2‧‧‧記憶晶片
DQS‧‧‧資料啟動信號
DQ‧‧‧信號
DQSZ‧‧‧資料選通信號
DT‧‧‧資料(複製資料)
DTc‧‧‧修正資料
DU‧‧‧資料單元
MC‧‧‧記憶胞
NS‧‧‧記憶單元
RC‧‧‧指令(讀取指令)
RCa‧‧‧讀取指令
RCb‧‧‧讀取指令
RE‧‧‧讀取啟動信號
SGDL‧‧‧汲極側選擇閘極線
SGSL‧‧‧源極側選擇閘極線
SL‧‧‧源極線
STD‧‧‧選擇閘極電晶體
STS‧‧‧選擇閘極電晶體
T1‧‧‧時間
tDS‧‧‧資料設置時間
tDH‧‧‧資料保持時間
tREA‧‧‧輸出應答時間
WC‧‧‧寫入指令
WCa‧‧‧寫入指令
WCb‧‧‧寫入指令
WE‧‧‧寫入啟動信號
WL‧‧‧字元線
圖1係用於說明實施形態之記憶裝置之構成例之圖。
圖2係用於說明實施形態之記憶裝置之控制方法之圖。
圖3係用於說明第1實施例之記憶裝置之構成例之圖。
圖4係用於說明第1實施例之記憶裝置之構成例之圖。
圖5係用於說明第1實施例之記憶裝置之構成例之圖。
圖6係用於說明第1實施例之記憶裝置之動作例之圖。
圖7係用於說明第1實施例之記憶裝置之動作例之圖。
圖8係用於說明第1實施例之記憶裝置之動作例之圖。
圖9係用於說明第1實施例之記憶裝置之動作例之圖。
圖10係用於說明第2實施例之記憶裝置之動作例之圖。
圖11係用於說明第3實施例之記憶裝置之動作例之圖。
圖12係用於說明第4實施例之記憶裝置之控制方法之圖。
圖13係用於說明第4實施例之記憶裝置之動作例之圖。
圖14係用於說明第5實施例之記憶裝置之動作例之圖。
圖15係用於說明第6實施例之記憶裝置之動作例之圖。
以下，一面參照圖式，一面對本實施形態進行詳細說明。於以下說明中，對具有相同功能及相同構成之要素，附加相同之符號，於必要時進行重複說明。
[實施形態]
參照圖1至圖15，對實施形態之記憶裝置及記憶裝置之控制方法進行說明。
(1)基本例
參照圖1及圖2，說明實施形態之記憶裝置及其控制方法之基本例。
圖1係用於說明實施形態之記憶裝置之基本構成之示意圖。
如圖1所示，實施形態之記憶裝置100係與控制器200一起設置於儲存裝置900內。儲存裝置900藉由介面(主機介面)800與儲存裝置900外部之主機裝置(未圖示)耦合。主機裝置例如為MPU。
記憶裝置100係藉由介面(以下，稱為記憶體介面)500連接於控制器200。
記憶裝置100之動作，係經由記憶體介面500由控制器200進行控制。
控制器200基於來自主機裝置之請求，將用於控制記憶裝置100之動作之指令及控制信號，輸出至記憶裝置100。
記憶裝置100可將記憶裝置100之動作狀況，經由記憶體介面500通知至控制器200。
記憶裝置100至少包含2個半導體記憶體10A、10B。半導體記憶體10A、10B可為設置於1個封裝內的記憶體(記憶晶片)，亦可為設置於互不相同之封裝內的記憶體。
例如，2個記憶體10A、10B為同一種類之記憶體。例如，半導體記憶體10A、10B係非揮發性記憶體。
半導體記憶體10A、10B包含作為外部連接端子19之複數個焊墊。半導體記憶體10A、10B包含：用於資料之輸入輸出之焊墊、用於各種控制信號之輸入輸出之焊墊、用於指令接收之焊墊、及用於位址接收之焊墊等。另，外部連接端子19亦可為引腳或凸塊。
例如，於半導體記憶體10A、10B中，具有相同功能之焊墊(用於輸入輸出相同信號之焊墊)19各者共通地連接於記憶體介面500之連接端子。於該情形時，複數個半導體記憶體10A、10B對於記憶體介面500並聯連接。
本實施形態之記憶裝置100可執行2個半導體記憶體10A、10B間 之直接資料傳送，而無須經由控制器200。
參照圖2，說明本實施形態之記憶裝置100之動作(控制方法)之基本例。
圖2係用於說明與本實施形態之記憶裝置100之資料傳送有關之基本動作之示意性概念圖。
如圖2所示，記憶體控制器200將表示資料讀取請求之指令(以下，稱為讀取指令)RC發送至資料讀取對象之半導體記憶體(以下，稱為複製源之半導體記憶體)10A。
記憶體控制器200將表示資料之寫入請求之指令(以下，稱為寫入指令)WC，發送至資料寫入對象之半導體記憶體(以下，稱為複製端之半導體記憶體)10B。
本實施形態之記憶裝置100自記憶體控制器200接收控制資料之發送時序的控制信號CNT1。複製源之半導體記憶體10A基於控制信號CNT1，開始資料之發送。
於本實施形態之記憶裝置100中，複製源之半導體記憶體10A基於CNT1，產生通知資料之輸出狀態之控制信號CNT2，並將產生之控制信號CNT2，發送至複製端之半導體記憶體10B。
複製端之半導體記憶體10B係基於控制信號CNT2，控制資料之接收時序。複製端之半導體記憶體10B係按基於控制信號CNT2之時序，擷取來自複製源之半導體記憶體10A之資料(以下，亦稱為複製資料)DT，並記憶該資料DT。
如此，本實施形態之記憶裝置100使用與複製源之半導體記憶體10A之資料之接收發送(輸入輸出)有關之控制信號CNT1、CNT2，不經由記憶體控制器200，直接自半導體記憶體10A對10B發送資料DT。
藉此，本實施形態之記憶裝置100及其控制方法可減少資料傳送 之耗電量。
(1)第1實施例
參照圖3至圖9，說明第1實施例之記憶裝置及記憶裝置之控制方法。
(a)構成例
利用圖3至圖6，對第1實施例之記憶裝置進行說明。
圖3係用於說明第1實施例之記憶裝置之構造例之示意性俯視圖。圖4係用於說明第1實施例之記憶裝置之構造例之示意性剖面圖。圖4顯示沿著圖3之IV-IV線之剖面構造。
圖3及圖4之記憶裝置100設置於圖1之儲存裝置900內。
如圖3及圖4所示，記憶裝置100包含複數個半導體記憶體(記憶晶片)101、102、103、10n-1、10n(n為2以上之整數)。藉此記憶裝置100可實現高記憶密度及大的記憶容量。以下，於無須區分半導體記憶體101、102、103、10n-1、10n各者之情形時，將各半導體記憶體記作半導體記憶體10。
為減小封裝尺寸(面積)，複數個記憶晶片10積層於基板上。所積層之記憶晶片10係利用接合線或貫通電極等而相互連接。
例如，如圖3及圖4所示，於利用接合線連接上層之記憶晶片10n與下層之記憶晶片10n-1時，將上層之記憶晶片10n相對於下層之記憶晶片10n-1偏離固定間隔而積層。藉此，不致使設置於下層記憶晶片10n-1之焊墊19A被上層記憶晶片10n覆蓋，從而可確保下層記憶晶片10n-1之用於接合之空間。
例如，各記憶晶片10之焊墊19A連接於共通之接合線90。藉此，複數個記憶晶片10共用用於各信號之輸入輸出之配線。因此，複數個記憶晶片10無法同時驅動資料線。故而，共用資料線之複數個快閃記憶體(及控制器)中可輸出資料之晶片僅有1個。
另，記憶裝置100亦可包含複數個圖3及圖4之記憶晶片之積層體(多片封裝)。
記憶晶片10例如為NAND型快閃記憶體。
圖5係表示NAND型快閃記憶體之主要部分之方塊圖。
如圖5所示，快閃記憶體10包含記憶胞陣列1。
例如，於NAND型快閃記憶體中，記憶胞陣列1包含複數個記憶體單位(NAND串)NS。複數個記憶體單位NS沿列方向排列。
各記憶體單位NS包含：複數個記憶胞MC、及2個選擇閘極電晶體STD、STS。
於各記憶體單位NS中，複數個記憶胞MC之電流路徑串聯連接。記憶胞MC例如為包含電荷累積層之電晶體。電荷累積層包含浮動電極及電荷捕獲膜(例如SiN膜)之至少一者。
於串聯連接之記憶胞MC之一端(汲極側)，串聯連接有汲極側選擇閘極電晶體STD之電流路徑。於串聯連接之記憶胞MC之另一端(源極側)，串聯連接有源極側選擇閘極電晶體STS之電流路徑。
複數條字元線WL係基於控制記憶胞陣列1之列之目的，而設置於記憶胞陣列1內。一條字元線WL共通地連接於沿列方向排列之複數個記憶胞MC之閘極。
複數條位元線BL設置於記憶胞陣列1內。一條位元線BL連接於汲極側選擇閘極電晶體STD之電流路徑之一端。
源極線SL設置於記憶胞陣列1內。源極線SL連接於源極側選擇閘極電晶體STS之電流路徑之一端。
汲極側及源極側選擇閘極線SGDL、SGSL設置於記憶胞陣列1內。汲極側選擇閘極線SGDL連接於沿列方向排列之複數個汲極側選擇閘極電晶體STD之閘極。源極側選擇閘極線SGSL連接於沿列方向排列之複數個源極側選擇閘極電晶體STS之閘極。
另，於NAND快閃記憶體中，對記憶胞陣列1內分配有複數個區塊(區塊位址)。區塊係快閃記憶體之抹除單位。NAND型快閃記憶體之資料之寫入及讀取係以頁單位執行。對一條字元線WL分配有1個以上之頁(列位址)。
快閃記憶體10包含用於控制記憶胞陣列1之動作之複數個電路(周邊電路)。
列控制電路2可控制記憶胞陣列1之列。列控制電路2連接於字元線WL及選擇閘極線SGDL、SGSL。列控制電路2可基於自位址緩衝器6傳送之列位址，選擇字元線WL，控制字元線WL及選擇閘極線SGDL、SGSL之動作(電位)。例如，列控制電路2包含列解碼器與驅動器。
行控制電路3控制記憶胞陣列1之行。行控制電路3係以某控制單位，進行記憶胞之行(位元線)之選擇及啟動。行控制電路3係於資料之讀取時(輸出來自記憶胞陣列1之資料時)，檢測位元線BL之電位變動(或電流產生)，並基於所檢測之電位，進行信號之放大。以此判別記憶胞MC內所記憶之資料。行控制電路3可於資料之寫入時(對記憶胞陣列1之輸入資料時)，根據應寫入至記憶胞MC之資料，控制位元線BL之電位。行控制電路3暫時記憶自記憶胞陣列1讀取之資料及應寫入至記憶胞陣列1內之資料。為執行該等動作，行控制電路3包含行解碼器、感測放大電路、及資料閂鎖器電路等。
源極線/阱控制電路4可控制源極線SL之電位、記憶胞陣列1內及區塊內之各阱區域之電位。
電壓產生電路5係於資料之寫入(編程)時，產生資料之讀取時及抹除時所使用之各種電壓。
位址緩衝器6暫時保存來自控制器200之位址信號Add。來自控制器200之位址信號Add表示物理位址，且包含物理列位址、及物理行 位址。
輸入輸出電路7成為記憶晶片內部之資料輸入輸出之介面。輸入輸出電路7可輸入輸出快閃記憶體10所使用之各種控制信號CNT。輸入輸出電路7暫時保存來自控制器200之資料DT，並按基於控制信號CNT之時序，將資料DT經由行控制電路3向記憶胞陣列1輸出。輸入輸出電路7暫時保存自記憶胞陣列1輸出之資料，並按基於控制信號CNT之時序，對記憶體控制器200輸出資料DT。
狀態機(內部控制電路)8管理快閃記憶體10內部之動作。狀態機8接收來自控制器200之指令CMD，並對其進行解析。狀態機8可基於指令CMD之解析(解碼)結果及控制信號CNT，控制快閃記憶體內之各電路之動作。狀態機8對記憶體控制器200發送表示快閃記憶體10之內部動作狀況(狀態)之控制信號CNT。藉此可將快閃記憶體10之動作狀況通知至記憶體控制器200或其他記憶晶片。
本實施形態之記憶裝置100所使用之NAND型快閃記憶體10有包含用於執行記憶體間之資料之直接傳送之電路70、80之情形。將於下文對該等電路70、80進行闡述。
NAND型快閃記憶體10之動作係藉由某記憶體標準(例如JEDEC標準)之控制信號予以控制，例如晶片啟動信號/CE、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫入啟動信號/WE、讀取啟動信號/RE、資料選通信號DQS等。
基於該等控制信號及指令，資料信號(資料DT)經由資料線(以下，亦有記作DQ線之情形)90而於半導體記憶體10A、10B之間傳送。以下，為方便起見，亦有將輸出至DQ線上之資料信號記作資料信號DQ之情形。
例如，將1位元組(8位元)單位之資料信號DQ<7：0>對8條位元線90之各者各輸出1位元。資料信號DQ<7：0>係按基於資料選通信號 DQS之時序，被擷取至半導體記憶體10或控制器200之內部。
對該等各種信號之每一者，特定出被供給信號DQ、DQS、/RE之焊墊19A、19X、19Z。此外，圖3及圖4中之焊墊佈局僅係為了說明實施例而示意性顯示者，故可根據半導體記憶體之式樣及規格，進行適當變更。
於記憶裝置100之記憶體10A、10B間之資料傳送(資料複製)時，將記憶裝置100內所包含之複數個快閃記憶體(記憶晶片)10中之一個快閃記憶體選為複製源之記憶體(讀取資料之記憶體)10A並加以驅動，將另一快閃記憶體選為複製端之記憶體(寫入資料之記憶體)10B並加以驅動。
於第1實施例之記憶裝置中，快閃記憶體間之資料傳送係基於SDR(Single Data Rate：單倍數據傳輸率)執行。基於SDR標準，確保用於資料接收之資料設置時間tDS與資料保持時間tDH，由複製端之快閃記憶體10B接收來自複製源之快閃記憶體10A之複製資料。
於本實施例之記憶裝置100中，自快閃記憶體10A對快閃記憶體10B之資料複製，除了使用讀取指令RCa、RCb及寫入指令WCa、WCb進行控制外，亦使用讀取啟動信號/RE及資料選通信號DQS。
讀取啟動信號/RE係可將複製源之快閃記憶體10A之資料輸出至資料線上之控制信號。
利用讀取啟動信號/RE，控制複製源之快閃記憶體10A之資料讀取時序。利用讀取啟動信號/RE，控制複製源之快閃記憶體10A之資料選通信號DQS之產生時序及資料信號DQ之輸出時序。
資料選通信號DQS係表示複製源之快閃記憶體10A之資料輸出狀態之信號，且為控制複製端之快閃記憶體10B之資料擷取時序之信號。
複製源之快閃記憶體10A基於讀取啟動信號/RE，於快閃記憶體 10A之內部，產生資料選通信號DQS。
於SDR標準之快閃記憶體1，資料信號DQ之相位(邊緣)與資料選通信號DQS之相位(邊緣)一致。SDR標準之快閃記憶體10於已將資料信號DQ與資料選通信號DQS進行邊緣對齊(Edge align)之狀態，輸出各信號DQ、DQS。
利用資料選通信號DQS，控制複製端之快閃記憶體10B之資料擷取時序。
複製端之快閃記憶體10B將所擷取之資料寫入至快閃記憶體10B內之記憶區域內。藉此，完成於快閃記憶體10A、10B間直接傳送之資料之複製。
如本實施形態，藉由利用複製源之快閃記憶體10A控制資料選通信號DQS，複製端之快閃記憶體10B可基於該資料選通信號DQS，控制自複製源之快閃記憶體10A輸出之資料信號之擷取。
藉此，本實施例之記憶裝置100可於半導體記憶體10間直接傳送資料，而無須經由記憶體控制器200。
(b)動作例
參照圖6至圖8，說明第1實施例之記憶裝置之動作例(控制方法)。此處，於必要時，亦參照圖1至圖5，說明本實施例之記憶裝置之控制方法。
圖6係用於說明本實施例之記憶裝置之動作例之示意圖。圖7及圖8係用於說明本實施例之記憶裝置之動作例之各信號的時序圖。
如圖6及圖7所示，於請求及執行記憶裝置100之半導體記憶體10間之資料傳送(資料複製)之情形時，記憶體控制器200將晶片啟動信號/CE自H(High)位準向L(Low)位準轉變，以將記憶裝置100及其內部之複數個快閃記憶體10控制為啟動狀態(啟動狀態)。
記憶體控制器200將指令鎖存啟動信號CLE設為H位準。藉由H位 準之指令鎖存啟動信號CLE，各快閃記憶體10成為可擷取來自記憶體控制器200之指令CMD之狀態。
記憶體控制器200將讀取指令RCa，經由記憶體介面500及資料線90，發送至記憶裝置100(步驟ST1)。記憶裝置100內之各快閃記憶體10，係於H位準之指令鎖存啟動信號CLE為H位準之期間內，擷取讀取指令RCa。
記憶體控制器200與指令鎖存啟動信號CLE自H位準轉變為L位準之時序同步地，將位址鎖存啟動信號ALE自L位準設定為H位準。藉由H位準之位址鎖存啟動信號ALE，各快閃記憶體10成為可擷取來自記憶體控制器200之位址之狀態。
記憶體控制器200係於發送讀取指令RCa後，接著將複製源之NAND型快閃記憶體之位址(以下，稱為讀取位址)AddR，經由記憶體介面500及資料線90，發送至記憶裝置100。記憶裝置100內之各快閃記憶體10係於位址鎖存啟動信號ALE為H位準之期間內，擷取讀取位址AddR。讀取位址AddR包含頁位址、區塊位址等與各控制單位對應之複數個位址ar1、ar2、ar3、ar4、ar5。
記憶裝置100內之複數個快閃記憶體10各者接收讀取指令RC及讀取位址AddR。基於讀取位址AddR內所包含之晶片位址ar5，選擇成為複製源之快閃記憶體10A。複製源之快閃記憶體10A擷取與讀取指令RCa成對之指令RCb，並進行用於資料讀取之準備。基於晶片位址ar5，複製源之記憶體10A以外之快閃記憶體成為非選擇狀態(例如停止狀態)。
以下，於無須區分前置之讀取指令RCa與後置之讀取指令RCb之情形時，將其等讀取指令RCa、RCb記作讀取指令RC。
於記憶裝置100接收讀取指令RC及位址AddR後，記憶體控制器200係以與讀取指令RC及讀取位址AddR之發送同樣地，分別控制指 令鎖存啟動信號CLE及位址鎖存啟動信號ALE，將寫入指令WCa、WCb、及複製端之NAND型快閃記憶體之位址(以下，稱為寫入位址)AddW，經由記憶體介面500，依序發送至記憶裝置100(步驟ST2)。寫入位址AddW與讀取位址AddR同樣，包含頁位址、區塊位址等與各控制單位對應之複數個位址aw1、aw2、aw3、aw4、aw5。
藉由該等控制信號CLE、ALE，除了被選為複製源之第1快閃記憶體之晶片10以外之複數個快閃記憶體10各者擷取寫入指令WCa及寫入位址AddW。基於寫入位址AddW所包含之晶片位址aw5，選擇成為複製端之第2快閃記憶體10B。複製端之第2快閃記憶體10B進行用於資料寫入之準備。基於晶片位址ar5，除複製源及複製端之記憶體10A、10B以外之快閃記憶體成為非選擇狀態(例如停止狀態)。
藉此，自記憶體間開始請求資料之傳送(複製動作)直至時間T1之期間內，藉由記憶體控制器200之控制，分別選擇複製源及複製端之快閃記憶體10A、10B。
另，於指令RC、WC及位址AddR、AddW之接收或發送期間，為了接收指令及位址，寫入啟動信號/WE係以某時脈頻率輸出。此時，讀取啟動信號/RE維持在H位準。
如圖8所示，於選定複製源及複製端之快閃記憶體10A、10B後之時點T1，記憶體控制器200驅動讀取啟動信號/RE，並基於記憶裝置之動作速度，發送某時脈頻率之讀取啟動信號/RE。於輸出某時脈頻率之讀取啟動信號/RE期間，寫入啟動信號/WE例如維持在H位準。
複製源之快閃記憶體10A接收來自記憶體控制器200之某時脈頻率之讀取啟動信號/RE。
複製源之快閃記憶體10A自位址AddR所表示之記憶區域，讀取資料DT(步驟ST4A)。此外，複製源之快閃記憶體10A輸出資料選通信號DQS與所讀取之資料DT(步驟ST4B)。
快閃記憶體10A基於讀取啟動信號/RE，驅動輸出資料選通信號DQS之配線(資料選通線)。
快閃記憶體10A產生某時脈頻率之資料選通信號DQS，並將產生之資料選通信號DQS輸出至資料選通線上(及記憶體介面500)。產生之資料選通信號DQS之時脈頻率與來自記憶體控制器200之讀取啟動信號/RE之時脈頻率相同。
快閃記憶體10A基於讀取啟動信號/RE，將資料選通信號DQS與資料信號DQ(資料DT)一起輸出至資料線90上(及記憶體介面500)。資料信號DQ例如包含1個以上之資料單元(例如，8位元量之資料)DU。
於介面標準為SDR之快閃記憶體10A中，資料信號DQ之相位與資料選通信號DQS之相位一致。資料信號DQ之輸出時序係與資料選通信號DQS之上昇緣同步。
於基於SDR標準之快閃記憶體之資料傳送中，資料選通信號DQS之時脈頻率例如為資料信號之切換頻率之2倍。例如，資料信號之切換頻率係基於各資料單元之輸出期間而決定。例如，切換頻率之1個週期實際與2個資料單元DU之輸出期間對應。
複製端之快閃記憶體10B接收資料選通信號DQS。基於資料選通信號DQS之接收，快閃記憶體10B擷取資料線90上之資料。
自成為資料接收側之複製端之半導體記憶體10B來看，可對資料選通信號DQS之下降緣，分別確保足夠之資料設置時間tDS及資料保持時間tDH。
藉此，複製端之第2快閃記憶體10B可直接自複製源之快閃記憶體10A接收資料信號DQ，而無需經由記憶體控制器200。
快閃記憶體10B將所擷取之資料信號DQ，寫入至寫入位址AddW所表示之記憶區域(步驟ST5)。藉由該等各步驟ST4A、ST4B、ST5，執行資料之複製。
快閃記憶體10B係於結束資料之寫入之時點，擷取與前置之寫入指令WCa成對之指令WCb。以下，於無須區分前置之寫入指令WCa與後置之寫入指令WCb之情形時，將該等寫入指令WCa、WCb記作寫入指令WC。
例如，第2快閃記憶體10B將資料之寫入之完成通知至記憶體控制器200。
如上，於本實施例之記憶裝置之控制方法中，無需經由記憶體控制器200進行資料傳送，即可將快閃記憶體10A之資料複製至快閃記憶體10B內。
(c)效果
於記憶裝置所使用之NAND型快閃記憶體輸出(讀取)資料信號時，快閃記憶體之資料輸出，係於基於自控制器輸出之資料輸出用之控制信號/RE，使資料信號與資料選通信號兩者之邊緣一致並輸出。
另一方面，為了接收資料信號，NAND型快閃記憶體對於資料選通信號DQS之邊緣，需確保足夠之資料設置時間tDS與資料保持時間tDH。因此，為根據快閃記憶體之資料傳送標準，確保足夠之資料設置時間tDS與資料保持時間tDH，亦有使資料信號與資料選通信號之間之相位偏移之情形。
例如，於Toggle DDR(Double Data Rate：雙倍數據傳輸率)標準之快閃記憶體中，於資料接收時，規定資料信號之相位與資料選通信號之相位(邊緣)偏移90度之狀態。然而，如上所述，於自快閃記憶體輸出資料，且所輸出之資料信號與資料選通信號之相位一致之情形時，就DDR標準之快閃記憶體而言，難以確保資料接收側之快閃記憶體之資料設置時間及資料保持時間。
因此，於使資料信號與資料選通信號之間之相位偏移之情形時，無法將自某半導體記憶體輸出之資料不經由記憶體控制器直接傳 送至其他記憶體。
於該情形下，半導體記憶體間之資料傳送(資料複製)，可執行如下步驟：自複製源之半導體記憶體對記憶體控制器傳送資料之步驟，及自記憶體控制器對複製端之半導體記憶晶片傳送資料之步驟。
如此經由記憶體控制器之半導體記憶體間之資料傳送有可能會降記憶裝置及儲存裝置之資料傳送效率，而可能導致裝置耗電量之增大。
本實施形態之記憶裝置可直接自複製源之第1半導體記憶體10A，對複製端之第2半導體記憶體10B傳送資料，而無需經由記憶體控制器200。即，2個半導體記憶體間之資料傳送係以一步驟完成。
本實施形態之記憶裝置100可削減半導體記憶體10A、10B與記憶體控制器200之間之資料傳送，其結果，可將資料傳送時所產生之耗電量抑制在先前之記憶裝置之耗電量之一半程度。又，作為記憶體間直接傳送資料之結果，本實施形態之記憶裝置100可縮短資料傳送時間。
例如，起因於製造步驟之晶片間之特性差異，或由於半導體記憶體與介面(控制器)之位置關係，連接半導體記憶體與介面之配線長度存在差異等，可能導致半導體記憶體之特性產生差異。
例如，NAND型快閃記憶體之輸出應答時間tREA係在5nsec至20nsec左右之範圍內。另一方面，快閃記憶體之資料信號切換係以數nsec進行。
於不存在表示資料之輸入輸出時序之控制信號之情形下，複製端之半導體記憶體擷取自複製源之半導體記憶體輸出之資料時，複製端之半導體記憶體於包含輸出應答時間tREA偏差之狀態下，無法檢測來自複製元之半導體記憶體之資料輸出時序。
因此，於不存在與資料輸入輸出時序有關之控制信號之收發， 而由2個半導體記憶體直接進行資料傳送之情形時，無法以較輸出應答時間tREA偏差更快之週期，切換輸出資料擷取時序。
因而，於關於資料輸入輸出時序之控制信號未被用於資料傳送時，無法將記憶裝置之資料傳送高速化。
本實施形態之記憶裝置藉由讀取啟動信號/RE及資料選通信號DQS，將資料之輸出時序及資料之輸出狀態，分別通知至複製端及複製源之記憶體10A、10B。
因此，如圖9所示之記憶裝置之各信號之時序圖般，即便於記憶裝置內之複數個半導體記憶體中，存在資料輸出較快(輸出應答時間tREA較短)之記憶晶片CP1，與資料輸出較慢(輸出應答時間tREA較長)之記憶晶片CP2，複製端之半導體記憶體10B仍可藉由自各記憶體供給之控制信號/RE、DQS，檢測來自複製源之半導體記憶體10A之資料輸出時序。
因此，本實施形態之記憶裝置100藉由使用表示資料輸出狀態之控制信號/RE、DQS，控制半導體記憶體間之直接資料傳送，可與各記憶體之輸出應答時間tREA偏差無關地，實現高速之資料傳送，如上，根據本實施形態之記憶裝置及記憶裝置之控制方法，可減少記憶體裝置之耗電量。
(3)第2實施例
參照圖10，說明第2實施例之記憶裝置及記憶裝置之控制方法。
亦可藉由使資料信號DQ與資料選通信號DQS之間之相位偏移，而於基於DDR標準執行資料傳送之記憶裝置100中，分別確保資料設置時間tDS及資料保持時間tDH。
於本實施例中，圖5之NAND型快閃記憶體10包含相位轉換電路70。相位轉換電路70例如設置於輸入輸出電路7內。相位轉換電位70可使資料信號DQ與資料選通信號DQS之間之相位偏移。
圖10係表示本實施例之記憶裝置之資料傳送時之各控制信號之波形的時序圖。
與上述實施例同樣地，如圖7所示，記憶體控制器200係於發送讀取指令RC及讀取位址AddR、及發送寫入指令WC及寫入位址AddW後，將讀取啟動信號/RE發送至DDR標準之記憶裝置100。
如圖10所示，複製源之第1快閃記憶體10A產生資料選通信號DQS。DDR標準之記憶裝置100內之第1快閃記憶體10A基於自記憶體控制器200接收到之讀取啟動信號/RE，產生與讀取啟動信號/RE為相同時脈頻率之資料選通信號DQS。
複製源之第1半導體記憶體10A利用相位轉換電路70，向記憶體10A之外部，輸出已相對於資料信號DQ之相位進行相位偏移之資料選通信號DQS。第1快閃記憶體10A將資料選通信號DQS與資料信號DQ一起輸出。
例如，產生之資料選通信號DQS之頻率與資料信號DQ之切換頻率實質相同。
自複製端之第2快閃記憶體10B之角度看各信號DQ、DQS時，若資料選通信號DQS之相位與資料信號DQ之相位很理想地偏移90度，則執行記憶體間之直接資料傳送之記憶裝置可針對資料選通信號DQS之上昇緣與下降緣兩者，確保對資料之接收發送充分之資料設置時間tDS與資料保持時間tDH。
如本實施例之記憶裝置，藉由利用相位轉換電路70使資料信號DQ與資料選通信號DQS間之相位偏移，即便為基於DDR標準執行資料傳送之情形，亦可直接自複製源之快閃記憶體10A對複製端之快閃記憶體10B傳送資料DT，並不需經由控制器200。
因此，第2實施例之記憶裝置及其控制方法，可以可確保用於基於DDR接收發送資料之時間的狀態，降低記憶裝置之耗電量。
(4)第3實施例
參照圖11，說明第3實施例之記憶裝置及記憶裝置之控制方法。
第2實施例之記憶裝置，係於複製源之快閃記憶體(第1半導體記憶體)10A發送資料時，使資料信號與資料選通信號之相位偏移。
相對於此，第3實施例之記憶裝置100，係利用複製端之第2快閃記憶體(第2半導體記憶體)10B，使資料信號DQ與資料選通信號DQS之相位偏移。
例如，利用第2快閃記憶體10B內之相位轉換電路70，使資料信號DQ與資料選通信號DQS之間之相位偏移。於資料信號DQ與資料選通信號DQS之間之相位於快閃記憶體10B之內部偏移之狀態，將資料信號DQ擷取至第2半導體記憶體10B內。
圖11係表示本實施例之記憶裝置100之資料傳送時之各控制信號之波形的時序圖。
如圖11所示，與上述例同樣地，於發送來自記憶體控制器200之各種信號後，複製源之第1快閃記憶體10A基於來自記憶體控制器200之讀取啟動信號/RE，產生與讀取啟動信號/RE為相同時脈頻率之資料選通信號DQS。
複製源之快閃記憶體10A輸出相對於資料選通信號DQS邊緣對齊之資料信號DQ。資料選通信號DQS之頻率與資料信號DQ之切換頻率相同。
快閃記憶體10A係於已使資料信號DQ與資料選通信號DQS邊緣一致之狀態，將資料信號DQ及資料選通信號DQS兩者輸出至配線上。
此處，自複製端之第2快閃記憶體10B來看，於資料選通信號DQS之邊緣與資料信號DQ之邊緣一致之情形時，第2快閃記憶體10B將無法確保足夠之用於擷取資料信號DQ之資料設置時間tDS與資料保 持時間tDH。
於本實施例中，於第2快閃記憶體10B接收資料信號DQ與資料選通信號DQS期間，第2快閃記憶體10B利用第2快閃記憶體10B內之相位轉換電路70，使資料信號DQ及資料選通信號DQS之任一者延遲。相位轉換電路70使資料信號DQ與資料選通信號DQS之邊緣偏移例如90度左右。
如圖11所示，第2快閃記憶體10B內部之資料選通信號DQSZ之相位相對於資料信號DQ之相位偏移。
藉此，被擷取至快閃記憶體10B內部之資料信號DQ可對於資料選通信號DQSZ之上昇緣與下降緣兩者，確保足夠之資料設置時間tDS與資料保持時間tDH。
如此，第3實施例之記憶裝置及其製造方法可於可確保用於基於DDR接收發送資料之時間的狀態，降低用於資料傳送之耗電量。
(5)第4實施例
參照圖12及圖13，說明第4實施例之記憶裝置及記憶裝置之控制方法。
圖12及圖13係用於說明本實施例之記憶裝置之控制方法及動作例之圖。
於半導體記憶體中，有因資料保持性能之劣化等記憶胞特性之劣化，而導致應記憶之資料轉變為其他資料之可能性。其結果，有自半導體記憶體讀取之資料包含錯誤之情形。
如圖12所示，於第4實施例中，記憶體控制器200包含ECC(Error checking and correcting：錯誤檢查與修正)電路20。
以下，利用記憶體控制器200內之ECC電路20，修正於記憶體10A、10B之間傳送之複製資料內之錯誤。
如圖12及圖13所示，於資料源之第1快閃記憶體10A輸出資料之 際，複製端之第2快閃記憶體10B接收資料信號DQ，且記憶體控制器200亦接收相同之資料信號DQ(步驟ST4Z)。
記憶體控制器200擷取為了自複製源之快閃記憶體10A傳送至複製端之快閃記憶體10B而輸出之資料線90上(介面內)之資料信號DQ。
記憶體控制器200利用ECC電路20，對來自複製源之快閃記憶體10A之資料信號DQ，實施ECC處理(步驟ST6)。ECC電路20檢查資料信號DQ內有無錯誤。於自資料信號檢測到錯誤之情形時，ECC電路20修正所檢測到之錯誤。
於自第1快閃記憶體10A對第2快閃記憶體10B之資料傳送完成後，記憶體控制器200將修正後之資料(以下，稱為修正資料)DTc，傳送至複製端之第2快閃記憶體10B(步驟ST7)。例如，為了寫入修正資料DTc，記憶體控制器200將應寫入寫入指令WC及修正資料DTc之資料的位址，與修正資料DTc一起經由記憶體介面500，輸出至第2快閃記憶體10B。
第2快閃記憶體，係於與記憶有包含錯誤之資料之位址對應之第2快閃記憶體10B之記憶區域內，對修正資料DTc進行複寫(步驟ST8)。另，修正資料DTc亦可寫入至與記憶有包含錯誤之資料之位址不同之記憶區域內。
藉此，可修正自複製源之快閃記憶體10A對複製端之快閃記憶體10B傳送之資料(複製資料)內之錯誤。
另，修正資料DTc之覆寫亦可以將包含修正資料之複製資料全體寫入至複製端之快閃記憶體10B之方式執行，亦可以用於寫入之最小控制單位，部分地寫入作為複製資料之一部分之修正資料之方式執行。
如上，根據第4實施例之記憶裝置及其製造方法，可一面抑制資料傳送之耗電量之增大，一面提高記憶裝置內所記憶之資料之可靠 度。
(6)第5實施例
參照圖14，說明第5實施例之記憶裝置及記憶裝置之控制方法。
如上述般，於半導體記憶體之間直接執行資料傳送之情形時，亦有執行與經由控制器之資料傳送不同之動作的情形。
於包含第5實施例之記憶裝置100及記憶體控制器200之儲存裝置中，使用用以通知將要執行之處理為半導體記憶體間之直接資料傳送之指令。
於本實施例中，圖5之快閃記憶體10係於狀態機8內包含用於接收及保存通知記憶體間之直接資料傳送之指令(以下，稱為直接資料傳送資料指令)CMDX之暫存器(指令暫存器)80。
圖14係用於說明第5實施例之記憶裝置及記憶體控制器200之動作之時序圖。
如圖14所示，直接資料傳送指令CMDX係於自控制器200發送讀取指令RC之前，自記憶體控制器200發送至記憶裝置100。記憶裝置100內之各快閃記憶體10將直接資料傳送指令CMDX擷取至狀態機8內之指令暫存器80內。
基於該指令CMDX，記憶裝置100內之各快閃記憶體10以可進行記憶體間之直接資料傳送之方式，切換用於控制資料傳送之電路，並驅動各電路。
如此，包含本實施例之記憶裝置100及記憶體控制器200之儲存裝置包含通知執行記憶間之直接資料傳送之指令CMDX。
藉此，於第5實施例之記憶裝置及其控制方法中，無須對記憶體介面之構成做大的變動，便可執行記憶體間之直接資料傳送。
(7)第6實施形態
參照圖15，說明第6實施例之記憶裝置及記憶裝置之控制方法。
於記憶體間之資料傳送時，於將晶片位址供給至各快閃記憶體之前，各快閃記憶體均無法識別記憶裝置內之複數個快閃記憶體中之何記憶體將成為複製源之記憶體。故而，於各快閃記憶體接收到讀取位址之晶片位址之前，各快閃記憶體接收讀取指令及位址並解析，並基於指令，執行用於動作之準備。
又，與讀取指令及位址之接收發送時同樣地，於接收晶片位址之前，存在成為複製端之可能性之各快閃記憶體均無法識別何快閃記憶體將成為複製端之快閃記憶體。故而，不斷驅動除複製端之快閃記憶體以外之複數個快閃記憶體，直到接收到寫入位址之晶片位址為止。
如上述般，表示選擇晶片之信號係於發送指令後之某一時點，例如以指令接收完畢後之第5循環之位址(ar5、aw5)，輸入至記憶裝置100內之各快閃記憶體(記憶晶片)10。
於該情形時，於識別出成為複製源之快閃記憶體前之期間，及識別出成為複製端之快閃記憶體前之期間，包含非選擇之快閃記憶體之所有記憶晶片均接收指令或位址。
由於未被用於資料傳送之非選擇晶片亦執行指令或位址之解析處理，故於非選擇晶片中，產生無助於資料傳送之電力。
第6實施例之記憶裝置100係於開始資料傳送前，利用指令CMDS、CMDD，事先自記憶體控制器200將複數個快閃記憶體(記憶晶片)中之何記憶體為直接資料傳送所使用之選擇記憶體通知至快閃記憶體10。例如，與第5實施例同樣地，圖5之快閃記憶體於狀態機8內包含用於接收該指令CMDS、CMDD之指令暫存器80。指令CMDS、CMDD分別包含複製源及複製端之快閃記憶體之晶片位址。
藉此，僅選擇性驅動資料傳送對象之複製源及複製端之快閃記憶體10A、10B，使複製源及複製端之快閃記憶體以外之快閃記憶體 (非選擇記憶體)停止動作。
其結果，本實施例之記憶裝置100可減少非選擇記憶體之耗電。
圖15係用於說明本實施形態之記憶裝置之控制方法之時序圖。
如圖15所示，記憶體控制器200將表示複製源之快閃記憶體10A之晶片位址之指令(以下，稱為複製源通知指令)CMDS，於發送讀取指令RC前，經由介面500發送至記憶裝置100。
記憶裝置100內之快閃記憶體10各者將指令CMDS擷取至指令暫存器80內，並對其進行解析，以判斷自身是否為複製源之記憶晶片10。
基於複製源通知指令CMDS內之晶片位址，被指定為複製源之快閃記憶體10A成為選擇狀態，等待來自記憶體控制器200之指令RC及位址AddR之發送。其他快閃記憶體10則成為停止狀態(非選擇狀態)。
於接收複製源通知指令CMDS後，複製源之快閃記憶體10A接收來自記憶體控制器200之讀取指令RC及讀取位址AddR。於複製源之快閃記憶體10A接收讀取指令及讀取位址之期間內，停止狀態之快閃記憶體未被驅動，而不進行讀取指令RC及讀取位址AddR之擷取。
記憶體控制器200將表示複製端之快閃記憶體10B之晶片位址之指令(以下，稱為複製端通知指令)CMDD，於發送寫入指令WC前，經由記憶體介面500，發送至記憶裝置100。另，例如，藉由指令鎖存啟動信號CLE，快閃記憶體10自停止狀態恢復成可接收指令之狀態。
記憶裝置100內之複數個快閃記憶體10擷取複製端通知指令CMDD，並對其進行解析，以判斷自身是否為複製端之記憶晶片。
基於複製端通知指令CMDD之晶片位址，被指定為複製端之快閃記憶體10B成為選擇狀態，等待來自記憶體控制器200之指令WC及位址AddW之發送。除複製端之快閃記憶體10B以外之其他快閃記憶體則成為停止狀態。
複製端之快閃記憶體10B接收來自記憶體控制器200之寫入指令WC及寫入位址AddW。於複製端之快閃記憶體10B接收寫入指令及寫入位址之期間內，停止狀態之快閃記憶體不進行寫入指令WC及寫入位址AddW之擷取。
其後，與上述各實施例同樣地，不經由記憶體控制器200，使用讀取啟動信號/RE及選通信號DQS，執行2個快閃記憶體10A、10B間之直接資料傳送。
另，亦可於發送複製源及複製端通知指令CMDS、CMDD前，將第6實施例之直接資料傳送指令CMDX，經由介面500，自記憶體控制器200進一步發送至記憶裝置100。
以上，除複製源及複製端之晶片10A、10B以外之非選擇晶片於接收表示晶片位址之指令CMDS、CMDD之同時，基於該等指令CMDS、CMDD而停止。
其結果，本實施例之記憶裝置100可抑制資料傳送時之非選擇晶片之耗電產生，及記憶裝置之耗電量增大。
又，本實施形態之記憶裝置100可以相對簡單之電路，實現用於控制旨在抑制非選擇晶片之耗電產生的指令及位址。
如上，本實施例之記憶裝置及記憶裝置之控制方法可減少記憶裝置之耗電及耗電量。
[其他]
於上述實施形態中，圖1之儲存裝置900亦可根據儲存裝置之種類及特性，進而包含半導體記憶體10A、10B以外之記憶體，或控制器200以外之控制裝置。例如，上述實施形態之記憶裝置可應用於SDTM記憶卡、SSD、eMMC或USB記憶體等儲存裝置。例如，包含實施形態之記憶裝置之儲存裝置可設置於行動電話、平板型終端、數位相機等移動裝置內。
實施形態之記憶裝置所使用之半導體記憶體亦可為包含三維構造之記憶胞陣列之NAND型快閃記憶體。
於上述實施形態中，已揭示NAND型快閃記憶體作為記憶裝置內之半導體記憶體(記憶晶片)。但是，本實施形態之記憶裝置所使用之半導體記憶體亦可為ReRAM、MRAM、PCRAM、DRAM、SRAM等。
於上述實施形態中，執行直接資料傳送之2個半導體記憶體係基於同一介面標準之記憶體。但是，本實施形態之記憶裝置及其控制方法之記憶體間之直接資料傳送可應用於包含互不相同之介面標準之複數種半導體記憶體的記憶裝置。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。
10A‧‧‧半導體記憶體
10B‧‧‧半導體記憶體
19‧‧‧外部連接端子
100‧‧‧記憶裝置
200‧‧‧控制器
500‧‧‧I/F
800‧‧‧I/F
900‧‧‧儲存裝置

Claims (14)

  1. 一種記憶裝置之控制方法，其特徵在於，第1半導體記憶體接收自控制器發送之讀取指令；第2半導體記憶體接收自上述控制器發送之寫入指令；上述第1半導體記憶體基於上述讀取指令，自上述第1半導體記憶體內讀取資料，並發送上述資料與表示已輸出上述資料之控制信號；且上述第2半導體記憶體基於上述寫入指令，按基於上述控制信號之時序接收上述資料，並將接收到之上述資料寫入至上述第2半導體記憶體內。
  2. 如請求項1之記憶裝置之控制方法，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於SDR(Single Data Rate：單倍數據傳輸率)執行。
  3. 如請求項1之記憶裝置之製造方法，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於DDR(Double Data Rate：雙倍數據傳輸率)執行；上述第1半導體記憶體包含相位轉換電路；且於上述第1半導體記憶體發送上述資料與表示已輸出上述資料之控制信號時，發送藉由上述相位轉換電路對於上述資料信號之相位進行相位轉換後之上述控制信號。
  4. 如請求項1之記憶裝置之控制方法，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於DDR(Double Data Rate)執行； 上述第2半導體記憶體包含相位轉換電路；於上述第1半導體記憶體發送上述資料與表示已輸出上述資料之控制信號時，使上述資料之相位與上述控制信號之相位一致而進行發送；且於上述第2半導體記憶體按基於上述控制信號之時序接收上述資料時，藉由上述相位轉換電路對接收到之上述資料與上述資料選通信號之邊緣進行相位轉換。
  5. 如請求項1之記憶裝置之控制方法，其中更包含以下步驟：包含ECC電路之上述控制器接收自上述第1半導體記憶體輸出之上述資料；於接收到之上述資料內檢測到錯誤之情形時，利用上述ECC電路修正上述錯誤；且上述控制器將上述錯誤經修正之資料，自上述控制器發送至上述第2半導體記憶體。
  6. 如請求項1之記憶裝置之控制方法，其中上述第1及第2半導體記憶體係於接收上述讀取指令及上述寫入之前，自上述控制器接收用於自上述第1半導體記憶體對上述第2半導體記憶體直接傳送上述資料之第1指令。
  7. 如請求項1之記憶裝置之控制方法，其中上述第1半導體記憶體於接收上述讀取指令及接續上述讀取指令之讀取位址之前，接收表示上述資料讀取對象之記憶體之晶片位址之第2指令，並基於上述第2指令而被選擇；且上述第2半導體記憶體於接收上述寫入指令及接續上述寫入指令之寫入位址之前，接收表示上述資料信號寫入對象之記憶體之晶片位址的第2指令，並基於上述第2指令而被選擇。
  8. 一種記憶裝置，其特徵在於包含： 第1半導體記憶體，其由控制器控制；及第2半導體記憶體，其由上述控制器控制；且上述第1半導體記憶體接收來自上述控制器之讀取指令；上述第2半導體記憶體接收來自上述控制器之寫入指令；上述第1半導體記憶體基於上述讀取指令，自上述第1半導體記憶體內讀取資料，並發送上述資料與表示已輸出上述資料之控制信號；且上述第2半導體記憶體基於上述寫入指令，按基於上述控制信號之時序，接收自上述第1半導體記憶體發送之上述資料，並將接收到之上述資料寫入至上述第2半導體記憶體內。
  9. 如請求項8之記憶裝置，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於SDR(Single Data Rate)執行。
  10. 如請求項8之記憶裝置，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於DDR(Double Data Rate)執行；上述第1半導體記憶體包含相位轉換電路；且上述第1半導體記憶體於接收上述資料時，發送藉由上述相位轉換電路對上述資料信號之相位進行相位轉換後之上述控制信號。
  11. 如請求項8之記憶裝置，其中上述第1半導體記憶體之上述資料之發送與上述第2半導體記憶體之上述資料之接收係基於DDR(Double Data Rate)執行；上述第2半導體記憶體包含相位轉換電路；上述第1半導體記憶體使上述資料之相位與上述控制信號之相位一致而進行發送；且 上述第2半導體記憶體藉由上述相位轉換電路，對接收到之上述資料信號與上述資料選通信號之邊緣進行相位轉換。
  12. 如請求項8之記憶裝置，其中包含ECC電路之上述控制器接收自上述第1半導體記憶體發送之上述資料信號；於自上述控制器所接收到之上述資料內檢測到錯誤之情形時，上述ECC電路修正上述錯誤；且上述第2半導體記憶體接收來自上述控制器之上述錯誤經修正之資料。
  13. 如請求項8之記憶裝置，其中上述第1及第2半導體記憶體係於接收上述讀取指令及上述寫入之前，自上述控制器接收用於自上述第1半導體記憶體對上述第2半導體記憶體直接傳送上述資料之第1指令。
  14. 如請求項8之記憶裝置，其中上述第1半導體記憶體於接收上述讀取指令及接續上述讀取指令之讀取位址之前，接收表示上述資料讀取對象之記憶體之晶片位址的之第2指令，並基於上述第2指令而被選擇；且上述第2半導體記憶體於接收上述寫指令及接續上述寫指令之寫入位址之前，接收表示上述資料信號寫入對象之記憶體之晶片位址的第2指令，並基於上述第2指令而被選擇。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682278B (zh) * 2017-10-30 2020-01-11 日商東芝記憶體股份有限公司 記憶體系統及控制方法
US10558594B2 (en) 2018-05-24 2020-02-11 Essencecore Limited Memory device, the control method of the memory device and the method for controlling the memory device
TWI697099B (zh) * 2018-05-24 2020-06-21 香港商艾思科有限公司 記憶體裝置及其控制方法以及控制記憶體的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581913B (zh) 2015-04-21 2017-05-11 Lightweight hand tools
DE102016101543A1 (de) * 2016-01-28 2017-08-03 Infineon Technologies Ag Verfahren zum Betreiben einer Speichervorrichtung
KR102593178B1 (ko) * 2016-08-19 2023-10-25 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10747463B2 (en) * 2017-08-04 2020-08-18 Micron Technology, Inc. Apparatuses and methods for accessing hybrid memory system
KR102447499B1 (ko) * 2017-10-19 2022-09-26 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
JP7006166B2 (ja) * 2017-11-17 2022-01-24 富士通株式会社 データ転送装置およびデータ転送方法
JP2019128829A (ja) * 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10902896B2 (en) * 2018-08-22 2021-01-26 Realtek Semiconductor Corporation Memory circuit and method thereof
CN110770699A (zh) * 2018-08-22 2020-02-07 深圳市大疆创新科技有限公司 数据指令处理方法、存储芯片、存储系统和可移动平台
JP2020102286A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
JP7413108B2 (ja) 2020-03-23 2024-01-15 キオクシア株式会社 半導体装置
JP2021149999A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021152779A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
US11893276B2 (en) 2020-05-21 2024-02-06 Micron Technology, Inc. Apparatuses and methods for data management in a memory device
US12019565B2 (en) * 2022-06-30 2024-06-25 Ampere Computing Llc Advanced initialization bus (AIB)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3853537B2 (ja) * 1999-04-30 2006-12-06 株式会社日立製作所 半導体メモリファイルシステム
JP2004021713A (ja) * 2002-06-18 2004-01-22 Mitsubishi Electric Corp 半導体記憶装置
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
JP2007310680A (ja) * 2006-05-18 2007-11-29 Matsushita Electric Ind Co Ltd 不揮発性記憶装置およびそのデータ転送方法
US20110264851A1 (en) * 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
JP2008192201A (ja) * 2007-02-01 2008-08-21 Matsushita Electric Works Ltd Ｄｄｒｓｄｒａｍおよびデータ記憶システム
KR100886354B1 (ko) * 2007-05-17 2009-03-03 삼성전자주식회사 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법
FR2953307B1 (fr) * 2009-12-01 2011-12-16 Bull Sas Controleur d'acces direct a une memoire pour le transfert direct de donnees entre memoires de plusieurs dispositifs peripheriques
US8930647B1 (en) * 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9164679B2 (en) * 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
JP2012230621A (ja) * 2011-04-27 2012-11-22 Sony Corp メモリ装置、メモリ制御装置、メモリ制御方法
US8700834B2 (en) * 2011-09-06 2014-04-15 Western Digital Technologies, Inc. Systems and methods for an enhanced controller architecture in data storage systems
CN104303167B (zh) * 2012-05-08 2018-01-23 马维尔国际贸易有限公司 计算机系统和存储器管理的方法
JP2015056105A (ja) 2013-09-13 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
US9639478B2 (en) * 2014-01-17 2017-05-02 International Business Machines Corporation Controlling direct memory access page mappings

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682278B (zh) * 2017-10-30 2020-01-11 日商東芝記憶體股份有限公司 記憶體系統及控制方法
US10558594B2 (en) 2018-05-24 2020-02-11 Essencecore Limited Memory device, the control method of the memory device and the method for controlling the memory device
TWI697099B (zh) * 2018-05-24 2020-06-21 香港商艾思科有限公司 記憶體裝置及其控制方法以及控制記憶體的方法

Also Published As

Publication number Publication date
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