KR20160101219A - 특정 패턴을 갖는 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 저장 장치는 데이터를 저장하는 메모리 장치와, 및 데이터 스트로브 라인 및 복수의 데이터 라인을 통해 상기 메모리 장치와 연결되는 메모리 컨트롤러를 포함한다. 저장 장치는 읽기 또는 쓰기 동작 시에 데이터 앞에 미리 설정된 특정 패턴을 부가하고, 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리한다.
상기 특정 패턴은 DQS 레이턴시 사이클에 맞추어(aligned) 제공된다. 상기 메모리 컨트롤러는 읽기 동작 시에 상기 메모리 장치로부터 입력되는 특정 패턴을 검출하고, 상기 검출된 특정 패턴이 내부에 저장된 특정 패턴과 일치하는 경우에, 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리한다.

Description

특정 패턴을 갖는 저장 장치 및 그것의 동작 방법{STORAGE DEVICE HAVING SPECIFIC PATTERN AND METHOD FOR OPERATING THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 자세하게는 반도체 메모리 장치를 포함하는 저장 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, RRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 기반으로 하는 저장 장치(storage device)가 광범위하게 사용되고 있다.
플래시 메모리를 기반으로 하는 저장 장치에는 기존의 하드 디스크를 대체하고 있는 솔리드 스테이트 드라이브(SSD), SD 카드나 MMC 등과 같은 메모리 카드 등이 있다. 이러한 반도체 메모리 장치는 소형으로 만들 수 있기 때문에, 휴대용 전자 기기 등에 내장될 수 있다. 내장형 저장 장치의 예로, eSSD(embedded SSD)나 eMMC(embedded MMC) 등이 있다. eSSD는 렙탑 컴퓨터(laptop computer)나 테블렛 PC 또는 전자책 등에 사용될 수 있고, eMMC는 모바일 장치 등에 사용될 수 있다.
이러한 저장 장치는 플래시 메모리와 메모리 컨트롤러를 포함한다. 플래시 메모리와 메모리 컨트롤러 사이에서는 데이터가 고속으로 전송된다. 저장 장치는 데이터 전송의 안정성을 위해 데이터 스트로브 신호(DQS)를 사용한다. 그러나 데이터 스트로브 신호(DQS)는 데이터 스트로브 라인의 저항 등에 의해 펄스 폭이 좁아질 수 있다. 데이터 스트로브 신호의 펄스 폭이 좁아지면, 데이터를 안전하게 전송하지 못할 수 있다.
본 발명의 목적은 유효 데이터 앞에 특정 패턴을 부가함으로 데이터를 안전하게 전송할 수 있는 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 저장 장치는 데이터를 저장하는 메모리 장치와, 및 데이터 스트로브 라인 및 복수의 데이터 라인을 통해 상기 메모리 장치와 연결되는 메모리 컨트롤러를 포함한다. 저장 장치는 읽기 또는 쓰기 동작 시에 데이터 앞에 미리 설정된 특정 패턴을 부가하고, 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리한다.
상기 특정 패턴은 DQS 레이턴시 사이클에 맞추어(aligned) 제공할 수 있다.. 상기 메모리 컨트롤러는 읽기 동작 시에 상기 메모리 장치로부터 입력되는 특정 패턴을 검출하고, 상기 검출된 특정 패턴이 내부에 저장된 특정 패턴과 일치하는 경우에, 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리한다.
상기 메모리 컨트롤러는 상기 특정 패턴이 일치하지 않는 경우에, 오동작으로 인식하고 랜덤 아웃 동작을 수행하거나 수행을 중지할 수 있다. 상기 메모리 컨트롤러는 상기 메모리 장치와의 데이터 입출력 속도를 변경하거나, 상기 메모리 장치로 제공되는 기준 전압(Vref)을 변경하거나, DQS 레이턴시 사이클 수를 변경하거나, 상기 메모리 장치를 리셋하고 랜덤 아웃 동작을 수행한다.
상기 메모리 장치는 쓰기 동작 시에 상기 메모리 컨트롤러로부터 입력되는 특정 패턴을 검출하고, 상기 검출된 특정 패턴이 내부에 저장된 특정 패턴과 일치하는 경우에, 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리한다.
상기 특정 패턴에는 상기 메모리 컨트롤러로부터 제공된 블록 어드레스, 페이지 어드레스, 칼럼 어드레스 중 적어도 하나 또는 시드값이 포함된다. 상기 메모리 장치는 상기 특정 패턴이 일치하지 않는 경우에, 오동작으로 인식하고 프로그램 상태를 프로그램 페일로 처리하고 상기 메모리 컨트롤러로 제공한다.
본 발명은 저장 장치의 동작 방법에 관한 것이다. 상기 저장 장치는 데이터를 저장하는 메모리 장치; 및 데이터 스트로브 라인 및 복수의 데이터 라인을 통해 상기 메모리 장치와 연결되는 메모리 컨트롤러를 포함한다. 상기 저장 장치의 동작 방법은, 특정 패턴을 생성하는 단계; 더미 DQS 신호에 맞추어 상기 특정 패턴을 상기 복수의 데이터 라인을 통해 제공하는 단계; 및 상기 특정 패턴을 제공한 다음에, DQS 신호에 맞추어 유효 데이터를 제공하는 단계를 포함한다. 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리된다.
본 발명에 실시 예에 따른 저장 장치에 의하면, 더미 DQS 사이클 구간에 특정 패턴을 부가하고, 그 다음에 입력되는 데이터를 유효 데이터로 처리하게 때문에, 유효 데이터(valid data)가 더미 데이터(dummy data) 또는 무효 데이터(invalid data)로 잘못 처리되는 문제를 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 2 및 도 3은 도 1에 도시된 저장 장치의 읽기 동작을 예시적으로 설명하기 위한 타이밍도이다.
도 4는 저장 장치의 쓰기 동작을 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 6은 도 5에 도시된 메모리 장치의 데이터 입출력 회로의 동작을 설명하기 위한 순서도이다.
도 7 및 도 8은 도 5에 도시된 메모리 장치의 패턴 제어 로직의 동작을 보여주는 타이밍도이다.
도 9는 도 5에 도시된 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 10은 도 5에 도시된 저장 장치의 입출력 속도(IO speed)를 변경한 예를 보여주는 그래프이다.
도 11은 도 10은 도 5에 도시된 저장 장치의 기준 전압(Vref)을 변경한 예를 보여주는 그래프이다.
도 12는 도 10은 도 5에 도시된 저장 장치의 DQS 레이턴시 사이클을 변경한 예를 보여주는 타이밍도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 쓰기 동작을 보여주는 블록도이다.
도 14는 유효 데이터 앞의 특정 패턴에 CRC를 부가한 예를 보여주고,
도 15는 특정 패턴을 Gray Code로 구현한 예를 보여주는 개념도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 모바일 장치에 사용된 경우를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치를 간략하게 도시한 블록도이고,
도 19는 도18의 저장 장치의 응용 예를 보여주는 블록도이다.
도 20은 도 19를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(100)는 플래시 메모리(110)와 메모리 컨트롤러(120)를 포함한다.
플래시 메모리를 기반으로 하는 저장 장치(storage device)에는 기존의 하드 디스크를 대체하고 있는 솔리드 스테이트 드라이브(SSD), SD 카드나 MMC 등과 같은 메모리 카드 등이 있다. 이러한 저장 장치는 eSSD(embedded SSD), eMMC(embedded MMC), UFS(universal flash storage) 등과 같이 소형으로 구현되어 휴대용 전자 기기 등에 내장될 수 있다. eSSD는 렙탑 컴퓨터(laptop computer)나 전자책 등에 사용될 수 있고, eMMC는 모바일 장치 등에 사용될 수 있다
도 1을 참조하면, 메모리 컨트롤러(120)는 데이터 스트로브 라인 및 복수의 데이터 라인을 통해 플래시 메모리(110)와 연결된다. 메모리 컨트롤러(120)는 외부로부터 읽기 요청을 입력 받고, 플래시 메모리(110)로 읽기 인에이블 신호(nRE)를 제공한다. 플래시 메모리(110)에 있는 DQS 생성기(111)는 읽기 인에이블 신호(nRE)를 입력 받고, 데이터 스트로브 신호(DQS)를 생성한다. 플래시 메모리(110)는 데이터 스트로브 라인을 통해 데이터 스트로브 신호(DQS)를 메모리 컨트롤러(120)로 제공한다.
메모리 컨트롤러(120)는 데이터 스트로브 신호(DQS)를 입력 받고, 플래시 메모리(110)로부터 복수의 데이터 라인을 통해 읽기 데이터를 입력 받는다. 데이터 출력 신호(예를 들면, DQ1~DQ8)는 데이터 스트로브 신호(DQS)의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 맞추어(aligned) 출력된다. 도 1의 예에서는, 데이터 스트로브 신호(DQS) 신호가 한 번 천이할 때마다 8 비트 데이터씩 출력된다. 출력된 데이터는 선입선출회로(FIFO, 122)의 래치 회로(LAT1~LAT8)에 순차적으로 저장된다.
도 2 및 도 3은 도 1에 도시된 저장 장치의 읽기 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 2 및 도 3에서는 도 1의 8개의 데이터 출력 신호(DQ1~DQ8) 중에서 제 1 데이터 출력 신호(DQ1)만 도시되어 있다. 나머지 데이터 출력 신호(DQ2~DQ8)도 동일한 방식으로 전송된다.
도 1 및 도 2를 참조하면, 읽기 인에이블 신호(nRE)가 플래시 메모리(도 1 참조, 110)로 제공된다. 이하에서는 읽기 인에이블 신호(nRE)의 한 주기(cycle)가 5nS이라고 가정한다. 읽기 인에이블 신호(nRE)가 제공되고, 소정의 시간(예를 들면, 약 10nS)이 지난 후에, 데이터 스트로브 신호(DQS)가 메모리 컨트롤러(도 1 참조, 120)로 제공된다.
데이터 스트로브 신호(DQS)는 신호 라인의 저항 등에 의해 첫 번째 하이 펄스 폭이 좁아질 수 있다. 도 2의 빗금 친 부분(A)만큼 데이터 스트로브 신호(DQS)의 하이 펄스 폭이 좁아질 수 있다. 이와 같이 DQS 신호의 듀티비(duty rate)가 맞지 않을 경우에 대비하여, 플래시 메모리(110)는 유효 DQS 신호를 전송하기 전에 더미 DQS 신호를 전송한다. 메모리 컨트롤러(120)는 더미 DQS 신호에 의한 더미 데이터(DM1, DM2)를 무시하고, 유효 DQS 신호에 의한 유효 데이터(D1~D4)만을 선입선출회로(122)의 제 1 래치 회로(LAT1)에 순차적으로 저장한다.
한편, 저장 장치(100)는 다양한 방식으로 더미 DQS 신호를 설정하고, 더미 DQS 사이클 수를 정의(define)할 수 있다. 예를 들면, 저장 장치(100)는 셋 피쳐 동작(set feature operation)을 이용하여, 더미 DQS 사이클 수를 정의할 수 있다.
더미 DQS 사이클 수는 DQS 레이턴시 사이클(DQS latency cycle)이라고도 한다. 도 2에서는 DQS 레이턴시 사이클이 1로 되어 있지만, 셋 피쳐 동작을 통해 0으로 설정되거나, 2 또는 그 이상으로도 설정할 수 있다. DQS 레이턴시 사이클이 0으로 설정되면(no latency DQS cycle), 메모리 컨트롤러(120)는 더미 데이터 없이 곧바로 유효 데이터를 선입선출회로(122)의 제 1 래치 회로(LAT1)에 순차적으로 저장한다. DQS 레이턴시 사이클이 2 또는 3으로 설정되면, 메모리 컨트롤러(120)는 DQS 신호의 2 또는 3 사이클 동안에 입력되는 데이터를 더미 데이터로 처리하고, 그 다음에 입력되는 유효 데이터를 제 1 래치 회로(LAT1)에 저장한다.
도 3은 DQS 신호의 첫 번째 펄스 폭이 비정상적으로 좁아진 예를 보여주는 타이밍도이다. 반도체 제조 공정 상의 결함이나 신호 라인의 계면 저항 등에 의해 DQS 신호의 첫 번째 펄스 폭이 메모리 컨트롤러(120)가 인식하지 못할 정도로 좁아질 수 있다. 도 3에서, 빗금 친 부분(B)은 데이터 스트로브 신호(DQS)의 첫 번째 펄스 폭이 비정상적으로 좁아진 예를 보여준다.
이러한 비정상적인 경우에, 메모리 컨트롤러(120)는 DQS 신호의 첫 번째 펄스를 인식하지 못할 수 있다. 메모리 컨트롤러(120)가 DQS 신호의 첫 번째 펄스를 인식하지 못하면, 그 뒤에 전송되는 유효 DQS 신호 및 유효 데이터(D1, D2)를 더미 DQS 신호 및 더미 데이터로 잘못 판단할 수 있다. 즉, 메모리 컨트롤러(120)는 유효 데이터(D1, D2)를 버리고, 나머지 유효 데이터(D3, D4)만을 선입선출회로(122)에 저장할 수 있다. 이러한 문제는 쓰기 동작 시에도 발생할 수 있다.
도 4는 본 발명의 실시 예에 따른 저장 장치의 쓰기 동작을 보여주는 블록도이다. 도 4를 참조하면, 저장 장치(200)는 플래시 메모리(210)와 메모리 컨트롤러(220)를 포함한다.
도 4를 참조하면, 메모리 컨트롤러(220)는 호스트로부터 쓰기 요청을 입력 받고, 플래시 메모리(210)로 쓰기 인에이블 신호(nWE)를 제공한다. 메모리 컨트롤러(220)에 있는 DQS 생성기(221)는 내부적으로 데이터 스트로브 신호를 생성한다. DQS 생성기(221)는 데이터 스트로브 신호(DQS)를 플래시 메모리(210)로 제공한다.
플래시 메모리(210)는 데이터 스트로브 신호(DQS)를 입력 받고, 메모리 컨트롤러(220)로부터 쓰기 데이터를 입력 받을 수 있도록 준비한다. 쓰기 데이터는 데이터 스트로브 신호(DQS)의 중앙에 맞추어(center-aligned), 플래시 메모리(210)로 제공된다. 도 4의 예에서는, 데이터 스트로브 신호(DQS) 신호가 한 번 천이할 때마다, 8 비트 데이터가 선입선출회로(222)로부터 플래시 메모리(210)로 제공된다. 저장 장치(200)는 쓰기 동작의 경우에도 DQS 신호의 폭이 좁아져서 데이터를 안정하게 전송하지 못할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 DQS 신호의 폭이 좁아져서 유효 데이터를 더미 데이터로 잘못 인식하는 문제를 해결하기 위하여, 유효 데이터 앞에 특정 패턴(specific pattern)을 부가한다. 예를 들면, 저장 장치는 도 3에 도시된 더미 데이터(DM1, DM2)를 특정 패턴으로 설정하고, 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 인식한다.
본 발명의 실시 예에 따른 저장 장치는 더미 DQS 구간에서 특정 패턴(specific pattern)을 주고 받은 경우에, 특정 패턴(specific pattern) 이후에 입력 데이터를 유효 데이터(valid data)로 처리함으로, 유효 데이터를 더미 데이터로 잘못 처리하는 문제점을 해결할 수 있다.
도 5는 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다. 도 5를 참조하면, 저장 장치(1000)는 메모리 장치(1100)와 메모리 컨트롤러(1200)를 포함한다. 도 5를 통해, 메모리 장치(1100)로부터 메모리 컨트롤러(1200)로 특정 패턴(specific pattern)과 데이터(DATA)를 제공하는 동작이 설명될 것이다.
저장 장치(1000)에는 플래시 메모리 단품, 또는 eSSD(embedded SSD), eMMC(embedded MMC), UFS(universal flash storage) 등과 같은 저장 매체가 포함될 수 있다. 저장 장치(1000)에는 플래시 메모리를 기반으로 저장 매체 이외에도, MRAM, PRAM, RRAM, FRAM과 같은 불휘발성 메모리, 또는 DRAM, SRAM 등과 같은 휘발성 메모리를 기반으로 하는 저장 매체도 포함될 수 있다.
계속해서 도 5를 참조하면, 메모리 장치(1100)는 메모리 셀 어레이(1110)와 데이터 입출력 회로(1120)를 포함한다. 메모리 셀 어레이(1110)는 기판과 수평 방향으로 메모리 셀들이 배열되는 플래너 타입(planar type)과, 기판과 수직 방향으로 배열되는 3차원 타입(3D type) 등을 포함한다.
3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국 등록특허공보 제7,679,133호, 미국 등록특허공보 제8,553,466호, 미국 등록특허공보 제8,654,587호, 미국 등록특허공보 제8,559,235호, 그리고 미국 공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
계속해서 도 5를 참조하면, 데이터 입출력 회로(1120)는 메모리 셀 어레이(1110)에서 읽은 데이터를 임시로 저장한다. 데이터 입출력 회로(1120)는 메모리 컨트롤러(1200)로부터 읽기 인에이블 신호(nRE, 도 2 참조)를 입력받고, 소정의 시간이 지난 후에 데이터 스트로브 신호(DQS)를 메모리 컨트롤러(1200)로 제공한다. 데이터 입출력 회로(1120)는 DQS 신호의 천이(transition)에 맞추어(aligned) 데이터(DATA)를 메모리 컨트롤러(1200)로 제공한다.
데이터 입출력 회로(1120)는 패턴 제어 로직(1121)을 포함할 수 있다. 패턴 제어 로직(1121)은 특정 패턴을 생성하거나, 특정 패턴을 검출할 수 있다. 패턴 제어 로직(1121)은 특정 패턴을 생성하기 위한 패턴 발생기(도시되지 않음)와, 특정 패턴을 검출하기 위한 패턴 검출기(도시되지 않음)를 별도로 구비할 수 있다.
특정 패턴은 더미 DQS 신호의 천이에 맞추어 제공되는 데이터를 패턴화한 것으로, 메모리 장치(1100)와 메모리 컨트롤러(1200)가 미리 약속한 잘 알려진 패턴(known-pattern)이다. 특정 패턴은 약속된 데이터이거나, 블록 어드레스(block address), 페이지 어드레스(page address), 칼럼 어드레스(column address), 또는 시드값(seed value) 등을 이용하여 만들어 질 수 있다. 특정 패턴과 데이터는 데이터 출력 신호(DQ1~DQ8)을 통해 메모리 장치(1100)로부터 메모리 컨트롤러(1200)로 제공된다.
데이터 입출력 회로(1120)가 특정 패턴을 생성하고, 특정 패턴과 읽기 데이터를 메모리 컨트롤러(1200)로 제공하는 동작은 도 6 내지 도 7을 참조하여 좀 더 상세하게 설명될 것이다.
메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 특정 패턴과 데이터를 차례대로 입력 받고, 선입선출회로(1220)의 래치 회로(LAT1~LAT8)에 순차적으로 저장한다. 선입선출회로(1220)에 저장된 특정 패턴(PTTN)은 패턴 제어 로직(1230)으로 제공되고, 데이터(DATA)는 내부 제어 로직(1210)으로 제공된다.
패턴 제어 로직(1230)은 내부 제어 로직(1210)으로부터 시작 신호(START)을 입력받고 패턴 검출 동작(pattern detection operation)을 시작할 수 있다. 패턴 제어 로직(1230)은 패턴 검출 동작을 종료한 경우에, 종료 신호(END)를 내부 제어 로직(1210)으로 제공할 수 있다.
시작 신호가 입력되면, 패턴 제어 로직(1230)은 선입선출회로(1220)로부터 입력된 특정 패턴(PTTN)이 미리 약속된 잘 알려진 패턴(known-pattern)과 일치하는지 여부를 조사한다. 패턴 제어 로직(1230)은 내부 제어 로직(1210)으로부터 입력된 패턴 정보(INFO)를 기초로, 특정 패턴의 일치 여부를 판단할 수 있다. 여기에서, 패턴 정보(INFO)에는 블록 어드레스, 페이지 어드레스, 칼럼 어드레스, 시드값 등이 포함될 수 있다.
패턴 제어 로직(1230)은 패턴 검출 동작을 수행하고, 그 결과로서 특정 패턴의 일치 여부 신호(MATCH)를 내부 제어 로직(1210)으로 제공한다. 특정 패턴이 일치하는 경우에, 내부 제어 로직(1210)은 선입선출회로(1220)로부터 입력되는 데이터(DATA)를 유효 데이터(valid data)로 처리한다.
만약 특정 패턴이 일치하지 않는 경우에, 내부 제어 로직(1210)은 오류 방지 동작(error protection operation)을 수행한다. 내부 제어 로직(1210)은 데이터 에러 정정을 수행하기 위한 ECC 디코딩 동작을 수행하지 않고, 칼럼 어드레스를 메모리 장치(1100)로 제공함으로, 읽기 동작을 다시 수행하도록 한다. 이러한 읽기 동작을 랜덤 아웃 동작(random-out operation)이라고도 한다. 랜덤 아웃 동작을 수행하는 경우에, 내부 제어 로직(1210)은 여러 가지 동작 조건을 변경할 수 있다.
예를 들면, 내부 제어 로직(1210)은 입출력 속도(IO speed)를 낮춘 다음에, 랜덤 아웃 동작을 수행할 수 있다. 또는, 내부 제어 로직(1210)은 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 제공되는 기준 전압(Vref)을 조절하거나 DQS 레이턴시 사이클 수를 조절한 다음에 랜덤 아웃 동작을 수행할 수 있다. 또는 내부 제어 로직(1210)은 메모리 장치(1100)를 리셋(reset)한 다음에 랜덤 아웃 동작을 수행할 수 있다. 랜덤 아웃 동작에 대한 구체적인 실시 예는 후술하기로 한다.
도 6은 도 5에 도시된 메모리 장치의 데이터 입출력 회로의 동작을 설명하기 위한 순서도이다. 데이터 입출력 회로(1120)는 메모리 셀 어레이(1110)에서 읽은 데이터를 내부 버퍼 회로(도시되지 않음)에 임시로 저장하고 있다.
S110 단계에서, 데이터 입출력 회로(1120)는 메모리 컨트롤러(1200)로부터 읽기 인에이블 신호(nRE)를 입력받는다.
S120 단계에서, 데이터 입출력 회로(1120)는 읽기 인에이블 신호를 입력받고, 소정의 시간이 지난 후에 데이터 스트로브 신호(DQS)를 발생한다. DQS 신호는 읽기 인에이블 신호의 천이에 맞추어(aligned) 발생된다.
S130 단계에서, 데이터 입출력 회로(1120)는 특정 패턴들을 생성한다. 특정 패턴들은 패턴 제어 로직(1121)을 이용하여 생성할 수 있다. 패턴 제어 로직(1121)은 메모리 컨트롤러(1200)로부터 제공된 블록 어드레스(block address), 페이지 어드레스(page address), 또는 칼럼 어드레스(column address)를 이용하여 특정 패턴을 만들 수 있다. 또는 패턴 제어 회로(1121)는 데이터나 시드(seed) 등을 이용하여 특정 패턴을 만들 수 있다.
S140 단계에서, 데이터 입출력 회로(1120)는 데이터 출력 신호(DQ1~DQ8)을 통해 메모리 컨트롤러(1200)로 특정 패턴을 제공한다. 특정 패턴은 DQS 레이턴시 사이클 동안에 더미 DQS 신호에 맞추어(aligned) 제공될 수 있다.
S150 단계에서, 데이터 입출력 회로(1120)는 특정 패턴을 모두 제공한 다음에, 데이터 출력 신호(DQ1~DQ8)을 통해 메모리 컨트롤러(1200)로 읽기 데이터를 제공한다. 읽기 데이터는 DQS 신호에 맞추어(aligned) 제공된다.
도 7 및 도 8은 도 5에 도시된 메모리 장치의 패턴 제어 로직의 동작을 보여주는 타이밍도이다. 메모리 장치(도 5 참조, 1100)는 동작 모드에 따라 특정 패턴을 유효 데이터 앞에 부가할 수도 있고 부가하지 않을 수도 있다. 도 7은 특정 패턴을 부가하지 않은 경우이고, 도 8은 유효 데이터 앞에 특정 패턴을 부가한 경우이다. 도 7 및 도 8에서는 DQS 레이턴시 사이클이 3이라고 가정한다.
도 7을 참조하면, 메모리 장치(도 5 참조, 1100)는 읽기 인에이블 신호(nRE)에 응답하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 장치(1100)는 3 사이클의 더미 DQS 신호를 발생하고, 더미 DQS 사이클 동안에 정의되지 않은(undefined) 더미 데이터를 제공할 수 있다. 메모리 컨트롤러(1200)는 DQS 레이턴스 사이클 다음에 입력되는 데이터(D1)부터 유효 데이터로 인식할 수 있다.
그러나 도 7에 도시된 바와 같이, 더미 DQS 신호는 왜곡이 심하게 발생할 수 있다. 예를 들면, 더미 DQS 신호의 첫 번째 펄스 폭이 현저하게 줄어들거나 전압 레벨이 낮아질 수 있다. 이 경우에, 메모리 컨트롤러(1200)는 더미 DQS 신호의 첫 번째 펄스를 인식하지 못할 수 있다. 이러한 경우에, 메모리 컨트롤러(1200)는 제 1 및 제 2 유효 데이터(D1, D2)를 더미 데이터로 잘못 처리할 수 있다. 메모리 컨트롤러(1200)는 제 3 데이터(D3)부터 유효 데이터로 인식할 수 있다.
도 8을 참조하면, 메모리 장치(1100)는 더미 DQS 신호의 천이에 맞추어 특정 패턴(SP1~SP6)을 데이터 출력 신호(DQx)를 통해 메모리 컨트롤러(1200)로 제공할 수 있다. 메모리 장치(1100)는 특정 패턴(SP1~SP6)을 모두 제공한 다음에, 유효 데이터를 DQS 신호에 천이에 맞추어 제공할 수 있다.
도 8에 도시된 바와 같이, 메모리 장치(1100)는 유효 데이터 앞에 특정 패턴을 부가할 수 있다. 패턴 제어 로직(1230)은 특정 패턴의 전부(SP1~SP6)가 일치하는 경우뿐만 아니라, 일부(예를 들면, SP5 및 SP6)만 일치하는 경우에도 패턴 일치로 판단할 수 있다. 즉, 패턴 제어 로직(1230)은 제 1 특정 패턴(SP1)이 불일치하더라도 제 5 및 제 6 특정 패턴이 일치하면, 특정 패턴 다음에 입력되는 데이터를 유효 데이터(valid data)로 처리할 수 있다.
도 8에 도시된 방법에 의하면, 더미 DQS 신호의 첫 번째 펄스 폭이 현저하게 줄어들거나 전압 레벨이 낮아진 경우에도, 메모리 컨트롤러(1200)는 제 1 데이터(D1)부터 유효 데이터로 인식할 수 있다. 도 9는 도 5에 도시된 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
S210 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 특정 패턴을 입력 받고, 선입선출회로(1220)의 래치 회로(LAT1~LAT8)에 순차적으로 저장한다. 선입선출회로(1220)에 저장된 특정 패턴(PTTN)은 패턴 제어 로직(1230)으로 제공된다.
S220 단계에서, 패턴 제어 로직(1230)은 패턴 검출 동작(pattern detection operation)을 수행하고, 입력된 특정 패턴(PTTN)이 미리 약속된 잘 알려진 패턴(known-pattern)과 일치하는지 여부를 조사한다. 패턴 제어 로직(1230)은 내부 제어 로직(1210)으로부터 입력된 패턴 정보(INFO)를 기초로, 특정 패턴의 일치 여부를 판단할 수 있다. 여기에서, 패턴 정보(INFO)에는 블록 어드레스, 페이지 어드레스, 칼럼 어드레스, 시드(seed) 등이 포함될 수 있다.
패턴 제어 로직(1230)은 특정 패턴(SP1~SP6) 전부가 일치하는 경우에 일치 신호를 제공할 수 있다. 또는, 패턴 제어 로직(1230)은 특정 패턴의 일부(예를 들면, SP5 및 SP6)만 일치하는 경우에도 일치 신호를 내부 제어 로직(1210)로 제공할 수 있다. 즉, 패턴 제어 로직(1230)은 제 1 특정 패턴(SP1)이 불일치하더라도 제 5 및 제 6 특정 패턴이 일치하면, 일치 신호를 내부 제어 로직(1210)으로 제공할 수 있다.
S230 단계에서, 특정 패턴이 일치하는 경우에, 내부 제어 로직(1210)은 메모리 장치(1100)로부터 읽은 데이터(DATA)를 유효 데이터(valid data)로 처리한다. 메모리 컨트롤러(1200)의 패턴 제어 로직(1230)은 더미 DQS 구간 동안에 특정 패턴(SP1~SP6)을 검출하고, 내부 제어 로직(1210)으로 일치 여부 신호(MATCH)를 제공할 수 있다. 내부 제어 로직(1210)은 특정 패턴이 일치하는 경우에, 특정 패턴(SP1~SP6) 다음에 입력되는 데이터(D1)를 유효 데이터로 인식할 수 있다. 따라서, 본 발명은 더미 DQS 신호의 왜곡과 관계없이, 메모리 컨트롤러(1200)는 유효 데이터를 정확하게 읽을 수 있다.
S240 단계에서, 특정 패턴이 일치하지 않는 경우에, 동작 조건(operation condition)을 변경하고 랜덤 아웃 동작을 수행한다. 내부 제어 로직(1210)은 ECC 디코딩 동작을 수행하지 않고, 칼럼 어드레스를 메모리 장치(1100)로 제공함으로, 읽기 동작을 다시 수행하도록 한다. 랜덤 아웃 동작을 수행하는 경우에, 내부 제어 로직(1210)은 여러 가지 동작 조건을 변경할 수 있다. 동작 조건을 변경하는 실시 예들은 도 10 내지 도 12를 참조하여 상세하게 설명된다.
도 10은 도 5에 도시된 저장 장치의 입출력 속도(IO speed)를 변경한 예를 보여주는 그래프이다. 메모리 컨트롤러(1200)와 메모리 장치(1100)의 동작 전압이 1.8V라고 가정하자. 메모리 컨트롤러(1200)가 메모리 장치(1100)로부터 데이터를 읽는 속도가 400Mbps라고 하면, 도 10에 도시된 바와 같이 고속 동작으로 인해, 동작 전압(operation voltage)이 풀 스윙(full swing)하지 못할 수 있다. 이러한 경우에, 데이터 입출력 속도 문제로 인해 특정 패턴이 불일치할 수 있다.
본 발명의 실시 예에 따른 저장 장치(1000)는 특정 패턴이 불일치 한 경우에, 도 10에 도시된 바와 같이 입출력 속도를 낮추고, 랜덤 아웃 동작을 다시 수행할 수 있다. 예를 들면, 입출력 속도를 300Mbps로 낮춘 경우에, 동작 전압이 1.8V까지 풀 스윙 할 수 있다. 입출력 속도를 낮추고 랜덤 아웃 동작을 수행하면, 특정 패턴이 일치할 수 있다.
도 11은 도 10은 도 5에 도시된 저장 장치의 기준 전압(Vref)을 변경한 예를 보여주는 그래프이다. 도 11을 참조하면, 메모리 컨트롤러(1200)는 기준 전압 발생기를 포함한다. 기준 전압 발생기는 메모리 장치(1100)의 패드로 기준 전압(Vref)을 제공한다. 메모리 장치(1100)은 기준 전압(Vref)을 이용하여 메모리 장치(1100)의 여러 동작에 필요한 전압을 생성할 수 있다.
그러나 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이의 신호 라인에는 기생 저항(Rp)이나 기생 커패시턴스가 존재할 수 있다. 또한, 메모리 장치(1100)의 패드에 제조 공정 상의 문제나 결함이 있을 수 있다. 이러한 경우에, 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 제공되는 기준 전압(Vref)이 전압 강하될 수 있다. 도 11의 예를 참조하면, 메모리 컨트롤러(1200)의 기준 전압(a)이 0.9V라고 가정할 때, 메모리 장치(1100)의 패드에 실제로 제공되는 기준 전압(b)은 기생 저항(Rp) 등의 이유로 인해 0.8V로 낮아질 수 있다.
이와 같이, 기준 전압(Vref)이 기생 저항 등을 이유로 낮아지면 특정 패턴이 불일치할 수 있다. 본 발명의 실시 예에 따른 저장 장치(1000)는 특정 패턴이 불일치 한 경우에, 도 11에 도시된 바와 같이 기준 전압을 높이고, 랜덤 아웃 동작을 다시 수행할 수 있다. 예를 들면, 메모리 컨트롤러(1200)의 기준 전압(A)을 1.0V로 높인 경우에, 기생 저항 등이 있더라도 메모리 장치(1100)의 기준 전압(B)은 0.9V로 될 수 있다. 기준 전압(Vref)을 높이고 랜덤 아웃 동작을 수행하면, 특정 패턴이 일치할 수 있다.
도 12는 도 10은 도 5에 도시된 저장 장치의 DQS 레이턴시 사이클을 변경한 예를 보여주는 타이밍도이다. DQS 신호의 왜곡은 제 1 펄스뿐만 아니라, 제 2 및 제 3 펄스에서도 발생할 수 있다. DQS 신호의 왜곡으로 특정 패턴이 불일치 할 수 있다. 이러한 경우에, 도 12에 도시된 바와 같이, DQS 레이턴시 사이클 수를 3에서 4로 변경하면 특정 패턴 불일치를 해소할 수 있다. DQS 레이턴시 사이클의 변경은, 셋 피쳐 동작(set feature operation)을 통해 수행할 수 있다.
본 발명의 실시 예에 따른 저장 장치(1000)는 위에서 설명한 바와 같이, 입출력 속도(IO speed)를 낮추거나, 기준 전압(Vref)을 높이거나, DQS 레이턴시 사이클 수를 조절한 다음에 랜덤 아웃 동작을 수행할 수 있다. 또는 저장 장치(1000)는 위의 방식으로 특정 패턴 불일치가 해소되지 않는 경우에, 메모리 장치(1100)를 리셋(reset)한 다음에 랜덤 아웃 동작을 다시 수행할 수도 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 쓰기 동작을 보여주는 블록도이다. 도 13은 메모리 컨트롤러(2200)로부터 메모리 장치(2100)로 특정 패턴(specific pattern)과 데이터(DATA)가 제공된다. 특정 패턴은 약속된 데이터이거나, 블록 어드레스(block address), 페이지 어드레스(page address), 칼럼 어드레스(column address), 또는 시드값(seed value) 등을 이용하여 만들어 질 수 있다. 특정 패턴과 데이터는 데이터 출력 신호(DQ1~DQ8)을 통해 메모리 컨트롤러(2200)로부터 메모리 장치(2100)로 제공된다.
메모리 컨트롤러(2200)의 패턴 제어 로직(2230)은 내부 제어 로직(2210)으로부터 시작 신호(START)을 입력받고 특정 패턴을 생성할 수 있다. 내부 제어 로직(2210)은 특정 패턴을 위한 정보(INFO), 예를 들면, 블록 어드레스, 페이지 어드레스, 칼럼 어드레스, 또는 시드값 등을 제공할 수 있다. 패턴 제어 로직(2230)은 특정 패턴을 모두 생성한 경우에, 종료 신호(END)를 내부 제어 로직(2210)으로 제공할 수 있다.
패턴 제어 로직(2230)에서 생성된 특정 패턴(PTTN)과 내부 제어 로직(2210)으로부터 출력된 데이터(DATA)는 선입선출회로(2220)의 래치 회로(LAT1~LAT8)에 순차적으로 저장된다. 선입선출회로(2220)에 저장된 특정 패턴과 데이터는 DQS 신호에 맞추어 메모리 장치(2100)로 제공된다.
메모리 장치(2100)의 데이터 입출력 회로(2120)는 데이터 출력 신호(DQ1~DQ8)를 통해 특정 패턴과 데이터를 입력 받는다. 데이터 입출력 회로(2120)의 패턴 제어 로직(2121)은 패턴 검출 동작을 수행한다. 특정 패턴이 일치하는 경우에, 메모리 컨트롤러(2200)로부터 입력된 데이터(DATA)를 유효 데이터(valid data)로 처리하고, 메모리 셀 어레이(2110)에 저장한다.
만약 특정 패턴이 일치하지 않는 경우에, 패턴 제어 로직(2121)은 프로그램 상태를 프로그램 페일(program fail)로 처리하고, 패턴 불일치(pattern mismatch) 결과를 상태 비트(status bit)를 통해 메모리 컨트롤러(2200)로 제공한다. 메모리 컨트롤러(2200)는 프로그램 페일 결과를 받고, 쓰기 동작을 다시 수행하도록 한다. 쓰기 동작을 다시 수행하는 경우에, 메모리 컨트롤러(2200)은 여러 가지 동작 조건을 변경할 수 있다.
예를 들면, 메모리 컨트롤러(2200)은 입출력 속도(IO speed)를 낮춘 다음에, 쓰기 동작을 다시 수행할 수 있다. 또는, 저장 장치(2000)는 메모리 컨트롤러(2200)로부터 메모리 장치(2100)로 제공되는 기준 전압(Vref)을 조절한 다음에 쓰기 동작을 다시 수행하거나, DQS 레이턴시 사이클 수를 조절한 다음에 쓰기 동작을 다시 수행할 수 있다. 또는 메모리 컨트롤러(2200)는 메모리 장치(2100)를 리셋(reset)한 다음에 쓰기 동작을 다시 수행할 수 있다. 메모리 컨트롤러(2200)가 쓰기 동작의 동작 조건을 변경한 예는 앞에서 설명한 읽기 동작을 참조하면 충분히 이해할 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치는 특정 패턴의 신뢰성을 높이기 위해, CRC 또는 Gray Code를 이용할 수 있다. 도 14는 유효 데이터 앞의 특정 패턴에 CRC를 부가한 예를 보여주고, 도 15는 특정 패턴을 Gray Code로 구현한 예를 보여주는 개념도이다.
본 발명의 실시 예에 따른 저장 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 저장 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등으로 구현될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 모바일 장치에 사용된 경우를 보여주는 블록도이다. 도 17을 참조하면, 모바일 장치(4000)는 호스트(4100)와 내장형 저장 장치(4200)를 포함한다. 도 17에서는 내장형 저장 장치(4200)의 예로 eMMC가 도시되어 있다. eMMC(4200)는 JEDEC에서 표준으로 정한 메모리 카드로서, 휴대용 MMC를 내장형(embedded)으로 만든 것이다.
호스트(4100)는 애플리케이션(4110), 운영 체제(OS; Operating System, 4120), 프로세서(4130), 랜덤 액세스 메모리(RAM, 4140), 그리고 eMMC 드라이버(4150)를 포함한다. 계속해서 도 17을 참조하면, eMMC(4200)는 플래시 메모리(4210)와 eMMC 컨트롤러(4220)를 포함할 수 있다. eMMC 컨트롤러(4220)는 중앙처리장치(CPU)와 랜덤 액세스 메모리(RAM)를 포함할 수 있다. 중앙처리장치(4221)는 랜덤 액세스 메모리(4222)를 이용하여 eMMC 펌웨어(4223)를 구동할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치를 간략하게 도시한 블록도이고, 도 19는 도18의 저장 장치의 응용 예를 보여주는 블록도이다. 도 20은 도 19를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 18을 참조하면, 저장 장치(5000)는 불휘발성 메모리 장치(5100) 및 컨트롤러(5200)를 포함한다. 여기서, 컨트롤러(5200) 및 불휘발성 메모리 장치(5100)는 하나의 반도체 장치로 집적되어 앞서 언급한 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치(5000)가 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 저장 장치(5000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(5200)는 호스트(Host) 및 불휘발성 메모리 장치(5100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(5200)는 불휘발성 메모리 장치(5100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(5200)는 불휘발성 메모리 장치(5100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(5200)는 불휘발성 메모리 장치(5100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(5200)는 불휘발성 메모리 장치(5100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
도 19를 참조하면, 저장 장치(6000)는 불휘발성 메모리 장치(6100) 및 컨트롤러(6200)를 포함한다. 불휘발성 메모리 장치(6100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(6200)와 통신하도록 구성된다. 예를 들어, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(6200)와 통신하는 것으로 도시되어 있다. 도 19에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 저장 장치(6000)가 변형될 수 있음이 이해될 것이다.
도 20을 참조하면, 컴퓨팅 시스템(7000)은 중앙 처리 장치(7100), 램(7200, RAM, Random Access Memory), 사용자 인터페이스(7300), 전원(7400), 그리고 저장 장치(6000)를 포함한다.
저장 장치(6000)은 시스템 버스(7500)를 통해, 중앙처리장치(7100), 램(7200), 사용자 인터페이스(7300), 그리고 전원(7400)에 전기적으로 연결된다. 사용자 인터페이스(7300)를 통해 제공되거나, 중앙 처리 장치(7100)에 의해서 처리된 데이터는 저장 장치(6000)에 저장된다.
도 20에서, 불휘발성 메모리 장치(6100)는 컨트롤러(6200)를 통해 시스템 버스(7500)에 연결되는 것으로 도시되어 있다. 그러나 불휘발성 메모리 장치(6100)는 시스템 버스(7500)에 직접 연결되도록 구성될 수 있다. 도 20에서, 도 19를 참조하여 설명된 저장 장치(6000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(6000)는 도18을 참조하여 설명된 저장 장치(5000)로 대체될 수도 있다. 예시적으로, 컴퓨팅 시스템(7000)은 도 18 및 도 19를 참조하여 설명된 저장 장치들(5000, 6000)을 모두 포함하도록 구성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어, 본 발명의 범위는 플래시 메모리 장치에 한정되지 않는다. 본 발명은 변환 계층에 의한 어드레스 변환이 사용되는 모든 저장 장치에 적용될 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000, 2000: 저장 장치
1100, 2100: 메모리 장치
1200, 2200: 메모리 컨트롤러

Claims (10)

  1. 데이터를 저장하는 메모리 장치; 및
    데이터 스트로브 라인 및 복수의 데이터 라인을 통해 상기 메모리 장치와 연결되는 메모리 컨트롤러를 포함하되,
    읽기 또는 쓰기 동작 시에 데이터 앞에 미리 설정된 특정 패턴을 부가하고, 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리하는 저장 장치.
  2. 제 1 항에 있어서,
    상기 특정 패턴은 DQS 레이턴시 사이클에 맞추어(aligned) 제공되는 저장 장치.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 읽기 동작 시에 상기 메모리 장치로부터 입력되는 특정 패턴을 검출하고, 상기 검출된 특정 패턴이 내부에 저장된 특정 패턴과 일치하는 경우에, 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리하는 저장 장치.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 특정 패턴의 일부가 일치하는 경우에도 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리하는 저장 장치.
  5. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 특정 패턴이 일치하지 않는 경우에, 오동작으로 인식하고 랜덤 아웃 동작을 수행하는 저장 장치.
  6. 제 5 항에 있어서,
    상기 메모리 컨트롤러는 랜덤 아웃 동작을 수행하는 경우에, 상기 메모리 장치와의 데이터 입출력 속도를 변경하거나, 상기 메모리 장치로 제공되는 기준 전압(Vref)을 변경하거나, DQS 레이턴시 사이클 수를 변경하거나, 상기 메모리 장치를 리셋하고, 랜덤 아웃 동작을 수행하는 저장 장치.
  7. 제 1 항에 있어서,
    상기 메모리 장치는 쓰기 동작 시에 상기 메모리 컨트롤러로부터 입력되는 특정 패턴을 검출하고, 상기 검출된 특정 패턴이 내부에 저장된 특정 패턴과 일치하는 경우에, 상기 특정 패턴 다음에 입력되는 데이터를 유효 데이터로 처리하는 저장 장치.
  8. 제 7 항에 있어서,
    상기 메모리 장치는 상기 특정 패턴이 일치하지 않는 경우에, 오동작으로 인식하고 프로그램 상태를 프로그램 페일로 처리하고, 패턴 불일치 결과를 상태 비트(status bit)를 통해 상기 메모리 컨트롤러로 제공하는 저장 장치.
  9. 제 8 항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 장치로부터 프로그램 페일을 입력받은 경우에, 상기 메모리 장치와의 데이터 입출력 속도를 변경하거나, 상기 메모리 장치로 제공되는 기준 전압(Vref)을 변경하거나, DQS 레이턴시 사이클 수를 변경하거나, 상기 메모리 장치를 리셋한 다음에, 쓰기 동작을 다시 수행하는 저장 장치.
  10. 제 1 항에 있어서,
    상기 메모리 장치는 3차원 메모리 어레이를 갖는 플래시 메모리인 저장 장치.
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